製造閃速單元的方法

2023-11-05 02:25:22 3

專利名稱：製造閃速單元的方法
技術領域：
本發明涉及一種半導體器件，更具體地，涉及一種製造半導體 器件的閃速單元(flash cell)的方法。
背景技術：
如實例圖1所示，閃速單元可以包括在矽襯底上和/或上方形成 的隧道氧化層(tunnel oxide layer )。在隧道氧化層上和成上方形成 浮柵(floating gate )並且可以在浮柵上和/或上方形成具有ONO (氧 4匕物/氮4匕物/氧4匕物)結構的介電月莫(dielectric film )。然後在介電 膜上和/或上方形成控制棚4及。在控制棚4及上和/或上方形成力更質掩 模(hard mask),且該硬質掩模用來保護閃速單元中的控制柵極多 晶娃(control gate poly )。
如實例圖2所示，對閃速單元的ONO膜的損害歸因於硬質掩 才莫。可以4吏用正石圭酸乙酯(tetra ethyl ortho silicate ) ( TEOS )、氧 化矽(Si02)或氮化物(Si3N4)作為硬質掩模。在用以形成柵極圖 樣的蝕刻工藝期間，ONO膜通常在大約150埃到200埃之間的範 圍內^皮損害。然而，當氮^f匕物用作石更質掩才莫時，如實例圖2所示 ONO月莫的氮4匕物-故嚴重地損害。甚至當TEOS用作石更質掩才莫時，ONO也會4皮損害，因此，在施力口電壓(IV)時，壽禺合率(coupling ratio)減小，結果柵極電壓降低，這使器件的性能惡化。

發明內容
本發明實施例涉及一種半導體器件，更具體地，涉及一種製造 半導體器件的閃速單元的方法。
本發明實施例涉及一種製造閃速單元的方法，該方法在去除碩_ 質掩模期間使對ONO膜的損害最小化。
本發明實施例涉及一種製造半導體器件的閃速單元的方法，該 方法可以包括以下步驟中的至少之一在半導體襯底上和/或上方順 序形成隧道氧化膜、浮柵、氧化物/氮化物/氧化物(ONO)膜、控 制柵極和硬質掩模；在包括硬質掩模的半導體襯底的整個表面上和 /或上方沉積損害防止月莫(damage-prevention film)以防止^t ONO 膜的損害；以及然後4吏用蒸汽處理室(vapor process chamber ) (VPC)工藝來去除硬質掩模。
本發明實施例涉及一種製造半導體器件的閃速單元的方法，該 方法可以包括以下步驟中的至少之一在半導體襯底上方形成包括 隧道氧化膜、浮柵、氧化物/氮化物/氧化物(ONO)膜和控制柵極 的柵極圖樣；在柵極圖樣上方形成硬質掩模圖樣；在包括柵極圖樣 和硬質掩模的半導體襯底的整個表面上方形成保護膜；以及然後通 過實施蒸汽處理室(VPC)工藝來至少去除硬質掩模。
本發明實施例涉及一種製造閃速單元的方法，該方法可以包括 以下步驟中的至少之一在半導體襯底上方形成柵極圖樣；在柵極 圖樣的上方並接觸該柵極圖樣的最上表面形成硬質掩模圖樣；在半 導體襯底的整個表面上方形成矽膜作為保護膜，以便矽膜形成在硬質掩模圖樣的最上表面上方以及同樣形成在硬質掩模圖樣和柵極
圖樣的側壁上方；以及然後去除矽膜和硬質掩才莫。
本發明實施例涉及一種方法，該方法可以包4舌以下步艱《中的至 少之一在半導體襯底上方形成柵極圖樣；在柵極圖樣上方形成硬 質掩模圖樣；在半導體襯底和硬質掩模圖樣的最上表面上方以及同 樣在石更質掩才莫圖樣和柵-極圖樣的側壁上方形成氧化,圭(Si02)和氮 化矽(Si3N4)中的一個作為保護膜；以及然後去除硬質掩模。
根據本發明實施例，硬質掩模圖樣可以由正矽酸乙酯(TEOS) 或氮4匕物形成。損害防止力莫可以由Si02和Si3N4中的一個形成並 且可以具有在大約IOO埃到200埃之間範圍內的厚度。可以使用中 溫fU匕物(medium temperature oxide) (MTO)工藝和4氐溫氧4匕物 (low temperature oxide ) ( LTO )工藝中的 一種來實施沉積損害防 止膜的步驟。當使用MTO工藝時，可以在大約600°C到700°C之 間範圍內的溫度下使用矽烷氣體來沉積損害防止膜。當使用LTO工 藝時，可以在大約300°C到500°C之間範圍內的溫度下^f吏用DCS 氣體來沉積損害防止膜。


實例圖1和圖2示出了閃速單元和對閃速單元的ONO膜產生 的損害。
實例圖3A到圖3D示出了#4居本發明實施例製造半導體器件 的閃速單元的方法的順序一見圖。
具體實施例方式
現在將詳細地參照本發明的實施方式和在附圖中示出的實施 例。在任何可能的地方，在整個附圖中使用相同的標號以表示相同 或相似的部件。
如實例圖3A中所示，通過生長工藝(growth process )在半導 體襯底31上和/或上方形成隧道氧化膜32。然後可以通過4吏用〗氐壓 化學氣相沉積(LPCVD)進4亍沉積來在隧道氧化力莫32上和/或上方 形成浮柵多晶矽(Floating gate poly) 33。隨後，使用LPCVD在浮 才冊多晶石圭33上和/或上方順序沉積包括第一氧化膜、氮化膜和第二 氧化膜的ONO膜34。然後可以使用LPCVD在ONO膜34上和/ 或上方形成控制斥冊才及多晶^圭35。隨後，在4空制棚"f及多晶石圭35上和/ 或上方形成石更質掩才莫36,該石更質掩才莫36用來防止對控制棚-才及多晶 矽35的損害。可以使用TEOS膜和氮化膜中的一個作為硬質掩模 36。
如實例圖3B所示，然後可以將光刻月交施加至石更質4奄才莫36，並 JM吏用曝光禾口顯#》工藝(exposing and developing process )來圖才羊4b 該光刻膠以形成光刻膠圖樣37。根據本發明實施例，然後使用光刻 膠圖樣37作為蝕刻掩模來蝕刻硬質掩模36以形成硬質掩模圖樣。 隨後，去除光刻力交圖樣37的剩餘部分。可選地，可以不去除光刻 月交圖樣37。然後可以使用硬質掩才莫圖樣作為蝕刻阻擋物(etch barrier)來順序蝕刻控制柵極多晶矽35、 ONO膜34、浮柵多晶矽 33和隧道氧化膜32 。根據本發明實施例，可以使用光刻膠圖樣37 作為蝕刻掩模來順序蝕刻硬質掩模36、控制柵極多晶矽35、 ONO 膜34、浮柵多晶矽33和隧道氧化膜32，以及然後去除光刻膠圖樣 37的剩餘部分。如實例圖3C所示，作為蝕刻工藝的結果，在半導體襯底31上 和/或上方形成柵極圖樣40。在包括硬質掩衝莫圖樣36-1和柵極圖樣 40(即，控制柵極多晶矽圖樣35-1、 ONO膜圖樣34-l、浮柵多晶 矽圖樣33-1和隧道氧化膜圖樣32-1)的半導體襯底31的整個表面 及其側壁上和/或上方沉積用於防止對ONO力莫34損害的損害防止 膜38。意味著，可以沉積損害防止膜38以覆蓋柵極圖樣的最上表 面和側壁。可以在包括4冊極圖樣40的半導體襯底31的表面上和/ 或上方沉積損害防止膜38。特別地，可以在硬質掩模圖樣36-1的 最上表面和柵極圖樣40的側壁上和/或上方形成損害防止膜38。根 據本發明實施例的損害防止"莫38可以由Si02和SigN4中的一個形 成，並具有在大約100埃到200埃之間範圍內的厚度。
在用以形成柵極圖樣的蝕刻工藝期間，如果不保護ONO膜， 對ONO膜的損害可能導致在大約150埃到200埃之間的範圍內減 小厚度。由於這個原因，損害防止膜38優選地具有在大約150埃 到200埃之間範圍內的厚度。同樣，為了使熱量預算(thermal budget) 最小化並且使損害防止膜38的Si02或Si3Ht的品質最佳化，不使 用T者如fU匕、RTP、 TEOS和HTO的方法，而是4吏用中溫氧4匕物 (MTO)工藝和4氐溫氧4b物(LTO)工藝中的一種來形成損害防止 膜38。當使用MTO工藝時，在大約60(TC到700。C之間範圍內的 溫度下使用矽烷氣體來在硬質掩模36上和/或上方沉積損害防止膜 38。當使用LTO工藝時，在大約300。C到500。C之間範圍內的溫度 下使用二氯矽烷(dichlorosilane ) (DCS)氣體來在硬質掩才莫36上 和/或上方沉積損害防止力莫38。
如實例圖3D所示，實施使用HF蒸汽(HF vapor)的蒸汽處理 室(VPC)工藝以去除損害防止膜38和硬質掩模36。此時，損害 防止膜38保護了柵極圖樣40的側壁。因此，在去除硬質掩模期間，根據本發明實施例製造閃速單元的方法使對ONO膜的損害最小 化，從而穩定地確保柵極施加電壓毫無損失。
儘管本文中描述了多個實施例，^f旦是應該理解，本領域:忮術人 員可以想到多種其他修改和實施例，他們都將落入本公開的原則的 精神和範圍內。更特別地，在本7>開、附圖、以及所附^又利要求的
種小務改和改變。除了組成部分和/或"^非列方面的々務改和改變以外，可 選的使用對本領域技術人員來說也是顯而易見的。
權利要求
1. 一種製造半導體器件的閃速單元的方法，包括在半導體襯底上方形成包括隧道氧化膜、浮柵、氧化物/氮化物/氧化物(ONO)膜和控制柵極的柵極圖樣；在所述柵極圖樣上方形成硬質掩模圖樣；在包括所述柵極圖樣和所述硬質掩模的所述半導體襯底的整個表面上方形成保護膜；以及然後通過實施蒸汽處理室(VPC)工藝至少去除所述硬質掩模。
2. 根據權利要求1所述的方法，其中，所述硬質掩模圖樣由正矽 酸乙面旨(TEOS)形成。
3. 根據權利要求1所述的方法，其中，所述硬質掩模圖樣由氮化 物形成。
4. 根據權利要求1所述的方法，其中，所述保護膜由氧化矽(Si02)膜形成。
5. 根據權利要求4所述的方法，其中，所述氧化矽(Si02 )膜具 有在大約100埃到200埃之間範圍內的厚度。
6. 根據權利要求1所述的方法，其中，所述保護膜包括氮化矽(Si3N4)膜。
7. 根據權利要求6所述的方法，其中，所述氮化矽(Si3N4 )膜 具有在大約100埃到200埃之間範圍內的厚度。
8. 根據權利要求1所述的方法，其中，所述保護膜具有在大約 100埃到200埃之間範圍內的厚度。
9. 才艮據;f又利要求1所述的方法，其中，通過實施中溫氧^R:物(MTO)工藝來實現形成所述保護膜。
10. 根據權利要求9所述的方法，其中，實施所述MTO工藝包括 在大約600°C到700。C之間範圍內的溫度下使用矽烷氣體來沉 積所述保護膜。
11. 根據權利要求1所述的方法，其中，通過實施低溫氧化物(LTO)工藝來實現形成所述保護膜。
12. 根據權利要求11所述的方法，其中，實施所述LTO工藝包括 在大約300°C到500°C之間範圍內的溫度下使用二氯矽烷(DCS)氣體來沉積所述保護膜。
13. 根據權利要求1所述的方法，其中，至少去除所述硬質掩才莫包 括Y吏用氟化氫(HF)蒸汽來實施所述蒸汽處理室(VPC)工藝
14. 根據權利要求1所述的方法，其中，形成所述保護膜包括在所 述硬質掩模圖樣的最上表面以及在所述硬質掩模圖樣和所述 才冊極圖樣的側壁上方沉積所述保護膜。
15. 根據權利要求1所述的方法，其中，形成所述柵極圖樣包括在所述半導體襯底上方順序形成所述隧道氧化膜、所述 浮柵多晶矽、所述ONO膜和所述控制柵極多晶矽；在所述控制柵4及多晶^圭的最上表面上方形成石更質掩才莫；在所述石更質掩才莫上方形成光刻"交圖樣；使用所述光刻膠圖樣作為蝕刻掩模來蝕刻所述硬質掩模以形成所述硬質掩模圖樣；去除所述光刻膠圖樣；以及然後使用所述硬質掩模圖樣作為掩模來順序蝕刻所述控制柵 極多晶矽、所述ONO膜、所述浮柵多晶矽和所述隧道氧化膜。
16. —種製造閃速單元的方法，包4舌在半導體^H"底上方形成棚-才及圖才羊；在所述柵極圖樣的上方並且4妻觸所述柵-極圖樣的最上表 面形成硬質掩模圖樣；在所述半導體村底的整個表面上方形成矽膜作為保護膜 以便所述石圭膜形成在所述硬質掩才莫圖樣的最上表面上方以及 同樣形成在所述石更質掩才莫圖才羊和所述棚-才及圖樣的側壁上方；以 及然後去除所述矽膜和所述硬質掩模。
17. 根據權利要求16所述的方法，其中，形成所述矽膜包括通過 在大約600 。C到700°C之間範圍內的溫度下使用矽烷氣體實 施中溫氧化物(MTO)工藝來沉積具有厚度在大約100埃到 200埃之間範圍內的氧化矽(Si02 )。
18. 才艮據權利要求16所述的方法，其中，形成所述矽膜包括通過 在大約300°C到500°C之間範圍內的溫度下4吏用二氯石圭烷(DCS)氣體實施低溫氧化物(LTO)工藝來沉積具有厚度在 大約100埃到200埃之間範圍內的氮化矽(Si3N4 )。
19. 根據權利要求16所述的方法，其中，所述硬質掩模圖樣包括 正石圭酸乙酯(TEOS)和氮4匕膜中的一個。
20.—種方法，包4舌在半導體襯底上方形成棚-才及圖樣；在所述柵極圖樣上方形成硬質掩模圖樣；在所述半導體襯底和所述硬質掩模圖樣的最上表面上方 以及同樣在所述硬質掩模圖樣和所述柵極圖樣的側壁上方形 成氧化矽(Si02)和氮化矽(Si3N4)中的一個作為保護膜； 以及然後去除所述硬質掩才莫。
全文摘要
一種製造半導體器件的閃速單元的方法包括在硬質掩模圖樣上和/或上方沉積損害防止膜，以防止在使用蒸汽處理室(VPC)工藝去除硬質掩模時對柵極圖樣的ONO膜的損害。
文檔編號H01L21/336GK101436545SQ20081017025
公開日2009年5月20日 申請日期2008年10月16日 優先權日2007年11月16日
發明者宣鍾元 申請人:東部高科股份有限公司