垂直二極體、矩陣位置敏感裝置及其製造方法

2023-12-07 19:30:41 1

專利名稱：：垂直二極體、矩陣位置敏感裝置及其製造方法
技術領域：
：本發明涉及垂直二極體和矩陣位置敏感裝置及其製造方法，特別涉及易於製造的垂直二極體和矩陣位置敏感裝置及其製造方法。
背景技術：
：近年來，稱作書寫板個人電腦(tabletPC)的產品已經研發和銷售。如此構造傳統書寫板個人電腦，使得能夠感測壓力並影響位置輸入的書寫板堆疊在作為顯示區域的液晶顯示器的表面上。在用於輸入位置的書寫板中，布置每一個都具有其上形成的透明電極的兩片透明襯底，使得各透明襯底彼此面對布置且各透明襯底之間具有空隙。採用這種構造，當用筆等對透明襯底施加壓力時，使彼此面對的電極在施加壓力的位置接觸。然後，外部電路探測到接觸的位置並將該位置數據傳輸到個人電腦。因而，探測到位置信息。在這樣的書寫板PC中，書寫板堆疊在液晶顯示器上。因為這個原因，液晶顯示屏幕處於相對深的位置，因此與普通顯示器相比具有難於看清、厚重的缺點。為了改善上述缺點，公開了現有技術1(日本專利未決公開No.56-85792，同族專利美國專利No.4,345,248)，其中光接收元件內置於液晶顯示設備的襯底中，並且通過使用光筆來執行輸入操作。圖7是現有技術1中液晶顯示設備的平面圖。液晶顯示設備具有開關元件「S」和光敏元件「P」。圖8示出了沿圖7中所示的光敏元件「P」中的線56截取的剖面圖。在一個平面上，光敏元件「P」具有n型半導體51、53和在n型半導體51、53之間的p型半導體52。然而，在現有技術1的光敏元件「P」中，PNP型半導體結構或者NPN型半導體結構布置在一個平面內，如圖7所示，由此會導致元件佔據的面積增加的缺點。因此，關於光接收元件的另一結構，已知有現有技術2(日本專利未決公開No.2-177375)中公開的垂直二極體的製造方法。圖9示出了現有技術2中的光接收元件的剖面圖。如圖9所示，在垂直二極體的製造方法中，首先在襯底61上形成下部電極62，隨後在含磷氣體中進行等離子體處理。然後，在等離子體處理的表面上，依次堆疊半導體層63(63n，63i，63p)，從而形成N-I-P的三層結構。接下來，半導體層63的表面在含硼的氣體中進行等離子體處理，其後形成上部電極64。值得注意的是，在每一次等離子體處理中使用的摻雜劑是與每一半導體層相同導電類型的摻雜劑。具體地說，與N型半導體層63n接觸的一側的下部電極62的表面在含N型摻雜劑的氣氛下進行等離子體處理。另一方面，P型半導體層63P的表面在含P型摻雜劑的氣氛下進行等離子體處理。用這種方式，選擇摻雜劑以便改善半導體層和金屬電極之間的歐姆接觸。當如現有技術1中描述那樣，將這種垂直二極體置於液晶顯示設備的襯底上時，產生增加了在製造時附加的工藝的缺點，因此製造工藝變得複雜。也就是說，製造垂直二極體時連續形成N-I-P半導體層是必需的，因此，除了形成液晶顯示設備中的半導體層的工藝之外，還需要諸如澱積工藝、光致抗蝕劑工藝、刻蝕工藝、抗蝕劑去除工藝等工藝。因此，產生增加了製造時附加的工藝的缺點，並且製造工藝變得複雜。
發明內容鑑於現有技術方法和結構的上述和其他典型問題、劣勢及缺點，本發明的典型特徵是提供易於製造的垂直二極體、矩陣位置敏感裝置以及其製造方法。通過堆疊半導體層形成的根據本發明的垂直二極體，包括(1)其表面在含有P型或者N型導電類型的元素的氣體中進行等離子體處理的下部電極，以及(2)位於下部電極上的非摻雜的半導體層。P型或者N型半導體區域形成在非摻雜的半導體層與下部電極的等離子體處理表面接觸的接觸表面中。根據本發明的矩陣位置敏感裝置包括襯底和以矩陣形式布置在襯底上的上述垂直二極體。通過堆疊半導體層形成的根據本發明的垂直二極體的製造方法，包括(1)在含有P型或者N型導電類型的元素的氣體中對下部電極的表面進行等離子體處理，(2)在下部電極上形成非摻雜的半導體層，以及(3)將非摻雜的半導體層與下部電極的等離子體處理表面接觸的接觸表面形成為P型或者N型半導體區域。根據本發明的矩陣位置敏感裝置的製造方法，包括(1)以矩陣形式在襯底上形成上述垂直二極體，(2)以矩陣形式在襯底上形成根據權利要求9的薄膜電晶體，以及(3)以矩陣形式在襯底上形成由薄膜電晶體控制的像素區域。如上所述，根據本發明的垂直二極體、矩陣位置敏感裝置及其製造方法具有垂直二極體和矩陣位置敏感裝置可以易於製造的效果。從下面結合附圖的詳細描述中，本發明的典型方面、特徵和優點將會變得更加明顯，其中圖1是示出了根據本發明的第一實施例的矩陣位置敏感裝置的布局的平面圖；圖2是沿圖1中所示的矩陣位置敏感裝置的線I-I和線II-II截取的剖面圖；圖3A是示出了圖2中所示的矩陣位置敏感裝置的製造工藝1的剖面圖；圖3B是示出了圖2中所示的矩陣位置敏感裝置的製造工藝2的剖面圖；圖3C是示出了圖2中所示的矩陣位置敏感裝置的製造工藝3的剖面圖；圖3D是示出了圖2中所示的矩陣位置敏感裝置的製造工藝4的剖面圖；圖4A是示出了圖2中所示的矩陣位置敏感裝置的製造工藝5的剖面圖；圖4B是示出了圖2中所示的矩陣位置敏感裝置的製造工藝6的剖面圖；圖4C是示出了圖2中所示的矩陣位置敏感裝置的製造工藝7的剖面圖；圖4D是示出了圖2中所示的矩陣位置敏感裝置的製造工藝8的剖面圖；圖5是示出了根據本發明的第二實施例的矩陣位置敏感裝置的布局的平面圖；圖6是沿圖5中所示的垂直二極體的線III-III截取的剖面圖；圖7是示出了現有技術1中的液晶顯示設備的平面圖；圖8是圖7中的光敏元件「P」的剖面圖；以及圖9是現有技術2中的垂直二極體的剖面圖。具體實施例方式下面將參考附圖來詳細說明用於實現本發明的各典型方面。下面描述的各典型方面僅示出了在理解本發明中的說明性例子，並且本發明的權利要求不局限於這些典型方面。圖1是示出了根據本發明的第一實施例的矩陣位置敏感裝置的布局的平面圖。圖2是沿圖1中的薄膜電晶體(TFT)11和接觸16的線I-I截取的及沿堆疊光電二極體12的線II-II截取的剖面圖。在根據本發明的第一實施例中，TFT11和堆疊光電二極體12形成在共同的襯底1上。值得注意的是，TFT11被構造為具有反轉交錯型結構。在光電二極體12中，圖2中所示的下部電極4的上表面在含有用於獲得期望導電類型的化學元素的摻雜劑的氣體中進行等離子體處理。因此，與等離子體處理的表面接觸的、位於下部電極上的非摻雜的半導體層的表面(島狀的半導體層5-2的下表面)形成為期望的導電類型的半導體區域。通常，即使當非摻雜的半導體層的表面在含有摻雜劑的氣體中進行等離子體處理時，獲得能夠實際使用的雜質摻雜半導體層仍是困難的。然而，當下部電極4在含摻雜劑的氣體中進行等離子體處理，並且其後通過CVD(化學氣相澱積)等形成非摻雜的半導體層時，相對容易地獲得能夠實際使用的雜質摻雜半導體層是可能的。這是基於這樣的事實，即當電極表面在含有摻雜劑的氣體中進行等離子體處理時，使電極表面被摻雜劑覆蓋，並且當非摻雜的半導體層形成在等離子體處理的電極表面上時，摻雜劑被引入非摻雜的半導體層中。通過這樣的方式，雜質摻雜半導體層選擇性地僅僅形成在下部電極4存在的地方。值得注意的是，光電二極體12形成為堆疊類型，因此，其內摻雜有與等離子體處理表面的導電類型相反的導電類型的元素的上部半導體層形成在非摻雜的半導體層(島狀半導體層5-2)上。然後，上部電極10形成在該上部半導體層上。值得注意的是，銦錫氧化物(ITO)等能夠被用於上部電極。在根據本發明的第一實施例中，通過如圖1所示以矩陣形式在襯底1上布置TFT11、光電二極體12和用於形成顯示表面的像素區域13，來構造矩陣位置敏感裝置。像素區域13在其表面上具有透明電極14。透明電極14包括例如ITO。光電二極體12的上部電極10也包括例如ITO。TFT11經由接觸16與用作顯示表面的透明電極14連接。通過在下部電極4上設置半導體層5-2和在半導體層5-2上設置上部電極10，光電二極體12被形成為垂直二極體。接下來，下面對光電二極體12的詳細構造和每種材料及膜厚的各實例進行說明。在圖2中，通過構圖在襯底1上設置黑色掩模(柵電極)2-2。襯底1可以由玻璃或者塑料製成。黑色掩模2-2可以由大約200nm厚的Cr(鉻)膜製成。在黑色掩模2-2上設置柵絕緣膜3。柵絕緣膜3可以由大約300nm厚的氮化矽(SiNx)膜製成。下部電極4經由柵絕緣膜3設置在面對黑色掩模2-2的位置。除了如Cr和Mo(鉬)的金屬之外，還能夠使用氧化物半導體和化合物半導體，例如ITO、SnO2、ZnO、CuAlO2、SrCu2O2，以及還有由這些材料製成的堆疊膜，來作為下部電極4。下部電極4的表面在含有硼的氣體(例如，乙硼烷B2H6)中進行等離子體處理。然後，作為非摻雜的半導體層(非摻雜的氫化無定型矽)的半導體層5-2形成在該等離子體處理的表面上。這時，與等離子體處理的表面接觸的非摻雜的半導體層的接觸表面(半導體層5-2的下表面)形成為P型半導體區域。在這個例子中，形成包括非摻雜的氫化無定型矽和磷摻雜的N+無定型矽的N型半導體層，從而使半導體層5-2形成在等離子體處理的表面上。由絕緣材料製成的鈍化膜8形成在半導體層5-2上。接觸孔9-2形成在鈍化膜8內，並且為接觸孔9-2設置上部電極10。用這種方式，完成了光電二極體12。半導體層5-2通過製作大約200nm的非摻雜的氫化無定型矽來形成，並且隨後用CVD(化學氣相澱積)澱積大約50nm的磷摻雜的氫化無定型矽。然後，通過常規的光致抗蝕劑工藝和常規的反應離子刻蝕(RIE)工藝形成期望的島狀半導體層5-2。僅通過向常規的TFT工藝增加下部電極形成工藝和等離子體處理工藝的兩道工藝，非摻雜的無定型矽層和磷摻雜的N+無定型矽層能夠形成在下部電極4的等離子體處理的表面上。在根據本發明的第一實施例中，通過僅增加這兩道工藝，用於光電二極體、太陽能電池等的垂直二極體能夠被構造在TFT襯底上。值得注意的是，作為光電二極體12，下部電極4和上部電極10中的至少一個需要是透明電極。當上部電極10和下部電極4都用透明電極時，黑色掩模2-2需要形成在下部電極4的下側，如圖2所示。然而，在下部電極4由遮光材料製成的情況下，下部電極4本身起黑色掩模的作用，從而能夠去除黑色掩模2-2。作為遮光材料的例子，存在由Cr、Mo等製成的金屬膜。參考圖3A到圖3D和圖4A到圖4D，在下面的說明中，對根據本發明的第一實施例的、包括光電二極體和TFT的矩陣位置敏感裝置的製造工藝進行解釋。值得注意的是，在圖3A中的製造工藝1中，示出了光電二極體12的黑色掩模2-2與TFT11的柵電極2-1同時形成的例子。首先，如圖3A所示，通過濺射在玻璃或塑料製成的襯底1上形成大約200nm的作為柵電極2-1的金屬膜，例如Cr。金屬製成的柵電極2-1在光電二極體12一側作為黑色掩模2-2。在通過濺射形成柵電極2-1和黑色掩模2-2之後，不需要部分的抗蝕劑通過常規的光致抗蝕劑工藝選擇性地去除。然後，通過例如硝酸鈰基(ceriumnitrate-based)刻蝕液刻蝕掉去除了抗蝕劑的部分的Cr膜。因此，柵電極2-1和黑色掩模2-2部分的Cr膜被抗蝕劑保護，從而保留下來。其後，通過去除抗蝕劑，形成了柵電極2-1和黑色掩模2-2。接下來，如圖3B所示，通過CVD形成作為柵絕緣膜3的大約300nm厚的氮化物膜。柵絕緣膜3也可以通過堆疊諸如大約100nm厚的氧化物膜和大約200nm厚的氮化物膜來形成。通過以此方式結合多層膜，調節柵絕緣膜3的透射率和防止針孔的形成是可能的。接下來，如圖3C所示，例如，通過濺射形成大約100nm厚的Cr膜，然後通過光致抗蝕劑工藝、刻蝕工藝和抗蝕劑去除工藝將其形成為光電二極體12的下部電極4。作為下部電極4，除了諸如Cr、Mo的金屬之外，還可以使用氧化物半導體和化合物半導體，諸如ITO、SnO2、ZnO、CuAlO2、SrCu2O2，以及還有這些材料的堆疊膜。值得注意的是，透明電極通常具有比金屬電極大的電阻。因而，透明電極通常用在入射光一側。然而，在本實施例中，當下部電極4的表面進行等離子體處理時，使用透明電極比使用金屬電極更容易進行結合。因此，ITO、SnO2及其組合更適合於下部電極4。值得注意的是，當光電二極體12中的下部電極4需要遮光性能時，選擇具有遮光所需的厚度的諸如Cr、Mo製成的金屬膜來作為下部電極4。用這種方式，當下部電極4由金屬製成時，下部電極也起遮光物的作用，所以黑色掩模2-2可以去除。接下來，如圖3D所示，當在下部電極4上獲得P型半導體層時，襯底1的整個表面在含有硼的氣體(例如，乙硼烷B2H6)中進行等離子體處理。另一方面，當在下部電極4上獲得N型半導體層時，襯底1的整個表面在含有磷的氣體(例如，膦PH3)中進行等離子體處理。等離子體處理是在下部電極4的構圖之後進行的，但是也可以在構圖之前且在下部電極4的層形成之後進行。接下來，如圖4A所示，用CVD澱積大約200nm厚的非摻雜的氫化無定型矽，隨後用CVD澱積大約50nm厚的磷摻雜的氫化無定型矽。然後，用常規的光致抗蝕劑工藝和常規RIE工藝形成島狀半導體層5-1、5-2。除了上述的氫化無定型矽之外，半導體層5-1、5-2也可以通過微晶矽和多晶矽來類似地形成。隨後，如圖4B所示，通過濺射形成大約140nm厚的Cr膜作為漏電極6。在該膜上塗布大約2μm厚的光致抗蝕劑7，並且曝光和顯影。作為在此使用的光掩模(未顯示)，優選地使用半調色掩模，其在與TFT11的溝道區15相對應的部分中形成為透明膜，在與TFT11的漏電極6相對應的部分中形成為黑色掩模，在其他部分中形成為半透明膜。半調色掩模的半透明膜優選地具有約40％的透射率。值得注意的是，不使用半調色掩模作為光掩模，甚至在不能夠被曝光機分辨的精細圖形上也能夠得到具有三個級別的厚度的抗蝕劑。通過使用上述光掩模，溝道區15的區域的抗蝕劑被去除，漏電極6的區域的抗蝕劑保留得較厚，其它區域的抗蝕劑保留得較薄。在這種狀態下，由硝酸鈰基刻蝕液對溝道區15的Cr進行刻蝕。然後，溝道區15的N+層通過SF6基氣體被幹法刻蝕，從而在溝道區15中形成溝道刻蝕區。然後，與半調色(halftone)掩模的半透明膜相對應的薄抗蝕劑通過灰化或者再次顯影抗蝕劑來去除。因此，在薄抗蝕劑下面的區域中的Cr被去除。因而，與漏電極相對應的保留了抗蝕劑的區域中的Cr被保留，從而形成了漏電極6(如圖4B所示的狀態)。接下來，在去除抗蝕劑7之後，如圖4C所示，通過CVD澱積大約150nm厚度的鈍化膜8。氮化物膜等被用作鈍化膜8。通過常規的光刻工藝和使用氫氟酸基刻蝕液的常規的刻蝕工藝，在鈍化膜8內形成接觸孔9-1、9-2。最後，如圖4D所示，通過濺射形成大約50nm厚的像素區域13的透明電極14和光電二極體12的上部電極10。ITO等被用作透明電極14和上部電極10。隨後，通過常規的光致抗蝕劑工藝和使用王水基刻蝕液的常規的刻蝕工藝去除其他的抗蝕劑。因而，完成了形成有TFT11和光電二極體12的矩陣位置敏感裝置。通過由TFT11進行顯示和由光電二極體12取樣光筆的位置，根據本發明的第一實施例可以應用於使用光筆等的書寫板電腦。如上所述，在第一實施例中，下部電極4進行等離子體處理，然後非摻雜的半導體層形成在其上，由此能夠形成摻雜的半導體層。因此，第一實施例具有如下效果，即期望的導電類型的半導體層能夠容易地形成在非摻雜的半導體層的下部。此外，第一實施例具有如下效果，即僅通過向常規TFT工藝增加下部電極形成工藝和等離子體處理工藝，能夠容易地形成期望的導電類型的半導體層。因此，第一實施例具有如下效果，即垂直二極體能夠與液晶顯示設備(TFT)一起容易地製造。圖5是根據本發明的第二實施例的矩陣位置敏感裝置的布局的平面圖。圖6是沿圖5中的線III-III的剖面圖。如圖5所示，根據本發明的第二實施例是通過在平面上以矩陣形式布置光電二極體32來構成的。在該實施例中，光電二極體32的特性(例如，開路電壓和短路電流)可以通過使用掃描線34和數據線35來讀取。光電二極體32的下部電極34a與掃描線34連接。光電二極體32的上部電極30經由接觸36與數據線35連接。下面來描述第二實施例的製造方法。在襯底21上形成(可以不形成)保護膜23之後，構圖並形成掃描線34(與下部電極34a一起)。然後，與掃描線34一起形成的下部電極34a的表面在含有硼的氣體(例如，乙硼烷B2H6)中進行等離子體處理。在下部電極34a的等離子體處理表面上，通過CVD連續地形成由非摻雜的氫化無定型矽和磷摻雜的氫化無定型矽製成的島狀半導體層25。隨後，對半導體層25進行，從而完成了半導體層25的形狀。因而，與等離子體處理表面接觸的半導體層25的下表面被形成為期望的導電類型的半導體區域。用這種方式，相對容易地獲得能夠實際使用的雜質摻雜的半導體層是可行的。在半導體層25上，形成有用與等離子體處理表面的導電類型相反的導電類型的元素摻雜的上部半導體層。接下來，在形成數據線35之後，在半導體層25和數據線35上形成鈍化膜(絕緣膜)28。然後，在島狀半導體層25上和在一部分接觸36中的鈍化膜(絕緣膜)28內打開接觸孔29-1、29-2。上部電極30形成在半導體層25和接觸36的一部分內。上部電極30通過構圖可以形成為期望的形狀。值得注意的是，鈍化膜和接觸孔可以根據需求進一步增加。值得注意的是，形成每層膜的手段(CVD、RIE等)、材料(Cr、ITO等)和膜厚度可以在與第一實施例相同的條件下來應用。作為例子，除了諸如Cr、Mo的金屬之外，還能夠使用氧化物半導體和化合物半導體，諸如ITO、SnO2、ZnO、CuAlO2、SrCu2O2，以及還有這些材料的堆疊膜，作為下部電極34a。然而，在下部電極34a的表面上，使用透明電極比使用金屬電極更容易進行結合。因而，ITO、SnO2及其組合更加適用於下部電極34a。當如第一實施例中那樣在下部電極34a上獲得P型半導體層時，襯底21在含有硼的氣體(例如，乙硼烷B2H6)中進行等離子體處理。另一方面，當在下部電極34a上獲得N型半導體層時，襯底21在含磷的氣體(例如，膦PH3)中進行等離子體處理。此外，通過CVD澱積非摻雜的氫化無定型矽和隨後的磷摻雜的氫化無定型矽來形成半導體層25。然而，除了氫化無定型矽之外，半導體層25還可以通過微晶矽和多晶矽類似地形成。通過取樣與掃描線34和數據線35的位置相對應的特性，本實施例可以應用到X射線二維圖像傳感器、使用光筆等的書寫板。如上描述，在第二實施例中，下部電極34a進行等離子體處理，然後非摻雜的半導體層形成在其上，由此能夠形成摻雜的半導體層。因此，第二實施例具有如下效果，即期望的導電類型的半導體層能夠容易地形成在非摻雜的半導體層的下部。在第一實施例或者第二實施例中描述的光電二極體12或者32中，不言而喻，通過使用下部電極14或者34a、上部電極10或者30、接觸16或者36等，布置在不同位置的多個光電二極體彼此連接以增加電動勢。此外，在上述各實施例的每一個中，垂直二極體從底部開始形成為P-I-N型，但是不言而喻，垂直二極體可以反轉地形成為N-I-P型。在這種情況下，TFT形成為P溝道型。作為本發明的應用例子，本發明可以用於書寫板PC、具有書寫板功能的液晶顯示器、二維X射線傳感器等。雖然與特定的典型實施例相關地描述了本發明，但是應當理解，本發明包含的主旨不局限於那些具體實施例。相反，本發明的主旨意圖包括權利要求的精神和範圍內能夠包括的所有選擇、修改和等價物。此外，發明者的目的是保留要求的發明和所有的權利要求要素的所有等價物，即使在審查期間修改了權利要求。權利要求1.一種通過堆疊半導體層形成的垂直二極體，包括下部電極，其表面在含有N型或者P型導電類型的元素的氣體中進行等離子體處理；以及位於下部電極上的非摻雜的半導體層，其中P型或者N型半導體區域形成在非摻雜的半導體層與下部電極的等離子體處理表面接觸的接觸表面中。2.根據權利要求1的垂直二極體，還包括上部半導體層，其用與所述導電類型相反的導電類型的元素摻雜，且形成在非摻雜的半導體層上；以及形成在上部半導體層上的上部電極。3.根據權利要求1的垂直二極體，其中下部電極由金屬膜、氧化物半導體膜、化合物半導體膜及通過堆疊這些膜形成的膜之一來形成。4.根據權利要求1的垂直二極體，其中下部電極和上部電極之一為透明電極。5.根據權利要求4的垂直二極體，還包括下部電極的下側的黑色掩模。6.根據權利要求1的垂直二極體，其中非摻雜的半導體層包括氫化無定型矽、微晶矽和多晶矽之一。7.一種矩陣位置敏感裝置，包括襯底；以及根據權利要求1的垂直二極體，它們以矩陣形式布置在襯底上。8.根據權利要求7的矩陣位置敏感裝置，還包括彼此平行布置的多條數據線；以及垂直於各數據線且彼此平行布置的多條掃描線。9.根據權利要求7的矩陣位置敏感裝置，還包括以矩陣形式布置在襯底上的薄膜電晶體；以及以矩陣形式布置在襯底上並且受薄膜電晶體控制的像素區域。10.根據權利要求9的矩陣位置敏感裝置，其中薄膜電晶體包括在襯底上的柵電極、絕緣膜、半導體層和漏電極。11.根據權利要求10的矩陣位置敏感裝置，其中薄膜電晶體的柵電極和垂直二極體的黑色掩模，薄膜電晶體的絕緣膜和垂直二極體的絕緣膜，薄膜電晶體的半導體層和垂直二極體的非摻雜的半導體層，各自成對地由相同的材料形成。12.根據權利要求9的矩陣位置敏感裝置，還包括為薄膜電晶體提供電流的多個漏電極；以及用於控制向薄膜電晶體提供電流的多個柵電極。13.根據權利要求7的矩陣位置敏感裝置，其中書寫板探測是通過垂直二極體和光筆來執行的。14.根據權利要求9的矩陣位置敏感裝置，其中書寫板探測是通過垂直二極體和光筆來執行的，並且其中液晶顯示是通過薄膜電晶體和像素區域來執行的。15.一種通過堆疊半導體層形成的垂直二極體的製造方法，包括在含有N型或者P型導電類型的元素的氣體中對下部電極的表面進行等離子體處理；在下部電極上形成非摻雜的半導體層；以及將與下部電極的等離子體處理表面接觸的非摻雜的半導體層的接觸面形成為P型或者N型半導體區域。16.根據權利要求15的垂直二極體的製造方法，還包括在非摻雜的半導體層上形成用與所述導電類型相反的導電類型的元素摻雜的上部半導體層；以及在上部半導體層上形成上部電極。17.根據權利要求16的垂直二極體的製造方法，其中下部電極和上部電極之一為透明電極。18.一種矩陣位置敏感裝置的製造方法，包括以矩陣形式在襯底上形成根據權利要求1的垂直二極體；以矩陣形式在襯底上形成根據權利要求9的薄膜電晶體；以及以矩陣形式在襯底上形成受薄膜電晶體控制的像素區域。19.根據權利要求18的矩陣位置敏感裝置的製造方法，其中薄膜電晶體的絕緣膜和垂直二極體的絕緣膜，以及薄膜電晶體的半導體層和垂直二極體的非摻雜的半導體層，各自成對地由相同的製造工藝來形成。20.根據權利要求18的矩陣位置敏感裝置的製造方法，其中薄膜電晶體的柵電極和垂直二極體的黑色掩模由相同的製造工藝來形成。全文摘要通過堆疊半導體層形成的垂直二極體，包括(1)下部電極，其表面在含有N型或者P型導電類型的元素的氣體中進行等離子體處理，以及(2)位於下部電極上的非摻雜的半導體層。P型或者N型半導體區域形成在非摻雜的半導體層與下部電極的等離子體處理表面接觸的接觸表面中。文檔編號G02F1/133GK1862838SQ20061007787公開日2006年11月15日申請日期2006年5月10日優先權日2005年5月11日發明者高橋美朝申請人:Nec液晶技術株式會社