絕緣體上寬禁帶材料cmos結構及其製備方法
2023-11-10 05:01:47 1
專利名稱：絕緣體上寬禁帶材料cmos結構及其製備方法
技術領域：
本發明涉及集成電路製造技術領域，尤其涉及一種絕緣體上寬禁帶材料CMOS結構及其製備方法。
背景技術：
MOSFET有P溝道和N溝道兩種，每種MOSFET中又有耗盡型MOSFET和增強型 MOSFET兩類，由N溝道和P溝道兩種MOSFET組成的電路稱為互補MOS或CMOS電路。CMOS 反相器是由一個P溝道增強型MOS管和一個N溝道增強型MOS管串聯組成，通常P溝道管作為負載管，N溝道管作為輸入管，這種配置可以大幅降低功耗，因為在兩種邏輯狀態中，兩個電晶體中的一個總是截止的，並且由於CMOS反相器的電阻相對較低，處理速率也能得到提高。圖1示出了現有技術中的CMOS反相器的剖面圖，如圖1所示，PMOS和NMOS在圖1的水平方向上並排布置，包括半導體襯底000，在以隔離結構隔開的N型摻雜阱101和P型摻雜阱102中，分別形成PMOS和NM0S，N型摻雜阱101兩側形成P型源極區域/漏極區域201， P型摻雜阱102兩側形成N型源極區域/漏極區域202，301和302分別表示柵極電極。圖 2示出了圖1所示的CMOS反相器結構的等效電路，其中，PMOS的源極與電源線Vdd連接在一起，NMOS的源極與地線Vss連接在一起，PMOS的柵極和NMOS的柵極相互連接作為輸入端 Vin,並且PMOS的漏極和NMOS的漏極相互連接作為輸出端Vout。CMOS反相器的基本工作原理是當輸入高電平時，NMOS導通，PMOS截止，輸出低電平；反之，當輸入低電平時，NMOS 截止，PMOS導通，輸出高電平。上述傳統的CMOS反相器為雙管結構，中國申請CN101916762A公開了一種絕緣體上矽互補金屬氧化物半導體場效應管結構，即NMOS和PMOS共享同一柵極，而兩者的源漏端各自沿柵極交叉方向布局，柵極下襯底為弱P型，圖3a和圖北分別示出了該CMOS器件的兩種版圖結構的實施例示意圖。由圖所示，該CMOS結構包括共用柵極區域10、10』的PMOS 電晶體和NMOS電晶體，圍繞柵極區域10、10』依次布置有PMOS的源極區域20、20』、NMOS 的源極區域30、30』、PM0S的漏極區域40、40』以及NMOS的漏極區域50、50』，上述柵極區域 10、10，、源極區域20、20，、30、30，及漏極區域40、40，、50、50，內分別布置有相應的柵極電極100、100』、源極電極200、200，、300、300，和漏極電極400、400，、500、500，，並且上述各個源極區域與漏極區域之間、以及各個源極區域與周邊區域之間、各個漏極區域與周邊區域之間均布置有絕緣隔離物。PMOS電晶體的漏極區域40、40』與NMOS電晶體的漏極區域50、 50，分別通過PMOS電晶體的漏極電極400、400，和NMOS電晶體的漏極電極500、500，連接在一起，為Vout ；PMOS電晶體的源極區域20、20，通過其源極電極200、200，連接電源線Vdd， NMOS電晶體的源極區域30、30，通過其源極電極300、300，接地線Vss，柵極電極100、100， 為輸入Vin。當柵壓大於Vdd (即高電平)時，溝道反型為N型，NMOS開啟，PMOS關閉；當柵壓為0時，PMOS開啟，NMOS關閉，從而形成一個單管反相器結構，可以有效增大CMOS集成密度。而當NMOS和PMOS的源漏端各自沿柵極對角線交叉方向布局時，可以增大溝道長度，抑制短溝道效應(SCE，Short Channel Effect)。但該發明存在一個缺陷，即當柵極加高電平時，NMOS開啟，PMOS關閉，但當此時N型溝道下襯底未完全耗盡時，下面為P型，從而存在一個PMOS的P+型源端(高電平) Ρ型未耗盡區0NM0S的N+型源漏端(低電平)的導通通道， 形成旁路漏電流If，使器件功耗增大。由於超薄頂層矽型絕緣體上矽製備很難，因此很難保證襯底完全耗盡。為了克服這個缺陷，中國專利CN102005454A提出一種減小旁路漏電流的方法，即在NMOS源漏兩端通過斜角度注入比襯底P-摻雜劑量大些的P型補償層，從而增大旁路PN結正向開啟電壓，減小旁路漏電流，降低功耗，但通過這種方法增大旁路PN結正向開啟電壓的作用非常有限。寬禁帶半導體材料(即禁帶寬度Eg大於或等於2. 3ev的半導體材料)被稱為第三代半導體材料，主要包括金剛石、SiC、GaN等。和第一代、第二代半導體材料相比，第三代半導體材料具有禁帶寬度大，電子漂移飽和速度高、介電常數小、導電性能好的特點，非常適用於製作抗輻射、高頻、大功率和高密度集成的電子器件。
發明內容
針對上述存在的問題，本發明的目的是提供一種絕緣體上寬禁帶材料CMOS結構及其製備方法，增大了旁路PN結空穴勢壘，大大減小旁路漏電流，同時又不會影響NMOS的閾值電壓，進一步改善NMOS性能，功率消耗低。本發明的目的是通過下述技術方案實現的
一種絕緣體上寬禁帶材料CMOS結構，包括被布置在底部絕緣體上的PMOS電晶體和 NMOS電晶體；所述PMOS電晶體與所述NMOS電晶體共用柵極區域，所述柵極區域包括P型半導體材料，圍繞所述柵極區域依次布置有所述PMOS電晶體的源極區域、所述NMOS電晶體的源極區域、所述PMOS電晶體的漏極區域、以及所述NMOS電晶體的漏極區域；並且，所述 PMOS電晶體的漏極區域與所述NMOS電晶體的漏極區域分別通過所述PMOS電晶體的漏極電極和所述NMOS電晶體的漏極電極連接在一起；所述PMOS電晶體的源極區域通過其源極電極連接電源線，所述NMOS電晶體的源極區域通過其源極電極接地；其中，所述NMOS電晶體的源極區域和漏極區域進行離子摻雜注入後，構成NMOS電晶體的源極區域和漏極區域的半導體材料的禁帶寬於矽的禁帶。上述絕緣體上寬禁帶材料CMOS結構，其中，注入的離子為碳離子，所述構成NMOS 電晶體的源極區域和漏極區域的半導體材料為寬禁帶材料，並且該寬禁帶材料為Sic。上述絕緣體上寬禁帶材料CMOS結構，其中，所述PMOS電晶體的漏極區域和源極區域分別位於柵極區域的一對對角的外側，所述NMOS電晶體的漏極區域和源極區域分別位於柵極區域的另一對對角的外側。上述絕緣體上寬禁帶材料CMOS結構，其中，所述PMOS電晶體的漏極區域和源極區域分別位於柵極區域的一對對邊的外側，所述NMOS電晶體的漏極區域和源極區域分別位於柵極區域的另一對對邊的外側。上述絕緣體上寬禁帶材料CMOS結構，其中，各個所述源極區域與所述漏極區域之間、各個所述源極區域與周邊區域之間、以及各個所述漏極區域與周邊區域之間均布置有絕緣隔離物。一種如上述任意一項所述的絕緣體上寬禁帶材料CMOS結構的製備方法，其中，包括下列步驟在一襯底之上形成有掩埋絕緣層並且在該掩埋絕緣層之上形成有矽基體，在內部形成有淺溝槽隔離結構的矽基體所包含的阱區的上方生長氧化層和多晶矽層，對多晶矽層進行刻蝕形成多晶矽柵極，在阱區中植入P型離子形成PMOS的源極區漏極區，及在阱區中植入 N型離子形成NMOS的源極區漏極區；
塗覆光刻膠覆蓋在矽基體及柵極上，之後進行光刻工藝，在光刻膠中形成對準NMOS的源極區和漏極區的開口；
利用所述開口進行垂直方向上的碳離子注入，使其與所述NMOS電晶體的源極區漏極區中的矽結合成為SiCx，之後對所述氧化層進行刻蝕並僅保留位於柵極下方的柵氧化層； 去除光刻膠，在所述隔離區域的中部區域形成所述PMOS電晶體和所述NMOS電晶體的共用柵極區域。上述絕緣體上寬禁帶材料CMOS結構的製備方法，其中，所述矽基體為P-型。與已有技術相比，本發明的有益效果在於通過在NMOS電晶體的源漏端引入使用 SiC，增大旁路PN結空穴勢壘，大大減小旁路漏電流；同時又不會影響NMOS的閾值電壓，並且由於NMOS在源漏端使用SiC，在溝道方向存在張應力(Tensile Mress)，可有效增大電子遷移率，進一步改善NMOS性能。
圖1是現有技術中CMOS反相器的剖面圖； 圖2是圖1所示CMOS反相器結構的等效電路圖3a是現有技術中CMOS結構和本發明絕緣體上寬禁帶材料CMOS結構的實施例一的結構版圖北是現有技術中CMOS結構和本發明絕緣體上寬禁帶材料CMOS結構的實施例二的結構版圖4是本發明絕緣體上寬禁帶材料CMOS結構進行碳離子注入時的結構示意圖； 圖5是本發明絕緣體上寬禁帶材料CMOS結構完成後的結構示意圖。
具體實施例方式下面結合原理圖和具體操作實施例對本發明作進一步說明。實施例一
如圖3a所示，本發明絕緣體上寬禁帶材料CMOS結構包括被布置在底部絕緣體上矽的 PMOS電晶體和NMOS電晶體；PMOS電晶體與NMOS電晶體共用柵極區域10，柵極區域10包括P型半導體材料，圍繞柵極區域10依次布置有PMOS電晶體的源極區域20、NMOS電晶體的源極區域30、PM0S電晶體的漏極區域40、以及NMOS電晶體的漏極區域50 ；並且，PMOS電晶體的漏極區域40與NMOS電晶體的漏極區域50分別通過PMOS電晶體的漏極電極400和 NMOS電晶體的漏極電極500連接在一起；PMOS電晶體的源極區域20通過其源極電極200 連接電源線，NMOS電晶體的源極區域30通過其源極電極300接地。PMOS電晶體的漏極區域和源極區域分別位於柵極區域的一對對角的外側，NMOS的漏區和源區分別位於柵極區域的另一對對角的外側。其中，NMOS電晶體的源極區域30和漏極區域50進行離子摻雜注入後，構成NMOS電晶體的源極區域30和漏極區域50的半導體材料的禁帶寬於矽的禁帶。
進一步地，注入的離子為碳離子，構成NMOS電晶體的源極區域和漏極區域的半導體材料為寬禁帶材料，並且該寬禁帶材料為Sic。進一步地，各個源極區域20、30與漏極區域40、50之間、各個源極區域20、30與周邊區域之間、以及各個漏極區域40、50與周邊區域之間均布置有絕緣隔離物。實施例二
如圖北所示，本發明絕緣體上寬禁帶材料CMOS結構包括被布置在底部絕緣體上矽的 PMOS電晶體和NMOS電晶體；PMOS電晶體與NMOS電晶體共用柵極區域10』，柵極區域10』包括P型半導體材料，圍繞柵極區域10』依次布置有PMOS電晶體的源極區域20』、NMOS電晶體的源極區域30』、PMOS電晶體的漏極區域40』、以及NMOS電晶體的漏極區域50』 ；並且， PMOS電晶體的漏極區域40』與NMOS電晶體的漏極區域50』分別通過PMOS電晶體的漏極電極400』和NMOS電晶體的漏極電極500』連接在一起；PMOS電晶體的源極區域20』通過其源極電極200』連接電源線，NMOS電晶體的源極區域30』通過其源極電極300』接地。PMOS 電晶體的漏極區域40』和源極區域20』分別位於柵極區域10』的一對對邊的外側，NMOS電晶體的漏極區域50』和源極區域30』分別位於柵極區域10』的另一對對邊的外側。進一步地，注入的離子為碳離子，構成NMOS電晶體的源極區域30』和漏極區域50』 的半導體材料為寬禁帶材料，並且該寬禁帶材料為Sic。進一步地，各個源極區域20，、30，與漏極區域40，、50，之間、各個源極區域20，、
30』與周邊區域之間、以及各個漏極區域40』、50』與周邊區域之間均布置有絕緣隔離物。本發明還公開了一種如上述實施例一和實施例二結構的絕緣體上寬禁帶材料 CMOS結構的製備方法，其中，包括下列步驟
在一襯底之上形成有掩埋絕緣層並且在該掩埋絕緣層之上形成有矽基體，在內部形成有淺溝槽隔離結構的矽基體所包含的阱區的上方生長氧化層和多晶矽層，對多晶矽層進行刻蝕形成多晶矽柵極，在阱區中植入P型離子形成PMOS的源極區漏極區，及在阱區中植入 N型離子形成NMOS的源極區漏極區；
塗覆光刻膠0覆蓋在矽基體及柵極上，之後進行光刻工藝，如圖4所示，在光刻膠0中形成對準NMOS的源極區和漏極區的開口，利用開口進行垂直方向上的碳離子注入，使其與 NMOS電晶體的源極區漏極區中的矽結合成為SiCx，之後對氧化層進行刻蝕並僅保留位於柵極下方的柵氧化層，完成後的效果圖如圖5所示；
去除光刻膠，在隔離區域的中部區域形成PMOS電晶體和NMOS電晶體的共用柵極區域。進一步地，矽基體為P-型。綜上所述，本發明通過在NMOS電晶體的源漏端引入使用SiC，增大旁路PN結空穴勢壘，大大減小旁路漏電流；同時又不會影響NMOS的閾值電壓，並且由於NMOS在源漏端使用SiC，在溝道方向存在張應力，可有效增大電子遷移率，進一步改善NMOS性能。以上對本發明的具體實施例進行了詳細描述，但本發明並不限制於以上描述的具體實施例，其只是作為範例。對於本領域技術人員而言，任何對該絕緣體上寬禁帶材料CMOS 結構及其製備方法進行的等同修改和替代也都在本發明的範疇之中。因此，在不脫離本發明的精神和範圍下所作出的均等變換和修改，都應涵蓋在本發明的範圍內。
權利要求
1.一種絕緣體上寬禁帶材料CMOS結構，包括被布置在底部絕緣體上的PMOS電晶體和NMOS電晶體；所述PMOS電晶體與所述NMOS電晶體共用柵極區域，所述柵極區域包括P 型半導體材料，圍繞所述柵極區域依次布置有所述PMOS電晶體的源極區域、所述NMOS電晶體的源極區域、所述PMOS電晶體的漏極區域、以及所述NMOS電晶體的漏極區域；並且，所述 PMOS電晶體的漏極區域與所述NMOS電晶體的漏極區域分別通過所述PMOS電晶體的漏極電極和所述NMOS電晶體的漏極電極連接在一起；所述PMOS電晶體的源極區域通過其源極電極連接電源線，所述NMOS電晶體的源極區域通過其源極電極接地；其特徵在於，所述NMOS 電晶體的源極區域和漏極區域進行離子摻雜注入後，構成NMOS電晶體的源極區域和漏極區域的半導體材料的禁帶寬於矽的禁帶。
2.根據權利要求1所述的絕緣體上寬禁帶材料CMOS結構，其特徵在於，注入的離子為碳離子，所述構成NMOS電晶體的源極區域和漏極區域的半導體材料為寬禁帶材料，並且該寬禁帶材料為SiC。
3.根據權利要求1所述的絕緣體上寬禁帶材料CMOS結構，其特徵在於，所述PMOS電晶體的漏極區域和源極區域分別位於柵極區域的一對對角的外側，所述NMOS電晶體的漏極區域和源極區域分別位於柵極區域的另一對對角的外側。
4.根據權利要求1所述的絕緣體上寬禁帶材料CMOS結構，其特徵在於，所述PMOS電晶體的漏極區域和源極區域分別位於柵極區域的一對對邊的外側，所述NMOS電晶體的漏極區域和源極區域分別位於柵極區域的另一對對邊的外側。
5.根據權利要求1或3或4所述的絕緣體上寬禁帶材料CMOS結構，其特徵在於，各個所述源極區域與所述漏極區域之間、各個所述源極區域與周邊區域之間、以及各個所述漏極區域與周邊區域之間均布置有絕緣隔離物。
6.一種如上述權利要求1至5中任意一項所述的絕緣體上寬禁帶材料CMOS結構的製備方法，其特徵在於，包括下列步驟在一襯底之上形成有掩埋絕緣層並且在該掩埋絕緣層之上形成有矽基體，在內部形成有淺溝槽隔離結構的矽基體所包含的阱區的上方生長氧化層和多晶矽層，對多晶矽層進行刻蝕形成多晶矽柵極，在阱區中植入P型離子形成PMOS的源極區漏極區，及在阱區中植入 N型離子形成NMOS的源極區漏極區；塗覆光刻膠覆蓋在矽基體及柵極上，之後進行光刻工藝，在光刻膠中形成對準NMOS的源極區和漏極區的開口；利用所述開口進行垂直方向上的碳離子注入，使其與所述NMOS電晶體的源極區漏極區中的矽結合成為SiCx，之後對所述氧化層進行刻蝕並僅保留位於柵極下方的柵氧化層；去除光刻膠，在所述隔離區域的中部區域形成所述PMOS電晶體和所述NMOS電晶體的共用柵極區域。
7.根據權利要求6所述的絕緣體上寬禁帶材料CMOS結構的製備方法，其特徵在於，所述矽基體為P-型。
全文摘要
本發明公開了一種絕緣體上寬禁帶材料CMOS結構，PMOS電晶體與NMOS電晶體共用柵極區域，NMOS電晶體的源極區域和漏極區域進行離子摻雜注入後，構成NMOS電晶體的源極區域和漏極區域的半導體材料的禁帶寬於矽的禁帶。本發明通過在NMOS電晶體的源漏端引入使用SiC，增大旁路PN結空穴勢壘，大大減小旁路漏電流；同時又不會影響NMOS的閾值電壓，並且由於NMOS在源漏端使用SiC，在溝道方向存在張應力(TensileStress)，可有效增大電子遷移率，進一步改善NMOS性能。
文檔編號H01L21/84GK102437164SQ20111025026
公開日2012年5月2日 申請日期2011年8月29日 優先權日2011年8月29日
發明者張文廣, 陳玉文, 黃曉櫓 申請人:上海華力微電子有限公司