低時鐘串擾的預放大器、動態比較器及電路的製作方法
2023-11-03 17:05:17
專利名稱：低時鐘串擾的預放大器、動態比較器及電路的製作方法
技術領域：
本發明涉及模擬電路設計領域，特別是涉及一種低時鐘串擾的預放大器、具有該預放大器的動態比較器及電路。
背景技術：
動態比較器具有功耗小、面積小、速度快的特點，常常在逐次逼近寄存器型(SAR)的模擬數字轉換器(ADC)中使用。其典型的應用形式如圖1所示。其中電容陣列包括若干大小存在比例關係的電容器以及MOS管開關，實現對差分電壓輸入信號的採樣及電荷轉換。而電容陣列直接和動態比較器相連，比較器對電容陣列的兩個輸出電壓進行比較，其差分輸出電壓信號再送給後級電路處理。基於鎖存器的動態比較器一般由第一級預放大器和第二級鎖存器構成，即帶有MOS管開關的電容陣列的輸出直接和預放大器的輸入連接。包含這一連接關係的預放大器的電路原理圖如圖2所示，其中ΜΝ0、麗1、麗2、MP3和MP4管構成預放大器NM0、MP3、MP4管的柵極由外部時鐘信號驅動，麗I和麗2管是預放大器的輸入端，和前級電容器、MOS管開關構成的串聯電路相連。Vinp端連接的電容器為Cl，Cl串聯MOS管開關Kl，連接到參考電壓VREFl上；Vinn端連接的電容器為C2，C2串聯MOS管開關K2，連接到參考電壓VREF2上。理想情況下，電路是完全對稱的。當預放大器在時鐘信號CLK的驅動下工作時，CLK信號會通過MOS管的本徵電容或者寄生電容耦合到預放大器的輸入端。如圖3所示，MNO管柵極的CLK信號通過CgdO，Cgsl稱合到輸入端Vinp ;還通過CgdO, Cgs2稱合到輸入端Vinn。MP3管柵極的CLK信號通過Cgd3、Cgdl稱合到輸入端Vinp ；MP4管柵極的CLK信號通過Cgd4、Cgd2稱合到輸入端Vinn0 Vinp端連接的前級電容器和MOS管開關的等效阻抗用Zl表示，Vinn端連接的前級電容器和MOS管開關的等效阻抗用Z2表示。由於耦合作用，CLK信號將在Z1、Z2上產生幹擾電壓，影響Vinp和Vinn信號的大小。當電路完全對稱的時候，這種耦合是共模幹擾，不會影響預放大器的最小可比較電壓。然而當電路不對稱的時候，例如由於MOS管開關的失配，使得Zl不等於Z2，那麼這種幹擾就會在Vinp和Vinn上產生差模串擾信號，降低預放大器的比較精度。因此需要降低時鐘信號CLK對Vinp和Vinn端的串擾影響。
發明內容
本發明的目的在於提出一種預放大器，減小時鐘信號對輸入端的串擾。另一目的在於提出一種具有這種預放大器的動態比較器。又一目的在於提出一種具有這種動態比較器的模擬數字轉換器。為實現上述目的，本發明採用以下技術方案
一種低時鐘串擾的預放大器 ，包括一個偏置電流源MOS管、一對輸入MOS管和一對負載MOS管，還包括第五MOS管、第六MOS管和第七MOS管，所述第五MOS管和所述第六MOS管的柵極接地，所述第五MOS管的源極接其中一個負載MOS管的漏極，所述第五MOS管的漏極接其中一個輸入MOS管的漏極，所述第六MOS管的源極接另一個負載MOS管的漏極，所述第六MOS管的漏極接另一個輸入MOS管的漏極，所述第七MOS管的源極接所述偏置電流源MOS管的漏極，所述第七MOS管的漏極接所述一對輸入MOS管的源極，所述第七MOS管的柵極接電源。可進一步採用以下一些技術方案
所述偏置電流源MOS管、所述一對輸入MOS管和所述第七MOS管為NMOS管，所述一對負載MOS管、所述第五MOS管和所述第六MOS管為PMOS管。一種動態比較器，包括鎖存器和所述低時鐘串擾的預放大器。一種電路，包括所述的動態比較器。所述電路為模擬數字轉換器，所述模擬數字轉換器包括電容陣列和所述動態比較器。本發明的有益技術效果
該預放大器在接收時鐘信號的各MOS管上增加MOS管，能夠屏蔽時鐘信號通過所加的MOS管的本徵/寄生電容向預放大器輸入端的耦合作用，從而減小了時鐘信號對輸入端的串擾。
圖1是SAR ADC中電容陣列和比較器連接的示意 圖2是預放大器和前級電容器-MOS管開關連接的電路原理 圖3是對CLK信號通過MOS管電容串擾到預放大器輸入端的分析；
圖4是本發明實施例的降低CLK串擾的預放大器電路原理 圖5是圖4電路中CLK串擾情況的原理分析圖。
具體實施例方式下面結合附圖，對低時鐘串擾的預放大器的實施例作詳細說明。應該強調的是，下述說明僅僅是示例性的，而不是為了限制本發明的範圍及其應用。為使描述簡潔，下文中將偏置電流源MOS管MNO稱為MNO管，將第七MOS管麗7稱為麗7管，將一對輸入MOS管麗1、麗2分別稱為麗I管和麗2管，將一對負載MOS管MP3、MP4分別稱為MP3管和MP4管，將第五MOS管MP5和第六MOS管MP6分別稱為MP5管和MP6管。一個實施例的預放大器的電路原理圖如圖4所示。偏置電流源MNO管的柵極外接時鐘信號CLK。在NMO管的漏極上加入麗7管，麗7管是MNO管的cascode管(構成共源共柵結構)，麗7管的柵極接電源VDD。輸入MOS管即麗I管和麗2管的柵極分別接待比較的輸入電壓Vinp和Vinn。負載MOS管即MP3管和MP4管的柵極外接時鐘信號CLK。在MP3管、MP4管漏極上分別加入管MP5管和MP6管，MP5管是MP3管的cascode管，MP6管是MP4管的cascode管，MP5管和MP6管的柵極接地GND。一個實施例裡，麗O管、麗I管、麗2管和麗7管為WOS管，MP3管、MP4管、MP5管和MP6管為PMOS管。考慮MOS管電容後的預放大器的原理圖如圖5所示。由於麗7管的柵極接直流電平VDD，MNO管柵極所加CLK信號通過CgdO，Cgs7到達VDD，不會耦合到輸入端；類似的，由於MP5管、MP6管柵極接GND，MP3管、MP4管柵極所加CLK信號也無法通過Cgd3_Cgs5，Cgd4-Cgs6耦合到輸入端。因此cascode MOS管屏蔽了時鐘信號通過其所加MOS管的電容向預放大器輸入端的耦合作用。另一方面，MNO柵極的CLK信號會在MNO管的漏極產生電壓VdO，該電壓通過麗7管的作用在其漏極產生電壓Vd7』 Vd7再通過麗I管的Cgsl耦合到Vinp，通過麗2管的Cgs2耦合到Vinn。但由於MN7管的柵極接VDD，MN7管在預放大器動態工作時主要處於線性區，Vd7的變化小於VdO的變化，因此CLK的這一饋通作用也被麗7管減小了。類似的，MP3管柵極的CLK信號會在MP3管的漏極產生Vintn電壓，進而在MP5管的漏極產生Voutn電壓；MP4管柵極的CLK信號會在MP4管的漏極產生Vintp電壓，進而在MP6管的漏極產生Voutp電壓。但這種饋通作用都被柵極接到GND的MP5管和MP6管所抑制。在一些實施例裡，一種動態比較器包括鎖存器和所述低時鐘串擾的預放大器。在一些實施例裡，一種電路包括所述的動態比較器。所述電路可以為模擬數字轉換器，所述模擬數字轉換器包括電容陣列和所述動態比較器。以上內容是結合具體的優選實施方式對本發明所作的進一步詳細說明，不能認定本發明的具體實施只局限於這些說明。對於本發明所屬技術領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干簡單推演或替換，都應當視為屬於本發明的保護範圍。
權利要求
1.一種低時鐘串擾的預放大器，包括一個偏置電流源MOS管、一對輸入MOS管和一對負載MOS管，其特徵在於，還包括第五MOS管、第六MOS管和第七MOS管，所述第五MOS管和所述第六MOS管的柵極接地，所述第五MOS管的源極接其中一個負載MOS管的漏極，所述第五MOS管的漏極接其中一個輸入MOS管的漏極，所述第六MOS管的源極接另一個負載MOS管的漏極，所述第六MOS管的漏極接另一個輸入MOS管的漏極，所述第七MOS管的源極接所述偏置電流源MOS管的漏極，所述第七MOS管的漏極接所述一對輸入MOS管的源極，所述第七MOS管的柵極接電源。
2.如權利要求1所述的預放大器，其特徵在於，所述偏置電流源MOS管、所述一對輸入MOS管和所述第七MOS管為NMOS管，所述一對負載MOS管、所述第五MOS管和所述第六MOS管為PMOS管。
3.一種動態比較器，包括預放大器和鎖存器，其特徵在於，所述預放大器為如權利要求1-3任一項所述的預放大器。
4.一種電路，其特徵在於，包括如權利要求3所述的動態比較器。
5.如權利要求4所述的電路，其特徵在於，所述電路為模擬數字轉換器，所述模擬數字轉換器包括電容陣列和所述動態比較器。
全文摘要
一種低時鐘串擾的預放大器，包括一個偏置電流源MOS管、一對輸入MOS管和一對負載MOS管、第五MOS管、第六MOS管和第七MOS管，所述第五MOS管和所述第六MOS管的柵極接地，所述第五MOS管的源極接其中一個負載MOS管的漏極，所述第五MOS管的漏極接其中一個輸入MOS管的漏極，所述第六MOS管的源極接另一個負載MOS管的漏極，所述第六MOS管的漏極接另一個輸入MOS管的漏極，所述第七MOS管的源極接所述偏置電流源MOS管的漏極，所述第七MOS管的漏極接所述一對輸入MOS管的源極，所述第七MOS管的柵極接電源。在此還公開了具有該預放大器的動態比較器及電路。本發明能夠屏蔽時鐘信號向預放大器輸入端的耦合作用，減小時鐘信號對輸入端的串擾。
文檔編號H03K5/22GK103051289SQ20121055499
公開日2013年4月17日 申請日期2012年12月20日 優先權日2012年12月20日
發明者王自強, 姜琿, 張春, 麥宋平, 陳虹, 王志華 申請人:清華大學深圳研究生院