靜電放電保護電路的製作方法
2023-12-03 13:06:11 4
專利名稱：靜電放電保護電路的製作方法
技術領域：
02本發明涉及用於保護集成電路元件如熔絲免受靜電放電造成的損壞的電路。
背景技術：
03集成電路經常可能受到靜電放電的損傷。例如，集成電路的晶片可能在製造過程中遭受電荷。此類電荷可由使用等離子體蝕刻技術或產生帶電粒子的其他工藝引起。另一個例子，當工人無意中觸碰到電路封裝件上外露的引腳，或者當由於封裝件在託盤中移動而使封裝件帶上靜電，都會使封裝的集成電路帶上靜電電荷。
04這些靜電電荷可損壞靈敏電路。例如，集成電路上的電晶體或其他電子器件遇到過大電流時就會損壞。
05有些集成電路帶有可編程熔絲或者反熔絲。熔絲和反熔絲可用於，例如將備用電路選擇性地投入使用，取代有缺陷的電路。熔絲和反熔絲也可將信息儲存於集成電路上(如密鑰、序列號等)。如果集成電路上的熔絲或反熔絲遇到多餘電流，就會無意中被編程。熔絲或反熔絲的無意編程可能導致電路無法工作。
06因而，希望提供保護集成電路不受靜電放電的有害影響的電路。
發明內容
07提供具有靈敏電路的集成電路，該靈敏電路在靜電放電(ESD)事件過程中可能會受到損傷。所述靈敏電路可包括靈敏電子器件，如可被過大電流損壞的電晶體，或可包括諸如可編程熔絲或反熔絲的器件，在靜電放電事件過程中，可編程熔絲或反熔絲的狀態可能會被改變。
08提供靜電放電保護電路，用於在靜電放電事件過程中保護靈敏電路。所述靜電放電保護電路可包括功率靜電放電器件，其限制靈敏電路兩端的電壓電平不超過最高電壓，並且將電流從靈敏電路引開。靜電放電保護電路可包括靜電放電冗餘電路(margin circuit)。即使將最高電壓施加至靈敏電路時，靜電放電冗餘電路也能確保電流不通過靈敏電路。
09功率靜電放電器件可基於n溝道金屬氧化物半導體(NMOS)電晶體，其由另一個NMOS電晶體提供軟地偏壓(soft-groundbias)。靜電放電冗餘電路可基於p溝道金屬氧化物半導體(PMOS)集成電路，該集成電路與靈敏電路串聯連接。
10從附圖與以下優選實施例的詳細描述可以更清楚地看出本發明的其他特徵、特性和各種優點。
11圖1是顯示由於人觸摸集成電路引腳引起靜電放電而產生的典型電流信號圖。
12圖2是顯示典型電流信號的圖，這些信號是由集成電路中的電荷累積引起靜電放電而產生的，電荷累積通過與集成電路相連接的引腳放電。
13圖3是常規靜電放電保護電路的電路圖。
14圖4a是根據本發明的說明性未編程多晶矽熔絲的側視圖。
15圖4b是根據本發明的說明性編程多晶矽熔絲的側視圖。
16圖5是根據本發明的說明性集成電路靜電放電保護電路的電路圖。
17圖6是根據本發明的說明性集成電路靜電放電保護電路的更詳細電路圖。
18圖7是根據本發明的說明性n溝道金屬氧化物半導體(NMOS)電晶體的側視圖，該電晶體可用於圖5和圖6中所示的靜電放電保護電路類型。
19圖8是圖7中電晶體的示意圖，顯示該電晶體作為寄生n-p-n電晶體是如何工作的。
20圖9是顯示根據本發明的圖7與圖8中所示類型電晶體的說明性電流-電壓特性的圖。
21圖10顯示根據本發明，當將正電壓施加在電路的兩個引腳兩端時，圖6中的電路如何保護其不受靜電放電損傷。
22圖11顯示根據本發明，當將負電壓施加在電路的兩個引腳兩端時，圖6中的電路如何保護其不受靜電放電損傷。
23圖12顯示根據本發明，圖6中的電路如何保護其不受集成電路內產生的負電壓造成的靜電放電損傷。
24圖13顯示根據本發明，圖6中的電路如何保護其不受集成電路內產生的正電壓造成的靜電放電損傷。
具體實施例方式
25集成電路經常會遇到靜電電荷。例如，如果人無意中觸碰集成電路的引腳，集成電路中的器件可能會通過人的皮膚而遇到靜電電荷。加工集成電路時或操縱集成電路的過程中也可產生靜電電荷。
26靜電放電過程中產生的大電流可以損壞集成電路上的電路。而且，電可編程元件如可編程熔絲或反熔絲也可無意中被設成不正確的狀態。
27本發明涉及保護集成電路不受靜電放電的不需要影響的方法。更具體來說，本發明涉及用於防止敏感裝置遇到不需要的高電流的電路。本發明可用於保護任何合適的集成電路部件，如電晶體、二極體、電阻器、電容器等等。本發明也可用於防止可編程器件，如可編程熔絲和反熔絲遇到可能導致無意編程(inadvertent programming)的信號。為了清楚，本發明有時也用用於保護多晶矽免受不需要的編程操作的靜電放電保護電路進行說明。而這只不過是舉例說明。本發明的靜電放電保護裝置也可根據需要用於保護任何其他靈敏電路。
28各種集成電路應用用到可編程熔絲和反熔絲。例如，可編程邏輯器件具有的邏輯電路可通過對器件上適當的熔絲和反熔絲進行編程來定製。在集成電路製造工藝過程中，熔絲和反熔絲可用於永久性地開關備用電路，以修復電路中的可修復缺陷。如果需要，某些電器件如電阻器的值也可以通過對熔絲或反熔絲進行編程定製。有時可能需要用熔絲或反熔絲來存儲電路上的信息，如密鑰、序列號等。
29雷射可編程熔絲經常用於具有鋁互連的集成電路。在此種類型的裝置中，多晶矽和鋁熔絲可通過在適當熔絲上聚焦精確對準的雷射束擊穿。由於每個熔絲必須被串行編程，所以雷射編程過程可能是漫長的。在基於雷射的系統中使用的編程設備還可能複雜而昂貴。
30由於不需要基於雷射的編程設備，並且一般可以提高編程速度，所以電可編程熔絲和反熔絲具有相當的吸引力。然而，由於在未預見的靜電放電事件過程中電壓升高，電可編程熔絲可能經歷無意編程。
31靜電放電事件可以使用「人體模式」和「帶電器件模式」進行分類。兩種類型事件的典型放電時間在十億分之一秒的量級或更短，導致集成電路中產生潛在的巨大損傷電流。
32人體模式(HBM)適用於靜電電荷從人體或其他帶電物體傳遞到集成電路而導致靜電放電的情況。例如，當人同時接觸電源和封裝的集成電路的接地引腳時，就會發生這種情況。當靜電電荷通過集成電路的內部電路放電時就會產生電流。圖1示出兩個說明性HBM情況中的靜電放電電流-時間圖。實線10顯示正電流有時是如何在電源和接地引腳之間流動的。虛線12顯示負電流是如何在電源和接地引腳之間流動的。
33帶電器件模式(CDM)適用於集成電路內部產生的電荷從電路中釋放的情況。例如，當集成電路用託盤運送時就會發生這種情況。正常運送時集成電路相對於託盤的移動可能會導致在集成電路上產生正的或負的靜電電荷。當集成電路的電路與地電勢源接觸時(例如，當人觸碰到集成電路上的引腳時)，集成電路上的正電荷或負電荷就放電。由於LRC效應，結果信號就會鳴響，如圖2所示。與已經產生正的內部電壓的電路相關的放電電流由實線14表示。與產生負的內部電壓的電路相關的放電電流由虛線16表示。
34一般來說，集成電路可能會遇到圖1和圖2中所示的任意一種信號。強大的靜電放電保護電路應能夠保護集成電路不會被損壞，而不論在靜電放電事件過程中產生的是何種特定類型的信號。
35常規的靜電放電(ESD)保護電路18顯示於圖3中。在圖3的電路中，靈敏電路20連接在集成電路引腳22和24之間。靜電放電保護電路18擁有n溝道金屬氧化物半導體(NMOS)電晶體26和28。電晶體26和28形成電路，該電路試圖在靜電放電事件過程對過高電流進行分流，從而保護電路20。
36圖3的電路在某些情況下無法令人滿意地工作。以在集成電路上內部產生大的正電壓的CDM情況為例，其通過接地引腳放電。即使電晶體28接通，將電流從電路上的熔絲分流出去，那麼如果NMOS熔絲編程電晶體的源極已經接地，則存在高的正電壓也將NMOS熔絲編程電晶體接通。因而即使電晶體28正在導電，電流也可以流經熔絲。
37根據本發明，提供足以保護如多晶矽熔絲的甚至靈敏電路元件的靜電放電保護電路。靜電放電保護電路為HBM和CDM兩種情況中的正電流和負電流都提供靜電放電保護。
38圖4a中顯示的是說明性多晶矽熔絲30的橫截面圖。熔絲30帶有一層多晶矽34，其在襯底36上排列成一條線或其他合適的結構。多晶矽34一般塗有矽化物層32。編程信號可以通過端子38和39施加於塗有矽化物的多晶矽熔絲30上。當編程信號被施加到端子38和39時，電流流經熔絲30。矽化物32的導電性要比多晶矽34強大得多，因此基本上所有的電流都流經矽化物32，而不是多晶矽34。
39當矽化物層32中產生足夠大的電流強度時，電遷移之類效應就會導致形成間隙41，如圖4b所示。矽化物層中的間隙導致熔絲30的電阻顯著增加。在這種高電阻狀態下，就可以認為熔絲30被「編程」。
40熔絲30的電阻在編程過程中可增加幾個數量級或更大。集成電路上的感測電路可以感知每個熔絲30的電阻，並將每個熔絲的所測電阻轉換為對應的數字邏輯信號。例如，感測電路可以為每個編程的熔絲產生邏輯高，而為每個未經編程的熔絲產生邏輯低。高、低邏輯信號都可被集成電路上的其他電路所用(例如，以熔絲的狀態為基礎執行各種數字邏輯功能)。
41圖4a和圖4b中的電路元件如多晶矽熔絲等都是高度靈敏的。典型的多晶矽熔絲可以通過施加10mA到50mA的電流0.1ms到10ms來進行編程。當利用諸如此類的靈敏電子元件時，要特別注意避免在集成電路內部產生無用電壓和電流。過高的電壓和電流可能導致對熔絲(或反熔絲)進行無用編程，或損壞其他靈敏電路，即使這些過高電壓和電流只是在靜電放電過程中存在一瞬間。
42根據本發明所述，靜電放電保護電路可以防止對熔絲或反熔絲進行無用編程，並且可以保護其他靈敏電路。圖5舉例說明靜電放電保護電路40。電路40包括功率靜電放電器件44和靜電放電冗餘電路42。圖5的例中，電路40正用於保護熔絲電路56中的熔絲。此處僅為舉例說明。如有必要，電路40可用於保護集成電路中的熔絲或反熔絲。
43ESD電路42可以通過線路40接收到處於Vcc(如1.2伏的芯邏輯電壓)的電壓信號，並且可接收地信號Vsspd，如線路52所示。
44功率ESD器件通過導路62和64連接至正電源引腳46(Vccpd)和地電源引腳48(Vsspd)之間。舉例來說，在正常工作中，引腳46和48分別提供3.3V和0V信號。ESD電路42將3.3V信號從引腳46引入線路54。這種正電源信號被引入每個熔絲電路56。控制電路60通過控制線路58對熔絲電路56中的熔絲進行選擇性編程。例如，如果需要對圖5的中間的熔絲進行編程，那麼相應的中間線路58就被臨時激活，從而給中間熔絲電路上的中間熔絲加上編程電流，並將該熔絲從未編程狀態轉為編程狀態。
45芯邏輯電壓供應電平Vcc一般要比集成電路上的為輸入/輸出(I/O)電路供電的電壓供應電平低很多。I/O電路可被提供以3.3V量級的電壓(如象Vccpd一樣的電壓)，因為這些電路必定與工作於更高電壓的外部組件相互影響。芯邏輯通常以較低的電壓工作(如1.2伏)，以減少電能消耗。例如，可以作為邏輯芯一部分的控制電路60可以1.2伏的電壓工作。結果，由控制電路60發生並選擇性地用於線路58的控制信號可以在邏輯低Vsspd(0伏)和邏輯高Vcc(1.2伏)之間的電壓範圍內發生。
46這裡所說明的具體的電壓電平僅僅是舉例而已。例如，隨著處理技術的進步，可以預見邏輯芯中使用的電壓電平還會進一步下降。I/O功率供應電平將來也會下降。通常，可以使用任何合適的電壓。結合電路40描述的3.3伏和1.2伏電壓只是作為例子使用的。
47在HBM條件下，正電壓或負電壓可以引入引腳46和48。例如，當人體無意中觸碰引腳46和48時就會發生這種情況。在CDM條件下，圖5中的內部組件上可能產生正或負電壓，當引腳接地時，就會發生放電。例如，當人無意中觸碰到引腳48或當引腳48接觸接地的實驗室板凳時，內部靜電電勢就會釋放。
48ESD保護電路40防止電流流經任何一個熔絲電路56，即使當圖5中的電路遇到不必要的ESD事件。功率ESD器件44充當過高電流的分流器。因為當遇到ESD時電流通過器件44，所以要阻止電流流經熔絲電路56。ESD電路42提供額外的安全冗餘，而這在圖3中所示的此類常規ESD電路器件中是沒有的。ESD電路42的冗餘可以確保功率ESD器件44開通，並在任何具有潛在破壞性電流流經靈敏電路之前導通電流。這樣電流就被阻止，在所有的HBM和CDM情況下都不會流經熔絲電路56。對於圖3中顯示的常規裝置，電晶體26和28提供的ESD保護在某些ESD情況下可能會失效，因為電流沒有被完全阻止流經靈敏電路。
49通常，任何適當的功率ESD器件44和ESD冗餘電路42都可以用於ESD電路40。典型的現代集成電路是用金屬氧化物半導體(MOS)電晶體如n溝道MOS(NMOS)和p溝道MOS(PMOS)電晶體製造的，因此為了清楚，電路40和器件44以及42將以MOS器件為背景進行說明。MOS器件可以在任何適當的襯底上形成，包括絕緣矽晶片(SOI)襯底、矽襯底、其他半導體形成的襯底等等。如有必要，ESD電路44可以使用雙極結電晶體(BJT)或其他合適的電子器件形成。
50如果功率ESD器件44和ESD冗餘電路42基於MOS技術，器件44和電路42可包括NMOS電晶體，PMOS電晶體，或NMOS和PMOS電晶體的組合。任何適當的電路裝置都可用於提供電路44和42的電流分路和冗餘功能。圖6中顯示了可用於電路44和電路42的示例性電路裝置。
51如圖6所示，功率ESD器件44(有時稱為ESD分路器件)可包括NMOS電晶體T1和NMOS電晶體T2。在本例中，NMOS電晶體如電晶體T1和T2的閾值電壓可為0.4伏左右，電路中的PMOS電晶體的閾值電壓為-0.4伏左右。
52電晶體T2的柵極(G)和電晶體T1的漏極(D)可通過通路62連接到正電源引腳46上。電晶體T1和T2的源極(S)可以通過通路64連接到地電源引腳48上。電晶體T1的襯底端子(SUB)也可以連接到引腳48上。電晶體T2給電晶體T1的柵極提供「軟地」偏壓。當電晶體T2的柵極的電壓高時(如3.3伏)，則超過了電晶體T1的閾值電壓，這將導通電晶體T2。當T2導通時，在其源極和漏極端子之間存在低電阻。這在地腳48和電晶體T1的柵極G之間產生高導電率路徑。在線路62上的電壓高時，通過這種方式引入地電勢Vsspd到T1的柵極從而斷開電晶體T1。
53ESD冗餘電路42可帶有NMOS電晶體T3和PMOS電晶體T4。電晶體T4的襯底端子和電晶體T4的漏極端子可連接到正電源引腳46。電晶體T4的源極可連接至線路54。電晶體T4的柵極可連接至電阻器72的一個端子上。電阻器72的另一個端子可以連接電晶體T3的漏極。電晶體T3源極端子S可經線路52接地。電晶體T3的柵極可以由線路50施加的芯邏輯電源Vcc偏置。利用電晶體T3和電阻器72形成的偏置電路在加電操作時將電晶體T3導通，使集成電路上的感測電路檢測熔絲電路56的狀態。PMOS電晶體T4的大小優選使其串聯電阻顯著低於熔絲電路56中的未編程熔絲。
54電阻器72的尺寸會影響電晶體T4上的電壓放電率。電晶體72的尺寸R優選使電晶體T4的柵極放電速度慢於熔絲電路56的熔絲編程電晶體的柵極。這確保電晶體T4長時間保持斷開，從而在所有ESD事件過程中(即在正循環CDM信號情況下)都阻止電流流經熔絲電路56。
55在正常工作期間，電晶體T3導通，因為電壓Vcc要大於電晶體T3的閾值電壓(如0.4伏)。因而節點66接地(0V)。因為節點66接地，電晶體T4的柵極G處於低，這使PMOS電晶體T4導通。當電晶體T4導通時，在正電源引腳46和節點68之間形成低電阻通路。因此節點68由引腳46提供3.3伏功率。這種正電源電壓通過線路54供給每個熔絲電路56。一般情況下，集成電路可有任何數量的熔絲電路56。圖6中例舉了三個熔絲電路56。
56當節點68處於Vccpd時，Vccpd通過線路62供應給ESD功率器件44，使電晶體T2的閾值電壓處於高位，從而導通電晶體T2。導通電晶體T2使電晶體T1變為低位。當T1上的柵極處於低位時，電晶體T1斷開。
57控制電路60現在可根據需要編程熔絲57。例如，如果需要對連接至圖6中電晶體T5的熔絲進行編程，控制電路60可以在適當的線路58上發生邏輯高位信號CS1。該CS1邏輯高位信號施加編程電流至連接到電晶體T5上的熔絲。
58任何適當的器件可以用於熔絲電路56。每個熔絲電路56都有關聯熔絲57。熔絲57可以是結合圖4a和4b所述的矽化物多晶矽熔絲，或者其他合適的熔絲。在圖6中例舉的熔絲電路56的器件中，每個熔絲電路56都有熔絲57，其一個端子連接至線路54，另一個端子連接至關聯的NMOS編程電晶體的漏極上(如象電晶體T5那樣的電晶體)。電晶體的源極通過連接至引腳48(Vsspd)而接地。每個熔絲電路56的編程電晶體的柵極都從控制電路60接收控制信號。當控制信號為低時，電晶體斷開，而熔絲57保持其未編程狀態。當控制信號為高時，編程電晶體導通，正電壓(線路54)的源極和地電勢(如連接至電晶體的源極的Vsspd引腳48)之間有電流通過。
59藉助適當裝置，控制電路60在芯電壓電平(0-1.2伏)工作。因而在輸出CS1的邏輯高與1.2伏電壓相對應。在輸出CS1的邏輯低與0伏電壓(Vsspd)相對應。在這種情況下，電平轉換器71可用於提升控制信號的電壓電平。當電平轉換器71的輸入為0伏時，電平轉換器71的輸出為0伏。當電平轉換器71的輸入為1.2伏時，電平轉換器71的輸出為3.3伏(僅舉一例)。電平轉換器71充分調整控制電路60提供的控制信號，使這些信號可以用於導通和斷開編程電晶體，如電晶體T5。
60在典型的編程情況下，控制電路通過將其相關聯的控制線路(在圖6中是CS1)提升為高電平而導通所需電晶體，如電晶體T5。導通T5會將地電勢施加至節點69，因為電晶體T5的源極與地腳48連接。藉助節點68上的3.3伏電壓(因為在正常工作時T4是導通的)，並且節點69上的電壓為0伏(因為T5是導通的)，足夠的電流流經熔絲57，從而熔絲57被編程。用戶可以對使用本技術的集成電路上所需任何電晶體57進行編程。
61在ESD事件過程中，靜電電荷可以產生非正常的高電壓和電流。
62當如T1一樣的電晶體的漏極和襯底端子有高電壓時，電晶體可被擊穿並通過電流。參考圖7、8、9可以理解這種效果。
63圖7中是典型的NMOS電晶體74的橫截面圖。電晶體74可帶有漏極端子76和源極端子78。漏極端子和源極端子可連接至重摻雜的n型區域80。區域80位於輕摻雜(p-)襯底88上的p型井82裡。襯底端子90(SUB)連接至區域82。電晶體的柵極端子82通過絕緣介電層86與電晶體74的溝道區域84分隔開。
64當被擊穿時，MOS電晶體74可作為寄生npn雙極結電晶體進行模擬。如圖8所示，在此種情況下，n型漏極用作雙極集電極，n型源極用作雙極發射極，而p型襯底用作雙極基極。當正電壓施加至漏極且負電壓(或較小的正電壓)施加至襯底時，漏極襯底結就用作反偏壓二極體。
65如圖9所示，當漏極和襯底之間電壓VD-SUB足夠低時(即在區域92上)，通過電晶體74的電流I也低。然而，當電壓VD-SUB超過大約7.5伏的觸發電壓VTRIG時，電晶體被擊穿。特別地，通過漏極襯底二極體的反偏壓電流注入足夠大量的載流子(空穴)到寄生npn電晶體的「基極」中，npn電晶體導通。這使得通過電晶體的電流急劇上升，如圖9中線94所示。在其穩定狀態下，電晶體一般在區域96中進入工作(即在3.5伏的反向電壓)。
66當漏極和襯底之間的電壓是負的時(並且至少為負0.7伏)，襯底漏極結用作正偏二極體並導通電流I，如區域93所示。
67如圖7、8、9所顯示，MOS電晶體如圖6中的電晶體T1可起到「安全閥」的作用。如果由於ESD事件的緣故，端子46和48之間的電壓超過觸發電壓(7.5伏)或p-n結導通電壓(負0.7伏)，電晶體T1(因而也是ESD功率器件44)將把ESD電流無害地導離如熔絲電路56之類的靈敏裝置。
68ESD電路40的電路元件對ESD事件響應的方式隨有問題的ESD事件的類型而變化。
69圖10所示為在正極性HBM事件中，電路40遇到穿過端子46和48的正電壓信號時的響應。在此種情況下，端子46上所施加的正電壓大，而端子48接地。所施加的信號由圖1中的線10表示。
70在此類情況下，電晶體T1、T2、T4和T5如圖10所示方式工作。由於電晶體T2的柵極帶的正電壓大，所以電晶體T2導通，從而將電晶體T1接地。當超過觸發電壓VTRIG(7.5伏)的電壓施加至電晶體T1的漏極襯底端子，同時電晶體T1接地時，電晶體T1就帶足夠大的電壓而擊穿，如結合圖7、8、9所描述。當T1(因而也是功率器件40)被擊穿時，ESD電流就被電晶體T1轉移，如箭頭98所示。端子46和48兩端的電壓永遠不會超過觸發電壓(例如7.5伏)，因為ESD功率器件44的電流電壓特性如圖9中曲線所示。
71因為功率ESD器件44防止了端子46和48兩端的最大電壓超過觸發電壓VTRIG，串聯連接的電晶體T4、熔絲57和電晶體T5的電壓不會超過VTRIG。為了被反向擊穿，電晶體T4和電晶體T5都需要超過各自相關的觸發電壓(即T4和T5兩端的組合電壓需要超過7.5伏+7.5伏＝15伏)。在當前情況下，通過T4和T5的電壓不會超過15伏，因為電晶體T1將最大電壓限制為7.5伏。如此例中所示，需要用來將電晶體T4中的反擊穿機構導通的額外電壓充當附加的安全冗餘源。由ESD冗餘電路42中的電晶體74所提供的額外冗餘因此有助於確保在ESD事件過程中沒有電流通過熔絲57。如果沒有電路42和電晶體T4，電晶體T5可能在7.5伏電壓時就被擊穿，並使不想要的電流流過熔絲57。
72圖11中所示為在負極HBM事件中電路40遇到穿過端子46和48的負電壓信號時的響應。在此種情況下，負電壓(例如，低於負0.7伏的電壓)被施加至端子46，而端子48接地。圖1中線12所示為所施加的信號。
73在此類情況下，電路44中的電晶體按照圖11中所示方式工作。因為電晶體T2的柵極帶負電壓，電晶體T2斷開，因而電晶體T1的柵極浮置。電晶體T1的漏極的電壓至少要比電晶體T1的襯底端子低0.7伏，因此電晶體T1起到正偏二極體的作用，並將ESD電流導離熔絲57，如圖11中的線100所示。
74由T1的襯底和漏極端子形成的二極體有效地將端子46和48兩端的最高電壓限制為負0.7伏。在此類情況下，與熔絲57串聯連接的電晶體T4和T5，也可看作是二極體。每個二極體(T4和T5)至少需要負0.7伏的電壓來導通。因為T4和T5是串聯的，所以在任何明顯的電流通過T4和T5之前，引腳46和48兩端共需要負1.4伏的電壓。電晶體T4提供額外的0.7伏的冗餘給電晶體T5。T1將壓降鉗制在負0.7伏，因此二極體T4和T5將永遠不會導通，從而阻止對熔絲57進行不想要的編程。
75有時集成電路上的內部元件獲得靜電荷，該靜電荷通過電路的一個引腳向外部環境放電(例如，作為接地的人體或實驗室板凳)。帶電裝置模式(CDM)可用於此種情況。
76內部產生的電荷可以是正的，也可以是負的。圖12中示出內部負電壓通過地腳48接地放電時ESD保護電路44的響應。圖13中示出內部正電壓通過地腳48接地放電時ESD保護電路44的響應。
77如圖12所示，負電壓(例如，由於靜態累積(例如，因為集成電路的封裝件在產生靜電的託盤或載座上移動)，集成電路的內部電路元件可以累積到負500伏。藉助柵極上的負500伏的電壓，PMOS電晶體T4就被導通。然而，電晶體T5是一個NMOS電晶體，它可以被柵極上積聚的負500伏的電壓所斷開。因為電晶體T5斷開，電流無法通過熔絲57。電晶體T1的漏極被提供以負500伏的電壓，而其襯底電壓為0伏，該襯底通過引腳48與外部接地點連接。結果，電晶體T1被正偏，並將ESD電流導離熔絲57。
78因為電晶體T5阻止電流通過熔絲57，並被牽引通過ESD功率器件44，如線102所示，這樣熔絲57得到保護。
79當正電荷在內部累積時，ESD電路44的響應如圖13所示。如圖13所示，這種事件特徵為內部電壓大(例如，500伏的電壓)。當柵極上有500伏的電壓時，NMOS電晶體T5導通。然而，PMOS電晶體T4被柵極上的500伏信號斷開。同時，電晶體T1被擊穿，且當T1的觸發電壓VTRIG被超過時，立即導通ESD電流。由線104表示的ESD電流無害地通過ESD器件44。器件44的尺寸優選足夠大足以處理大ESD電流。如圖13所示，當電晶體T1攜帶ESD電流時，電晶體T4被柵極上的500伏信號高度偏置，從而防止電流流經熔絲57。在圖13所示的CDM情況下的電晶體T4阻止電流的能力，在如圖3所示的傳統ESD電路中無法獲得。
80在CDM情況下，集成電路的內部電荷向外部物體放電。被放電物體的電感(L)、電阻(R)和電容(C)對放電電流有影響。如圖2所示，典型的LRC影響在放電電流中產生振鈴。最初通過正極性放電的電路具有如線14所示的放電特性。最初通過負極性放電的電路具有如線16所示的放電特性。
81電阻器72的尺寸優選這樣選擇，以便在正CDM循環中，在電晶體T4的柵極上保持電晶體T4斷開的正電壓持續的時間要長於電晶體T5的柵極上保持電晶體T5導通的正電壓。這確保在正電流周期中電晶體T4保持斷開而T5導通。(如果在CDM信號的負電流周期中，電晶體T5將斷開，因而由於T4的柵極放電，將不會存在電流流經熔絲57的風險。)82如結合圖10、11、12和13的描述，在各種ESD情況下，ESD電路44通過阻止電流流經熔絲57而將其導過ESD功率器件44，從而保護熔絲57。ESD冗餘電路42有助於確保電流不會流經熔絲57，以及如電晶體T5的編程電晶體。
83前述僅僅是本發明原理的示例性描述，本領域技術人員可對本發明作出各種修改而不脫離本發明的範圍和精神。
權利要求
1.一種集成電路上的集成電路靜電放電ESD保護電路，其用於在ESD事件過程中防止電流流經給定電路，其中所述集成電路具有第一引腳和第二引腳，所述集成電路靜電放電保護電路包括連接在所述第一引腳和所述給定電路之間的ESD冗餘電路，其中所述給定電路連接在所述ESD冗餘電路和所述第二引腳之間；以及連接在所述第一引腳和所述第二引腳之間的功率ESD器件，其中所述功率ESD器件將所述第一引腳和所述第二引腳之間的電壓電平限制在最大電壓之內，並在所述ESD事件過程中牽引電流以保護所述給定電路，且其中所述ESD冗餘電路確保即使最大電壓穿過所述第一引腳和所述第二引腳也沒有電流流經該給定電路。
2.如權利要求1所述的集成電路靜電放電保護電路，其中所述ESD冗餘電路包括一個電晶體，該電晶體帶有連接至所述第一引腳的第一端子和連接至所述給定電路的第二端子，以及以預定電壓偏置的第三端子。
3.如權利要求1所述的集成電路靜電放電保護電路，其中所述ESD冗餘電路包括p溝道金屬氧化物半導體電晶體，該電晶體具有柵極、漏極、襯底端子和源極，其中所述柵極以預定電壓電平偏置，所述漏極和襯底端子連接至所述第一引腳上，所述源極連接至所述給定電路。
4.如權利要求1所述的集成電路靜電放電保護電路，其中所述給定電路包括至少一個熔絲，且其中所述ESD冗餘電路包括p溝道金屬氧化物半導體電晶體，該電晶體具有柵極、漏極、襯底端子和源極，其中所述柵極以預定電壓偏置，所述漏極和襯底端子連接至所述第一引腳，所述源極連接至所述熔絲。
5.如權利要求1所述的集成電路靜電放電保護電路，其中所述給定電路包括至少一個熔絲電路，該電路帶有熔絲、和連接至該熔絲的編程電晶體，且其中所述ESD冗餘電路包括p溝道金屬氧化物半導體電晶體，該電晶體具有柵極、漏極、襯底端子和源極，其中所述柵極以預定電壓偏置，所述漏極和襯底端子連接至所述第一引腳上，所述源極連接至所述熔絲電路。
6.如權利要求1所述的集成電路靜電放電保護電路，其中所述ESD功率器件包括至少一個金屬氧化物半導體電晶體，在所述ESD事件過程中，該電晶體傳導電流；所述給定電路包括至少一個熔絲電路，該熔絲電路具有帶第一和第二端子的熔絲，以及在該第二端子連接至所述熔絲的編程電晶體；所述ESD冗餘電路包括p溝道金屬氧化物半導體電晶體，該電晶體具有柵極、漏極、襯底端子和源極；以及所述P溝道金屬氧化物半導體電晶體的柵極以預定電壓偏置，所述漏極和襯底端子連接至所述第一引腳，所述源極連接至所述熔絲的第一端子。
7.一種集成電路上的集成電路靜電放電ESD保護電路，在ESD事件過程，其阻止電流流經熔絲，其中所述集成電路具有第一引腳和第二引腳，所述ESD電路包括第一和第二電晶體，其中所述第一電晶體、第二電晶體以及所述熔絲串聯連接在第一引腳和第二引腳之間；以及連接在所述第一和第二引腳之間的第三電晶體，其中在所述ESD事件過程中，所述第三電晶體使電流通過，並將所述第一和第二引腳之間的電壓電平限制在最大電壓之內，同時所述第一和第二電晶體阻止電流流經所述熔絲。
8.如權利要求7所述的集成電路靜電放電保護電路，其中所述集成電路包括產生控制信號的控制電路，其中所述熔絲包括矽化物多晶矽熔絲，其中所述第一電晶體包括編程電晶體，該編程電晶體具有柵極，其中所述控制信號被施加至所述柵極從而控制所述編程電晶體，其中當所述控制信號處於一種狀態時，所述編程電晶體斷開，且所述矽化物多晶矽熔絲未被編程，其中當所述控制信號處於另一種狀態時，所述編程電晶體導通，且電流通過多晶矽熔絲矽化物多晶矽熔絲在所述第一和第二引腳之間流動並對所述矽化物多晶矽熔絲編程。
9.如權利要求7所述的集成電路靜電放電保護電路，其中所述集成電路包括產生控制信號的控制電路，其中所述熔絲包括矽化物多晶矽熔絲，其中所述第一電晶體包括編程電晶體，該編程電晶體具有柵極，其中所述控制信號被施加至所述柵極從而控制所述編程電晶體，其中當所述控制信號處於一種狀態時，所述編程電晶體斷開，所述矽化物多晶矽熔絲未被編程，其中當所述控制信號處於另一種狀態時，所述編程電晶體導通，且電流通過所述矽化物多晶矽熔絲在所述第一和第二引腳之間流動，並對所述矽化物多晶矽熔絲編程，其中所述第二電晶體是p溝道金屬氧化物半導體電晶體，該電晶體具有源極、襯底端子和漏極，其中所述第二電晶體的源極連接至所述矽化物多晶矽熔絲，且其中所述第二電晶體的漏極和襯底端子連接至所述第一引腳。
10.如權利要求7所述的集成電路靜電放電保護電路還包括第四電晶體，其中所述第一、第二、第三和第四電晶體都具有源極、漏極和柵極，且其中所述第四電晶體的柵極連接至所述第一引腳，所述第四電晶體的源極連接至所述第二引腳，所述第四電晶體的漏極連接至所述第三電晶體的柵極。
11.如權利要求7所述的集成電路靜電放電保護電路還包括第四電晶體，其中所述第一、第二、第三和第四電晶體都具有源極、漏極和柵極，其中所述第三電晶體具有襯底端子，所述第四電晶體的柵極連接至所述第一引腳，所述第四電晶體的源極連接至所述第二引腳，所述第四電晶體的漏極連接至所述第三電晶體的柵極，所述第三電晶體的漏極連接至所述第一引腳，且所述第三電晶體的源極和襯底端子連接至所述第二引腳。
12.如權利要求7所述的集成電路靜電放電保護電路還包括第四電晶體，其中所述熔絲具有第一和第二端子，其中所述第一、第二、第三、和第四電晶體都具有源極、漏極和柵極，其中所述第三電晶體具有襯底端子，所述第四電晶體的柵極連接至所述第一引腳，所述第四電晶體的源極連接至所述第二引腳，所述第四電晶體的漏極連接至所述第三電晶體的柵極，所述第三電晶體的漏極連接至所述第一引腳，所述第三電晶體的源極和襯底端子都連接至所述第二引腳，所述第一電晶體的源極連接至所述熔絲的第一端子。
13.如權利要求7所述的集成電路靜電放電保護電路還包括第四電晶體，其中所述熔絲具有第一和第二端子，其中所述第一、第二、第三和第四電晶體都具有源極、漏極和柵極，其中所述第一和第三電晶體都具有襯底端子，其中所述第四電晶體的柵極連接至所述第一引腳，所述第四電晶體的源極連接至所述第二引腳，所述第四電晶體的漏極連接至所述第三電晶體的柵極，且所述第三電晶體的漏極連接至所述第一引腳，所述第三電晶體的源極和襯底端子都連接至所述第二引腳，所述第一電晶體的源極連接至所述熔絲的第一端子，且所述第一電晶體的漏極和襯底端子連接至所述第一引腳。
14.如權利要求7所述的集成電路靜電放電保護電路還包括第四電晶體，其中所述熔絲具有第一和第二端子，其中所述第一、第二、第三和第四電晶體都具有源極、漏極和柵極，其中所述第一和第三電晶體都具有襯底端子，且其中所述第四電晶體的柵極連接至所述第一引腳，所述第四電晶體的源極連接至所述第二引腳，所述第四電晶體的漏極連接至所述第三電晶體的柵極，所述第三電晶體的漏極連接至所述第一引腳，所述第三電晶體的源極和襯底端子都連接至所述第二引腳，所述第一電晶體的源極連接至所述熔絲的第一端子，所述第一電晶體的漏極和襯底端子都連接至所述第一引腳，所述第二電晶體的漏極連接至所述熔絲的第二端子，所述第二電晶體的源極連接至所述第二引腳。
15.如權利要求7所述的集成電路靜電放電保護電路，其中所述集成電路具有控制電路，其可以產生控制信號用於對所述熔絲編程，所述靜電放電電路還包括第四電晶體；以及電平轉換器，其中所述熔絲具有第一和第二端子，其中所述第一、第二、第三和第四電晶體每個都具有源極、漏極和柵極，其中所述第一和第三電晶體都具有襯底端子，且其中所述第四電晶體的柵極連接至所述第一引腳，所述第四電晶體的源極連接至所述第二引腳，所述第四電晶體的漏極連接至所述第三電晶體的柵極，所述第三電晶體的漏極連接至所述第一引腳，所述第三電晶體的源極和襯底端子都連接至所述第二引腳，所述第一電晶體的源極連接至所述熔絲的第一端子，所述第一電晶體的漏極和襯底端子都連接至所述第一引腳，所述第二電晶體的漏極連接至所述熔絲的第二端子，所述第二電晶體的源極連接至所述第二引腳，所述第二電晶體的柵極連接至所述電平轉換器，且所述電平轉換器由來自所述控制電路的控制信號控制。
16.集成電路上的電路，其具有第一和第二引腳，包括具有多條控制線路的控制電路；多個熔絲電路，每個熔絲電路都有帶第一和第二端子的熔絲，並且每個熔絲電路都具有編程電晶體，該電晶體的漏極連接至該熔絲電路中熔絲的第二端子而源極連接至所述第二引腳，其中每個編程電晶體都帶有柵極，該柵極由所述控制電路的相應控制線路控制，其中所述控制電路通過選擇地施加控制信號至與給定熔絲電路關聯的控制線路而編程該給定熔絲電路中的熔絲，該給定熔絲電路導通該給定熔絲電路中的編程電晶體並使編程電流流過該給定熔絲電路中的熔絲；以及靜電放電保護電路，其保護熔絲電路不遭受靜電放電ESD事件，其中所述第一熔絲端子連接至一個節點，其中所述靜電放電保護電路包括第一電晶體，該第一電晶體具有連接至所述第一引腳的漏極，和連接至所述第二引腳的源極和襯底端子，且其中所述靜電放電保護電路包括第二電晶體，其具有連接至所述第一引腳的漏極和襯底端子，和連接至所述節點的源極。
17.如權利要求16所述的電路，其中所述第二電晶體具有柵極，該電路還包括連接至所述第二電晶體的電阻器。
18.如權利要求16所述的電路，其中所述第二電晶體具有柵極，該電路還包括第三電晶體，該第三電晶體具有連接至正芯邏輯電源的柵極，連接至所述第二引腳的源極，和漏極；以及連接在所述第三電晶體的漏極和所述第二電晶體的柵極之間的電阻器。
19.如權利要求16所述的電路，其中所述熔絲包括矽化物多晶矽熔絲，其中所述第一電晶體具有柵極，且其中所述第二電晶體具有柵極，該電路還包括第三電晶體，其具有連接至所述第一引腳的柵極，連接至所述第二引腳的源極，連接至所述第一電晶體的柵極的漏極；電阻器；以及第四電晶體，其具有連接至正電源的柵極，連接至所述第二引腳的源極，和由所述電阻器連接至所述第一電晶體的柵極的漏極。
20.如權利要求16所述的電路，其中所述控制電路產生在邏輯芯電壓電平的控制信號，其中每個熔絲電路還包括電平轉換器，該電平轉換器具有從所述控制電路接收各控制信號的輸入端，和輸出端，該輸出端為該熔絲電路中的所述編程電晶體的柵極提供該控制信號的相應電平轉換形式。
全文摘要
本發明提供集成電路，其具有靈敏電路，諸如可編程多晶矽熔絲。提供靜電放電(ESD)保護電路，其防止發生靜電放電事件時損壞靈敏電路或對靈敏電路進行不希望的編程。該靜電放電保護電路可具有功率ESD器件，該器件可將靈敏電路兩端的電壓電平限制在最高電壓以內，並當遇到ESD信號時使電流離開靈敏電路。靜電放電保護電路也可帶有ESD冗餘電路，其在最高電壓被施加至靈敏電路兩端時，有助於阻止電流流經靈敏電路。
文檔編號H01L27/02GK101061616SQ200580018203
公開日2007年10月24日 申請日期2005年5月6日 優先權日2004年6月3日
發明者黃政雄, 林谷, 士林·S·李, 石志清, I·拉希姆, S·T·德蘭 申請人:阿爾特拉公司