半導體存儲裝置製造方法
2023-12-02 22:04:56 3
半導體存儲裝置製造方法
【專利摘要】本發明提供能夠進行正常工作的半導體存儲裝置。半導體存儲裝置具備：與存儲器單元連接的位線；具有與位線上的電位的讀出結果相應的電位的第1節點（SEN）；和傳送第1節點上的電位且與鎖存電路連接的第2節點（LBUS）。在第1節點上的電位開始向第2節點傳送的時刻，第1節點的電位比讀出的結束時刻升高了。
【專利說明】半導體存儲裝置
[0001]相關申請
[0002]本申請享受以日本專利申請2013-168181號(申請日:2013年8月13日)為在先申請的優先權。本申請通過參照該在先申請而包含該在先申請的所有內容。
【技術領域】
[0003]實施方式涉及半導體存儲裝置。
【背景技術】
[0004]NAND型快閃記憶體是眾所周知的。
【發明內容】
[0005]本發明的實施方式用於提供可正常工作的半導體存儲裝置。
[0006]一個實施方式涉及的半導體存儲裝置，其特徵在於，具備:與存儲器單元連接的位線；第I節點，其具有與所述位線上的電位的讀出結果相應的電位；和傳送所述第I節點上的電位且與鎖存電路連接的第2節點，在所述第I節點上的電位開始向所述第2節點傳送的時刻，所述第I節點的電位比所述讀出的結束時刻升高了。
【專利附圖】
【附圖說明】
[0007]圖1是第I實施方式涉及的存儲器的框圖。
[0008]圖2是第I實施方式涉及的存儲器單元陣列的一部分的電路圖。
[0009]圖3是第I實施方式涉及的半導體存儲裝置的一部分的電路圖。
[0010]圖4是第I實施方式涉及的存儲器的一部分節點的電位的定時圖。
[0011]圖5是第I實施方式涉及的存儲器的一部分節點的電位的另外的例子的定時圖。
[0012]圖6是第I實施方式涉及的半導體存儲裝置的另外的例子的一部分的電路圖。
[0013]圖7是第I實施方式涉及的存儲器的一部分節點的電位的另外的例子的定時圖。
[0014]圖8是第2實施方式涉及的半導體存儲裝置的一部分的電路圖。
[0015]附圖標記說明
[0016]I…存儲器單元陣列，2...行解碼器，3…數據電路.頁緩衝，4…列解碼器，5…控制電路，6…輸入輸出電路,7…地址.指令寄存器,8...電壓發生電路,9…磁芯驅動器，10…存儲器。
【具體實施方式】
[0017]下面參照附圖對實施方式進行說明。另外，在下面的說明中，對於具有大致相同的功能以及構成的構成要素，標註同一附圖標記，重複的說明僅在必要的情況下進行。附圖是示意性的。各實施方式例示用於將該實施方式的技術思想具體化的裝置和/或方法，實施方式的技術思想並不將構成部件的材質、形狀、構造、配置等特定於下述的情況。
[0018]各功能塊能夠由硬體和計算機軟體中的任一個或者兩者的組合來實現。因此，為了明確各功能塊是這些中的任何一種，下面大致從這些功能的角度進行說明。本領域技術人員在每個具體的實施方式中能夠通過各種方法來實現這些功能，但任何的實現方法都包含於實施方式的範圍內。另外，各功能塊不必一定如下面的例子那樣加以區別。例如，一部分功能也可以通過有別與例示功能塊的功能塊來執行。而且，例示的功能塊也可以分割為更小的子(sub)功能塊。實施方式並不受由哪個功能塊來特定的限定。
[0019](第I實施方式)
[0020]圖1是第I實施方式涉及的存儲器(半導體存儲裝置)10的框圖。如圖1所示，存儲器10包含存儲器單元陣列1、行解碼器2、數據電路.頁緩衝(page buffer) 3、列解碼器
4、控制電路5、輸入輸出電路6、地址.指令寄存器7、電壓發生電路8和磁芯驅動器9等要素。
[0021]存儲器10包含多個存儲器單元陣列(例示2個存儲器單元陣列)1。存儲器單元陣列I有時被稱作平面(plain)。存儲器單元陣列I包含多個物理塊(block)。各物理塊包含多個存儲器單元、字線WL、位線BL、源線SL等。
[0022]相對於每個存儲器單元陣列I設置一個行解碼器2、數據電路?頁緩衝3和列解碼器4的組。行解碼器2從地址.指令寄存器7接受塊地址信號等，另外從磁芯驅動器9接受字線控制信號和/或選擇柵線控制信號。行解碼器2基於接受的塊地址信號、字線控制信號以及選擇柵線控制信號來選擇物理塊、字線等。
[0023]數據電路.頁緩衝3臨時保持從存儲器單元陣列I讀出的數據，另外從存儲器10的外部接受寫入數據，並將接受的數據寫入到所選擇的存儲器單元。數據電路.頁緩衝3包含讀出放大器3a。讀出放大器3a包含與多條位線BL分別連接的多個讀出放大器單元,經由位線讀出存儲器單元陣列I內的存儲器單元的數據，並經由位線檢測出存儲器單元的狀態。存儲器10能夠在I個存儲器單元中保持2位以上的數據。因此，數據電路.頁緩衝3包含例如3個數據緩存(date cache) 3b。第I數據緩存3b保持下級(lower)頁數據和上級(upper)頁數據中的一方，第2數據緩存3b保持下級頁數據和上級頁數據中的另一方。下級頁數據包括關聯的多個存儲器單元的各2位數據中的下級位的組。上級頁數據包括關聯的多個存儲器單元的各2位數據中的上級位的組。第3數據緩存3b保持例如基於檢驗讀出的結果而再次寫入存儲器單元的臨時數據。
[0024]列解碼器4從地址.指令寄存器7接受列地址信號，對接受的列地址信號進行解碼。基於列解碼器4解碼後的地址信號，對數據電路.頁緩衝3的數據的輸入輸出進行控制。
[0025]控制電路5從地址.指令寄存器7接受指示讀出、寫入、刪除等指令。控制電路5根據基於指令的預定時序對電壓發生電路8以及磁芯驅動器9進行控制。電壓發生電路8根據控制電路5的指示，發生各種電壓。磁芯驅動器9根據控制電路5的指示，為了控制字線WL以及位線BL而對行解碼器2以及數據電路?頁緩衝3進行控制。輸入輸出電路6對從存儲器10的外部輸入指令、地址、數據或者存儲器10向外部輸出指令、地址、數據進行控制。
[0026]存儲器單元陣列I具有圖2所示的要素以及連接。圖2是第I實施方式涉及的存儲器單元陣列的一部分(2個物理塊MB)的電路圖。如圖2所示，存儲器單元陣列I具有多條位線BL、源(單元源)線SL和多個物理塊MB。在各物理塊MB中，在I條位線BL上連接有i+1個字符串STR。
[0027]I個字符串STR具有串聯連接的n+1個(η為例如15)存儲器單元電晶體MTrO?MTrl5、源側選擇柵電晶體SSTr以及漏側選擇柵電晶體SDTr。在末尾帶有數字的附圖標記(例如單元電晶體MTr)無需相互區別的情況下，使用將末尾的數字省略了的記載，該記載指的是所有的帶數字的附圖標記。
[0028]在各字符串STR中，電晶體SSTr的漏連接於單元電晶體MTrO的源。電晶體SDTr的源連接於單元電晶體MTrl5的漏。電晶體SSTr的源連接於源線SL。電晶體SDTr的漏連接相於對應的I條位線BL。
[0029]沿字線WL的延伸的方向並排的多個字符串構成字符串組STRG。例如，沿字線WL的延伸的方向並排且分別連接於所有位線BL的所有多個字符串STR構成I個字符串組STRG。在各字符串組STRG中，其多個字符串STR的各自的單元電晶體MTrO的各自的柵共同連接於字線WL0。同樣地，在各字符串組STRG中，其多個字符串STR的各自的單元電晶體MTrX的各自的柵共同連接於字線WLX。
[0030]在各字符串組STRG中，其多個字符串STR的各自的電晶體SDTr的各自的柵共同連接於漏側選擇柵線S⑶L。選擇柵線S⑶LO?S⑶Li分別為字符串組STRGO?字符串組STRGi之用而設置。
[0031]在各字符串組STRG，其多個字符串STR的各自的電晶體SSTr的各自的柵被公共連接於源側選擇柵線SGSL。源側選擇柵線SGSLO?SGSLi分別為字符串組STRGO?字符串組STRGi之用而設置。
[0032]對於存儲器單元陣列I的構造，例如，已記載於題為「三維層疊非易失性半導體存儲器」的2009年3月19日提出的美國專利申請12 / 407，403號說明書。另外，記載於題為「三維層疊非易失性半導體存儲器」的2009年3月18日提出的美國專利申請12 / 406，524號說明書、題為「非易失性半導體存儲裝置及其製造方法」的2010年3月25日提出的美國專利申請12 / 679，991號說明書和題為「半導體存儲器及其製造方法」的2009年3月23日提出的美國專利申請12 / 532，030號說明書。所有這些專利申請在本申請說明書中通過參照而援引。
[0033]與I個字符串組STRG中的多個字符串STR的同I條字線WL連接的多個單元電晶體MTr構成物理單元。I個物理單元的存儲空間構成I個或者多個頁。I個頁也可以由物理單元中的一部分單元電晶體MTr的存儲空間構成。數據被以頁為單位讀出。寫入可以按每個頁進行，也可以按每個物理單元進行。
[0034]在各物理塊MB中，不同字符串STR中的相同編號的字線WL相互連接。S卩，例如，I個物理塊MB中的所有字符串的字線WLO相互連接、字線WLX相互連接。
[0035]為了訪問單元電晶體MTr，而選擇I個物理塊MB並選擇I個字符串組STRG。為了選擇物理塊MB，僅向由物理塊地址信號特定了的物理塊MB供給用於選擇物理塊MB的信號。通過該物理塊選擇信號，在選擇物理塊MB中字線WL、選擇柵線SGSL、S⑶L與驅動器相連接。
[0036]進而，為了選擇I個字符串組STRG，僅在選擇字符串組STRG中選擇電晶體SSTr、SDTr才接受選擇用的電壓。在非選擇字符串組STRG中，選擇電晶體SSTr、SDTr接受非選擇用的電壓。選擇用電壓依存於讀出、寫入等工作。同樣地，非選擇用電壓也依存於讀出、與入等工作。
[0037]圖3是第I實施方式所涉及的半導體存儲裝置的一部分的電路圖。更具體地說，圖3是圖1的磁芯驅動器9、數據電路.頁緩衝3的各自的一部分的電路圖，表示與I條位線BL有關的讀出放大器單元、鎖存器以及關聯的要素。如上所述，在位線BL上連接有多個字符串STR。而且，在讀出期間，按每條位線BL，連接於該位線BL的多個字符串STR中的I個作為選擇字符串STR來工作，其餘的作為非選擇字符串STR來工作。
[0038]如圖3所示，位線BL經由串聯連接的η型MOSFET QNUQN2與節點SCOM連接。電晶體QN1、QN2在柵從磁芯驅動器9分別接受信號BLS、BLC。信號BLS、BLC用於連接位線BL與讀出放大器3a而設為高電平。
[0039]節點SCOM經由η型MOSFET QN4與節點SRCGND連接。電晶體QN4在柵從磁芯驅動器9接受信號INV_S。節點SRCGND具有接地(共用)電位VSS。信號INV_S為了控制後述的數據鎖存(數據緩存3b的一部分)並控制被寫入單元電晶體MTr的數據，而接通或者切斷。
[0040]節點SCOM還經由串聯連接的η型MOSFET QN5、p型MOSFET QPl與電源節點(電源VDD的節點)連接。電晶體QN5、QPl在柵從磁芯驅動器9分別接受信號BLX、INV_S。信號BLX在讀出期間為高電平。
[0041 ] 節點SCOM還經由η型MOSFET QN7與節點SEN連接。讀出位線BL上的電位的結果在節點SEN上出現。電晶體QN7在柵從磁芯驅動器9接受信號XXL。信號XXL在從位線BL開始預充電到選通開始為止的期間，為了連接節點SCOM與節點SEN以對位線BL進行預充電，而設為高電平。選通指的是將讀出的結果(節點SEN上的電位)獲取到鎖存器(緩存3b)的工作。
[0042]節點SEN經由η型MOSFET QN8與節點SSRC連接。節點SSRC連接於電晶體QN5與QPl之間。電晶體QN8在柵從磁芯驅動器9接受信號HLL。信號HLL在從位線BL開始預充電到讀出開始的期間，為了連接節點SSRC與節點SEN以對位線BL進行預充電，而設為高電平。
[0043]節點SEN還經由電容器Csen接受信號SACLK。從SACLK驅動器11供給信號SACLK。SACLK驅動器11包含於磁芯驅動器9。節點SEN還經由η型MOSFET QNll與節點LBUS連接。電晶體QNll在柵從磁芯驅動器9接受信號BLQ。信號BLQ在讀出(讀出工作)期間設為低電平，將節點SEN與節點LBUS分離開。
[0044]節點SEN還經由串聯連接的η型MOSFET QN13.QN14而接地。電晶體QN13在柵從磁芯驅動器9接受信號LSL。信號LSL用在對後述的多個數據鎖存器中的對數據相互的邏輯運算的控制中。電晶體QN14在柵與節點LBUS連接。
[0045]節點LBUS還經由串聯連接的η型MOSFET QN16、QNl7而接地。電晶體QN16在柵從磁芯驅動器9接受信號STB。信號STB為了觸發選通而設為高電平。電晶體QN17在柵與節點SEN連接。
[0046]節點LBUS還經由P型MOSFET QP3與電源節點連接。電晶體QP3在柵從磁芯驅動器9接受信號LPCn。電晶體QP3用於對節點LBUS預充電，伴隨著讀出(讀出)的開始而導通。節點LBUS還經由η型MOSFET QN19與數據總線DBUS連接。數據總線DBUS對應於圖1的數據電路?頁緩衝3與輸入輸出電路6之間的要素。電晶體QN19在柵從磁芯驅動器9接受信號DSW。信號DSW在讀出後將節點LBUS上的數據向數據總線DBUS傳送時設為高電平。
[0047]電晶體QN1、QN2、QN4、QN5、QN7、QN8、QN11、QN13、QN14、QN16、QN17、QN19、QP1、QP3
和電容器CSEN包含於圖1的讀出放大器3a。
[0048]節點LBUS與鎖存器SDL、LDL、UDL連接。鎖存器SDL、LDL、UDL構成數據緩存3b的一部分。鎖存器SDL包含串聯連接於電源節點與接地節點(接地電位的節點)之間的P型MOSFET QP21、QP22和η型MOSFET QN21。另外，鎖存器SDL包含串聯連接於電源節點與接地節點之間的P型MOSFET QP23、QP24和η型MOSFET QN22。電晶體QP21、QP23在柵從磁芯驅動器9分別接受信號SLL、SLI。電晶體QP24、QN22的各柵相互連接而構成節點LAT_S，該節點LAT_S經由η型MOSFET QN23與節點LBUS連接。電晶體QN23在柵從磁芯驅動器9接受信號STL。電晶體QP22、QN21的各自的柵相互連接而構成節點INV_S，該節點INV_S經由η型MOSFET QN24與節點LBUS連接。電晶體QN24在柵從磁芯驅動器9接受信號STI。信號SLL、SL1、STL、STI，為了使鎖存器SDL按將節點LBUS上的數據獲取到鎖存SDL、或者將鎖存SDL中的數據向節點LBUS傳送的方式工作，而設為高或者低電平。
[0049]鎖器LDL包含串聯連接於電源節點與接地節點之間的P型MOSFET QP31、QP32和η型MOSFET QN31。另外，鎖存LDL包含串聯連接於電源節點與接地節點之間的ρ型MOSFETQP33、QP34和η型MOSFET QN32。電晶體QP31、QP33在柵從磁芯驅動器9分別接受信號LLL、LLI。電晶體QP34、QN32的各柵相互連接而構成節點LAT_L，該節點LAT_L經由η型MOSFET QN33與節點LBUS連接。電晶體QN33在柵從磁芯驅動器9接受信號LTL。電晶體QP32、QN31的各柵相互連接而構成節點INV_L，該節點INV_L經由η型MOSFET QN34與節點LBUS連接。電晶體QN34在柵從磁芯驅動器9接受信號LTI。信號LLL、LL1、LTL、LTI，為了使鎖存器LDL按將節點LBUS上的數據獲取到鎖存LDL、或者將鎖存LDL中的數據向節點LBUS傳送的方式工作，而設為高或者低電平。
[0050]鎖存器UDL包含串聯連接於電源節點與接地節點之間的ρ型MOSFET QP41、QP42和η型MOSFET QN41。另外，鎖存UDL包含串聯連接於電源節點與接地節點之間的ρ型MOSFETQP43、QP44和η型MOSFET QN42。電晶體QP41、QP43在柵從磁芯驅動器9分別接受信號ULL、ULI。電晶體QP44、QN42的各柵相互連接而構成節點LAT_U，該節點LAT_U經由η型MOSFET QN43與節點LBUS連接。電晶體QN43在柵從磁芯驅動器9接受信號UTL。電晶體QP42、QN41的各柵相互連接而構成節點INV_U，該節點INV_U經由η型MOSFET QN44與節點LBUS連接。電晶體QN44在柵從磁芯驅動器9接受信號UTI。信號ULL、UL1、UTL、UTI，為了使鎖存器UDL以將節點LBUS上的數據獲取到鎖存UDL、或者將鎖存UDL中的數據傳送到節點LBUS的方式工作，而設為高或者低電平。
[0051]如上所述在I條位線BL與共用源線SL之間連接有多個字符串STR。包含存儲器10在內一般為了增加存儲器的容量，而增加I個字符串中的單元電晶體的數量。單元電晶體數量增加的結果，在讀出對象的單元電晶體中流動的導通電流減小。另外，漏電流從位線經由寄生要素而流動。該寄生漏電流被加到讀出對象的單元電晶體的截止電流上。導通電流的減小與截止電流的增加導致導通電流與截止電流的比減小。
[0052]另外，設為在單元電晶體中流動的導通電流的最差值為21nA，截止電流的最差值為7nA。這與下述情況相對應:在例如按2位/單元進行的存儲中將2位的各值的各組合稱為Er、A、B、C電平的情況下，在使用B電平判定用的閾值來讀下頁時A電平的單元中流動的最小電流(處於閾值分布的上擺的單元中流動的電流)為21nA，處於B電平的單元中流動的最大電流(處於閾值分布的下擺的單元中流動的電流)為7nA。若從讀出放大器觀察則導通截止電流比為21nA:7nA = 3:1。若從讀出放大器觀察，則不論在選擇字符串STR使導通電流流動的情況下還是使截止電流流動的情況下，非選擇字符串STRN的寄生漏電流都流動，所以如果例如寄生漏電流為7nA,則從讀出放大器觀察到的導通截止電流比變為(21nA+7nA):(7nA+7nA) = 2:1。S卩，由於寄生漏電流，導通截止電流比從3:1惡化為2:1，讀出的範圍減小。例如在通常的NAND型快閃記憶體(是NAND型快閃記憶體但不是後述的3維存儲器)中，在通過根據從電路上的性能偏差(定時偏差、檢測電路的閾值偏差)確定的當前讀出放大器中必需的導通截止電流比為2:1左右。因此，下降了的導通截止電流比2:1與誤讀出相關聯可能性高。到此為止，由截止電流所引起的影響比較小，即使不應對也不會產生讀出時間的大幅的增大和/或無法讀出那樣的重大問題。
[0053]但是，在具有美國專利申請12 / 407，403號、12 / 406，524號、12 / 679，991號、12 / 532，030號說明書所記載那樣的3維構造的存儲器(稱為3維存儲器)中，單元電晶體的導通電流比非3維構造的NAND型快閃記憶體(稱為平面存儲器)中的小。另外，包含存儲器10在內，在在I條位線BL與源線SL之間連接有多個字符串STR的存儲器中在，在讀出時選擇I個字符串，非選擇字符串有助於從位線流出的寄生漏電流的增大。因此，在這樣的存儲器中，讀出對象的單元電晶體的截止電流比平面存儲器的大。通過上述內容，在在I條位線上連接有多個字符串的存儲器中，導通/截止電流比小於平面存儲器的，讀出更困難。根據情況，有時也無法讀出。即，由導通/截止電流比的下降所引起的影響變得顯著，或者更明顯。
[0054]圖3示出選擇字符串STR，並且代表性地表示I個非選擇字符串STRN。導通電流或者截止電流從位線BL流到選擇字符串STR。另外，如上所述，漏電流(寄生切斷電流)從位線BL流到在非選擇字符串STRN。圖3也示出這些電流。
[0055]相對於上述那樣的選擇字符串STR中的導通截止電流比的下降，存儲器10如下所述那樣構成。參照圖3、圖4進行說明。圖4是第I實施方式涉及的存儲器讀出時的一部分節點的電位的定時圖，是與圖3的電路有關的定時圖。下面的說明中的各電位的具體值只不過是個例子，不必限定於這些值。
[0056]如圖4所示，在時刻tl，開始位線BL以及節點SEN的預充電。因此，信號(節點)BLS、BLC、BLX、XXL、HLL設為下面的電位。信號BLS例如設為7V。信號BLC例如設為0.5V與電晶體QN2的閾值電壓(Vt)的和。信號BLX例如設為0.75V與電晶體QN5的閾值電壓(Vt)的和。信號XXL例如設為1.0V與電晶體QN7的閾值電壓(Vt)的和。信號HLL例如設為4V。信號SRCGND、BLQ在讀出期間，維持為低電平(接地電位VSS)。通過以上的電位，在時刻tl，位線BL、節點SEN被預充電為預定的電位(分別例如為0.5V、2.5V)。另外，信號STB維持為低電平直到後述的時刻t5。因此，節點LBUS的電位向與節點SEN相同的電位預充電，直到信號STB向高電平變化為止。信號SACLK在時刻tl的時刻也維持在電位VSS。
[0057]在時刻t2，信號HLL為低電平而將電晶體QN8截止，由此節點SEN的預充電結束。其結果，節點SEN的電位以與在與位線BL相關聯的單元電晶體中流動的電流的大小相應的斜度減小。即，若與位線BL相關聯的單元電晶體保持數據「0」，則在單元電晶體中流動的電流小，所以節點SEN的電位緩慢減小；若與位線BL相關聯的單元保持數據「1」，則在單元電晶體中流動的電流大，所以節點SEN的電位快速減小。在圖4中，節點SEN的電位通過實線描繪讀出數據「O」的情況，通過虛線描繪讀出數據「 I」的情況。
[0058]另外，在時刻t2信號SACLK的電位上升Λ VI，維持上升後的狀態直至時刻Τ3。伴隨著信號SACLK的上升，在時刻t2，節點SEN的電位也上升。該節點SEN的上升是為了將節點SEN的電位的下降限制到特定的值為止而進行的。即，特別是在保持數據「I」時節點SEN的電位無法充分減小、被夾緊限制為特定的值，這使在保持數據「O」時和保持數據「 I」時的讀出的範圍減小。為了避免該情況，而抬升節點SEN的電位。
[0059]節點SEN的電位的降低即讀出持續到時刻t3。另外，在時刻t3信號SACLK為電位VSS，由此節點SEN的電位失去由信號SACLK所抬升了的量而降低。進而，在時刻t3，信號XXL為低電平而將電晶體QN7截止，由此節點SEN與位線BL斷開。
[0060]在時刻t4，信號SACLK的電位上升Λ SACLK。信號SACLK的電位上升至少在後述的信號STB上升之前進行。在讀出對象的單元電晶體MTr導通時寄生漏電流與在其中流動的導通電流相加，在截止時也與在其中流動的截止電流相加，該信號SACLK的電位上升就是基於此的。即，由於寄生漏電流，讀出中的節點SEN的電位下降，所以該下降由信號SACLK的上升來補償。通過該校正，導通/截止電流比能夠達成無寄生漏電流時的值、即在上述的例子中為3:1。上升量Λ SACLK是以讀出的結束時刻(t3)時的信號SACLK的電位為基準而確定的。
[0061]上升量ASACLK設為與由寄生漏電流所引起的節點SEN的電位的下降的量例如相等。以下示出具體例。寄生漏電流I —off leak使節點SEN的電位下降。下降的量為AVSEN=I—off IeakX t — sen / Csen0 t — sen 為讀出的時間，與時刻 t3 —時刻 t2之間的時間相等。Csen為電容器Csen的容量。因此，節點SEN從時刻t4開始上升了下降量AVSEN的量。即寄生截止電流的量變換為電壓值，通過變換後的電壓值來校正節點SEN的電位。例如，若設為 I — offleak = 7nA、t — sen = 2 μ S、Csen = 20fF,貝U Δ VSEN =Δ SACLK = 0.7V。通過該ASACLK的上升，節點SEN也上升了 Λ SACLK(=寄生截止電流的電壓變換值)。即，節點SEN也通過讀出的結束時刻(t3)時的電位而上升了 ASACLK。
[0062]接下來，在時刻t5，信號STB在一定期間內為高電平。在該時刻，節點SACLK的電位維持為上升了的狀態。由於信號STB遷移到高電平，節點LBUS的電位與節點SEN的電位相應地，從預充電的狀態的電位開始下降。例如，在讀出對象的單元電晶體MTr保持數據「I」的情況下，節點LBUS如虛線所示大致維持高電平。另一方面，在讀出對象的單元電晶體MTr保持數據「O」的情況下，節點LBUS如實線所示下降到電位VSS。這樣，向節點LBUS傳送與由讀出對象的單元電晶體MTr所保持的數據相應的電位，最終作為數據被獲取到鎖存器(鎖存器SDL、LDL、UDL等)。
[0063]接下來，在時刻t6，使信號XXL、HLL返回到高電平。通過該遷移到高電平的動作，節點SEN返回到預充電狀態。
[0064]信號SACLK如上所述，至少在(通過信號STB向高電平的遷移而觸發)選通之前上升。然後，可以維持、也可以不維持上升狀態。在圖4中，作為例子，維持上升了的狀態直到時刻t6後的t7。
[0065]ASACLK的上升也可以在時刻t2進行。圖5示出了那樣的例子，是第I實施方式涉及的存儲器的讀出時的一部分節點的電位的另外的例子的定時圖。如圖5所示，在時刻t2，信號SACLK的電位上升Λ V2，並維持上升了的狀態直至時刻T3。Λ V2至少具有在AVl上加上了 Λ SACLK的大小。伴隨著信號SACLK的上升，在時刻t2節點SEN的電位也上升，然後，與被保持於單元的數據相應而下降到基於位線BL所蓄積的電位的大小。在時刻t3，信號SACLK的電位下降到VSS，該狀態至少維持到信號STB遷移到高電平為止。在圖5中，信號SACLK的電位維持到時刻t7。該節點SEN以後的各種情況下的電位比信號SACLK未上升Λ SACLK時的各種情況下的電位大ASACLK。而且，該狀態由對信號SACLK附加ASACLK而引起，至少要持續到選通開始。由此，與圖4的例子同樣，在選通開始的時刻，節點SEN的電位比未對信號SACLK附加ASACLK的情況下的電位大ASACLK。
[0066]到此為止的說明涉及所謂的ABL (all bit line，全位線)檢測方式。在ABL方式中，在每條位線上都設有圖3那樣的讀出放大器(讀出放大器單元)。本實施方式並不限定於ABL方式，也能夠適用於例如在每2條位線上設有I個讀出放大器單元的方式。在這樣的方式中，位線被分組為第偶數條與第奇數條，相鄰的I對位線共有I個讀出放大器單元。為了讀出第偶數個位線組的數據，第偶數個位線組連接於讀出放大器單元，第奇數個位線組連接於接地電位。另一方面，為了讀出第奇數個位線組的數據，第奇數個位線組連接於讀出放大器單元，第偶數個位線組連接於接地電位。圖6示出了這樣的在每2條位線上設置I讀出放大器的方式的例子，示出了第I實施方式涉及的半導體存儲裝置的另外的例子的一部分的電路圖，示出了 I對位線、由這些位線共有的讀出放大器單元、鎖存器以及相關聯的要素。
[0067]如圖6所示，第奇數條位線BLe經由η型MOSFET HNle而連接於節點BLCRL，另外經由η型MOSFET HN2e而連接於節點SABL。另外，第偶數條位線BLo經由η型MOSFET HNlo而連接於節點BLCRL，另外經由η型MOSFET ΗΝ2ο而連接於節點SABL。電晶體HNle、HN2e、HNlo, HN2o分別在柵從磁芯驅動器9接受信號BIASe、BLSe, BIASo, BLSo。在讀出位線BLe的數據時，電晶體HN2e、HNlo導通，電晶體HNle、HN2o維持截止。節點BLCRL為電位VSS。其結果，位線BLe連接於節點SABL，位線BLo固定於電位VSS。另一方面，在讀出位線BLo的數據時，位線BLo連接於節點SABL，位線BLe固定於電位VSS。
[0068]節點SABL經由η型MOSFET NMOSlO與臨時.數據緩存(TDC) 434 (節點TDC)連接。電晶體NMOSlO在柵從磁芯驅動器9接受信號BLCLAMP。節點TDC還經由η型MOSFETNMOSll與節點VPRE連接。電晶體NMOSll在柵從磁芯驅動器9接受信號BLPRE。節點TDC還分別經由η型M0SFET12 (12-1?12-3)與動態?數據?緩存(DDC)433 (433-1?433-3)連接。節點TDC還分別經由η型MOSFET NM0S13.NM0S19與主?數據緩存(PDC) 430、副?數據緩存(SDC) 431連接。副.數據緩存431分別經由η型MOSFET NM0S20、NM0S21與信號線1n、1連接。電晶體NM0S12、NM0S13、NM0S19，為了控制向對應的緩存輸入數據以及來自緩存輸出數據，基於來自磁芯驅動器9的信號而被導通或者截止。
[0069]圖7是第I實施方式涉及的存儲器讀出時的一部分節點的電位的另外的例子的定時圖，是與圖6的電路有關的定時圖。圖7示出了從位線BLe進行讀出的例子。另外，在圖7中省略了，但與圖7的電位變動並行地進行從位線BLe進行讀出所必需的控制。在該控制包含例如對電晶體HN2e、HNlo、HNle、HN2o的控制、將節點BLCRL固定於電位VSS和將與由讀出對象的單元所保持的數據相應的電位向位線BLe傳送等。
[0070]如圖7所示，在時刻tlO?tll，讀出放大器(單元)3a對位線BLe進行預充電。具體地說，節點VPRE設為電位VDD，並且電晶體NMOSl I導通而節點TDC被預充電到電壓VDD。
[0071]在時刻tl2，向節點BLCLAMP附加位線預充電用電壓Vclamp。電壓Vclamp例如為0.5V+Vtl。電壓Vtl為電晶體NM0S10的閾值電壓。或者，電壓Vclamp的第I項的值(附加於電壓Vtl的值)為0.3?0.4V。在該階段中如上所述，位線BLe電連接於電晶體NM0S10，通過附加電壓Vclamp,從時刻tl3開始對位線BLe進行預充電。
[0072]在時刻tl4，信號BLCLAMP的電壓設為0V，位線BLe設為電浮動的狀態。然後，通過選擇柵線SGSL的控制等，與讀出對象的單元的保持數據相應地，從時刻tl6開始位線BLe的電位持續下降。
[0073]在時刻tl7?tl8，在信號VPRE為VSS的狀態下，信號BLPRE設為Vsg，由此節點TDC被預充電到VDD。
[0074]在時刻tl9?t20，向節點BLCLAMP附加讀出用電壓VSEN。電壓Vsen比電壓Vclamp低。進而，電壓Vsen與Vclamp的差，根據實施方式變得更大。即，即使不基於實施方式，在每2條位線I讀出放大器的方式中，電壓Vsen也比電壓Vclamp低，例如為電壓Vclamp中的比第I項的值(例如在上述的例子中為0.5V)低的值(例如0.3V)與閾值電壓Vtl的和。在實施方式所涉及的讀出放大器3a中，電壓Vsen的第I項的值比不基於實施方式的例子中的值(例如0.3V)低，例如為0.2V。即，實施方式所涉及的讀出放大器3a中的Vsen例如為0.2V+Vtl。Vsen的第I項的值例如小於Vclamp的第I項的值的一半，例如為0.15?0.2V。確定電壓Vclamp的第I項的值與電壓VSEN的第I項的值的差AV以減小或者消除由寄生漏電流I — offleak所引起的對節點TDC的影響。
[0075]附加電壓VSEN的結果是，如果選擇位線BLe的電壓比Vsen-Vtl高，則電晶體NM0S10保持截止，在節點TDC保持VDD。另一方面，如果選擇位線BLe的電位比Vsen-Vtl低，則電晶體NM0S10導通，節點TDC放電而大致與位線BLe的電位相等。
[0076]然後，副?數據緩存SDC獲取所讀出的數據即節點TDC上的電位。
[0077]信號SACLK的上升也可以通過存儲器控制器來進行。即，存儲器10例如由外部的存儲器控制器來控制。而且，例如存儲器控制器向SACLK驅動器11供給表示上升量Δ SACLK的信號。SACLK驅動器11輸出在信號SACLK的大小的初始值上加上所指示的上升量ASACLK的大小所得的信號SACLK。
[0078]如以上所說明的，根據第I實施方式的半導體存儲裝置，在選通的時刻，節點SEN的電壓通過信號SACLK的電位上升而上升以補償由寄生漏電流引起的節點SEN的電位下降。因此，能夠避免選通時節點SEN電壓非優選下降、並抑制導通截止電流比下降。這能夠實現讀出範圍提高且可執行更正確的讀出的半導體存儲裝置。特別是，實施方式若適用於寄生漏電流的影響大的3維存儲器，則能夠較大地有助於提高讀出精度。
[0079](第2實施方式)
[0080]寄生截止電流一般都具有溫度依存性。因此，第2實施方式基於溫度信息對信號SACLK的上升量Λ SACLK進行調整。
[0081]圖8是第2實施方式涉及的半導體存儲裝置的一部分的電路圖。具體地說，圖8是圖1的磁芯驅動器9、數據電路.頁緩衝3和控制電路5的各自一部分的電路圖，更具體地說，為圖2的節點SEN及其周邊和與信號SACLK的生成有關的要素的電路圖。節點SEN以及與節點SEN連接的要素與圖3 (第I實施方式)相同，另外其他的要素與圖3相同。
[0082]如圖8所示，控制電路5包含溫度傳感器51以及SACLK高度確定部52。溫度傳感器51檢測其周圍的溫度，將與檢測到的溫度的值有關的溫度信息T供給到SACLK高度確定部52。SACLK高度確定部52將溫度信息T映射到電壓信息VSACLK。電壓信息VSACLK表示信號SACLK的上升量Λ SACLK，其與由溫度傳感器51檢測到的溫度相應地確定。S卩，首先，預先取得與由溫度傳感器51檢測的溫度相應且基於寄生截止電流的節點SEN的下降量Λ VSEN的各種值。接下來，通過例如實驗或者模擬而分度出與各值AVSEN相應且緩和或者消除了減小的大小的上升量ASACLK。確定用於特定ASACLK的大小的電壓信息VSACLK。而且，基於溫度信息T和相對應的電壓信息VSACLK的組的集合，通過SACLK高度確定部52分度出基於所接受的溫度信息T的電壓信息VSACLK。由該SACLK高度確定部52所進行的變換基於例如預先準備的變換表53來進行。作為為此的例子之一，在ROM熔絲(fuse)區域54儲存有變換表。作為存儲器10的一部分而準備了 ROM熔絲區域54。SACLK高度確定部52，若在例如存儲器10起動時，從ROM熔絲區域54讀出變換表53、接受溫度信息T，則參照變換表而將溫度信息T變換為電壓信息VSACLK。
[0083]SACLK高度確定部52將電壓信息VSACLK供給到SACLK驅動器11。SACLK驅動器11輸出包含由電壓信息指定的大小的ASACLK的信號SACLK。
[0084]第2實施方式也能夠適用於第I實施方式的圖5、圖6、圖7的例子。
[0085]如以上所說明的那樣，根據第2實施方式，與第I實施方式同樣，在選通的時刻節點SEN的電壓通過信號SACLK的電位上升而上升以補償由寄生漏電流所引起的節點SEN的電位下降。因此，可得到與第I實施方式相同的優點。另外，根據第2實施方式，上升量Δ SACLK具有溫度依存性。節點SEN的電位具有溫度依存性，所以使由寄生截止電流引起的節點SEN的電位下降也具有溫度依存性，能夠更高精度地補償節點SEN的電位下降。由此，能夠實現能夠以更高的精度執行讀出的半導體存儲裝置。
[0086]另外，各實施方式並不限定於上述的說明，在實施階段在不脫離其要旨的範圍內能夠進行各種變形。進而，在上述實施方式中包含各種階段，能夠通過所公開的多個構成要件中的適當的組合提取各種實施方式。例如，即使從上述各實施方式所示的所有構成要件中刪除幾個構成要件，也能夠得到刪除了該構成要件後的結構以作為實施方式。
【權利要求】
1.一種半導體存儲裝置，其特徵在於，具備: 位線，其與存儲器單元連接； 第I節點，其具有與所述位線上的電位的讀出結果相應的電位；和 第2節點，其傳送所述第I節點上的電位且與鎖存電路相連接； 在所述第I節點上的電位開始向所述第2節點傳送的時刻，所述第I節點的電位比所述讀出的結束時刻升高了。
2.根據權利要求1所記載的半導體存儲裝置，其特徵在於: 在所述讀出期間，所述第I節點與所述位線電連接； 在所述讀出的所述結束時刻，所述第I節點從所述位線斷開。
3.根據權利要求2所記載的半導體存儲裝置，其特徵在於: 在所述第I節點上的電位開始向所述第2節點傳送的時刻，所述第I節點的電位比所述讀出的所述結束時刻升高了第I值； 所述第I值依存於經由與所述位線連接的非讀出對象的要素從所述位線流出的漏電流的大小。
4.根據權利要求3所記載的半導體存儲裝置，其特徵在於: 所述第I值還依存於所述半導體存儲裝置內部的溫度。
5.根據權利要求4所記載的半導體存儲裝置，其特徵在於: 還具備基於所述半導體存儲裝置內部的溫度來確定所述第I值並將所述確定出的第I值附加於所述第I節點的電路。
【文檔編號】G11C16/06GK104376871SQ201410039093
【公開日】2015年2月25日 申請日期:2014年1月27日 優先權日:2013年8月13日
【發明者】前島洋 申請人:株式會社東芝