碳化矽半導體裝置的製造方法

2023-08-13 01:06:21 1

專利名稱：碳化矽半導體裝置的製造方法
技術領域：
本發明涉及碳化矽半導體裝置的製造方法，特別涉及碳化矽肖特基勢壘二極體的製造方法。
背景技術：
在碳化矽肖特基勢壘二極體(以下，記為SiC-SBD)的製造中，肖特基金屬的選擇和正向特性的穩定化是重要的。作為肖特基金屬，通常是Ti (鈦)、Ni (鎳)、Mo (鑰)以及W(鎢)等，但是，例如在製造Ti肖特基勢壘二極體的情況下，在採用Ni作為背面的電極形成Ni的歐姆接合的情況下，具有如下那樣的工藝上的特徵以及問題。Bp,kv級的高耐壓的SiC-SBD具有在形成在碳化矽基板上的η型的外延層上形成有肖特基電極的結構，但是，在該構造中，電場容易在外延層和肖特基電極的接合面的端緣部集中，所以，通常在與該接合面(肖特基接合(Schottky junction)面)的端緣部對應的外 延層的上層部形成電場集中緩和用的P型終端結構。P型終端結構是以包圍SBD的電極區域的方式形成的P型雜質區域，在其形成中，通常採用如下方法在η型的外延層中離子注入Al (鋁)、Β (硼)等P型雜質，利用1500°C以上的高溫熱處理進行活性化退火。為了得到良好的特性的肖特基接合，需要將在該高溫熱處理時所產生的SiC表面的變質層除去，作為除去該變質層的技術，例如已知在專利文獻I 4中記載的技術。在專利文獻I中，作為除去該變質層的方法，公開了如下方法在活性化退火後，對SiC表層進行犧牲氧化，在表層形成40nm以上且小於140nm的犧牲氧化膜，將變質層與該犧牲氧化膜一起除去。在專利文獻2中，公開了如下方法利用氫氟酸處理除去自然氧化膜，接著通過利用氫和氧的混合氣體的等離子體或包括氟原子的氣體的等離子體所進行的等離子體刻蝕，將SiC的表面進行淨化。在專利文獻3中，公開了如下方法產生約IOOnm的厚度的變質層、以及利用包含氫的環境中的刻蝕或機械性的研磨除去約IOOnm的厚度的變質層。在專利文獻4中，公開了如下方法在活性化退火後，在基板的表背兩面，在1160°C的氧環境中形成熱氧化膜，之後以BHF溶液除去該熱氧化膜。此外，已知以往在SiC-SBD的製造中，為了使二極體的正向特性特別是勢壘高度ΦΒ或η值(理想係數)穩定，如下方法是有效的直到形成肖特基金屬之前，以工藝保護膜覆蓋碳化矽基板上，除去該工藝保護膜，對肖特基金屬(此處為Ti)進行成膜的方法、或在形成肖特基金屬後，以400 600°C左右進行Ti燒結的方法。例如，在Ti肖特基勢壘二極體中，若未實施燒結，則勢壘高度ΦΒ在大約I. 05
I.25eV的範圍偏差較大。這會引起如下問題各個SiC-SBD元件的特性的偏差變大，當與矽IGBT或SiC-MOSFET —起構成開關元件、功率模塊等時，不能使特性一致、或者在使合格品挑選標準嚴格的情況下合格品率下降。因此，製作特性一致的半導體器件在批量生產工藝以及商業化時是重要的。但是，存在如下問題這樣在前工序中形成犧牲氧化膜作為工藝保護膜或者形成Ti作為肖特基金屬之後，即使進行400 600°C左右的燒結，也得不到二極體的正向特性特別是勢壘高度ΦΒ的穩定性應該滿足設想實用化所要求的規格的結果，反向漏電流的偏差也較大。專利文獻I :日本特開2008-53418號公報；
專利文獻2 :日本特開2001-35838號公報；
專利文獻3 :日本特開2004-363326號公報；
專利文獻4 :日本特開2007-141950號公報。

發明內容
本發明是為了解決上述問題而提出的，其目的在於提供一種半導體裝置，在碳化矽肖特基二極體的製造中能夠使二極體的正向特性特別是勢壘高度ΦΒ穩定，使漏電流的偏差減小。本發明提供一種碳化矽半導體裝置的製造方法，具有工序(a)，準備第一導電型的碳化娃基板；工序(b),在所述碳化娃基板的一個主面上形成第一導電型的外延層《2》；工序(c)，在所述外延層的上層部以包圍成為電極區域《17》的部分的方式，離子注入第二導電型的雜質，形成終端結構；工序(d)，在所述外延層上，利用乾式熱氧化形成矽氧化膜；工序(e)，在所述碳化矽基板的另一個主面上形成第一金屬層；工序(f)，在所述工序(e)之後，以第一溫度對所述碳化矽基板進行熱處理，在所述第一金屬層和所述碳化矽基板的所述另一個主面之間形成歐姆接合；工序(g)，在所述工序(f)之後，除去所述矽氧化膜；工序(h)，在所述工序(g)之後，在所述外延層上形成第二金屬層《4》；工序(i)，在所述工序(h)之後，以第二溫度對所述碳化矽基板進行熱處理，在所述第二金屬層和所述外延層之間形成肖特基接合。根據本發明的碳化矽半導體裝置的製造方法，能夠得到使二極體的正向特性特別是勢壘高度ΦΒ穩定並且使反向漏電流的偏差減少的碳化矽半導體裝置。


圖I是示出SiC晶片中的半導體晶片的布局(layout)的一個例子的平面圖。圖2是半導體晶片的布局的部分平面圖。圖3是示出晶片區域的剖面結構的剖面圖。圖4是示出本發明的實施方式I的SiC-SBD的製造工序的剖面圖。圖5是示出本發明的實施方式I的SiC-SBD的製造工序的剖面圖。圖6是示出本發明的實施方式I的SiC-SBD的製造工序的剖面圖。圖7是示出本發明的實施方式I的SiC-SBD的製造工序的剖面圖。圖8是示出本發明的實施方式I的SiC-SBD的製造工序的剖面圖。圖9是示出本發明的實施方式I的SiC-SBD的製造工序的剖面圖。圖10是示出本發明的實施方式I的SiC-SBD的製造工序的剖面圖。圖11是示出本發明的實施方式I的SiC-SBD的製造工序的剖面圖。
圖12是示出本發明的實施方式I的SiC-SBD的製造工序的剖面圖。圖13是示出Ti燒結的最佳溫度的圖。圖14是示出本發明的實施方式2的SiC-SBD的製造工序的剖面圖。圖15是示出本發明的實施方式2的SiC-SBD的製造工序的剖面圖。圖16是示出本發明的實施方式2的SiC-SBD的製造工序的剖面圖。圖17是示意性地示出不隔著注入穿過膜(implantation through film)形成了GR區域的情況下的注入雜質的濃度分布的圖。圖18是示意性地示出隔著注入通過膜形成了 GR區域的情況下的注入雜質的濃度 分布的圖。圖19是具有FLR區域的SiC-SBD的剖面圖。圖20是示出FLR區域的製造工序的剖面圖。圖21是示出本發明的實施方式3的SiC-SBD的製造工序的剖面圖。圖22是示出本發明的實施方式3的SiC-SBD的製造工序的剖面圖。圖23是示出本發明的實施方式3的SiC-SBD的製造工序的剖面圖。圖24是示出本發明的實施方式3的SiC-SBD的製造工序的剖面圖。
具體實施例方式在SiC的外延生長中，為了使基板結晶的晶型(polytype)正確地繼承,使用臺階控制外延(step control epitaxy)。在臺階控制外延中，使用如下的傾斜角(off angle)基板將基板面方位從作為基本結晶面(basal plane)的(0001)面傾斜數度,從而實現了臺階狀的表面結構。在晶型為4H的SiC基板的情況下，使用在〈112_0>方向表示附在2上方的條狀線(bar line))傾斜8°或4°所得到的基板的情況是標準的。在使用以下說明的本發明的碳化矽半導體裝置的製造方法所製作的SiC-SBD中，在使用了傾斜角為8°的基板的情況下，晶片工藝完成後的勢壘高度為I. 25 < ΦΒ < I. 29的範圍，在使用了傾斜角為4°的基板的情況下，為I. 21彡ΦΒ彡I. 25的範圍，在哪種情況下均得到了穩定的結果。以下，以使用了傾斜角為8°的基板的情況為例，對本發明的碳化矽半導體裝置的製造方法的實施方式進行說明。
圖I是示出SiC晶片WF的半導體晶片的布局的一個例子的平面圖，在SiC晶片WF上縱橫地設定有多個切割線DL。由切割線DL包圍的四角形狀的區域是晶片區域CH，切割晶片區域CH，由此，得到各個獨立的SiC-SBD的晶片。圖2是示出圖I所示的由區域X包圍的部分的平面圖，示出SiC-SBD的上表面結構。並且，在圖2中示出以後形成肖特基電極的電極區域17、將其包圍的GR(Guard Ring 保護環)區域10以及JTE (Junction Termination Extension :結終端擴展)區域11,示出形成電極區域17上的肖特基電極等之前的狀態。並且，在圖2中示出了兩行兩列的四個晶片區域CH，但是，這例示了在光刻中的以一次照射(shot)所曝光的晶片區域是四個的情況。並且，在規定該四個晶片區域的切割線DL上，設置有多個在光刻時所需要的曝光掩模的對位用的對位標記9。對位標記9的俯視圖形狀為四角形，並且對位標記9設置在朝向附圖最上部左側的晶片區域CH的上邊側的切割線DL上和朝向附圖最下部右側的晶片區域CH的下邊側的切割線DL上，但是，對位標記9的俯視圖形狀以及配置僅僅是一個例子。圖3是示出在圖2中的晶片區域CH的A-A線的剖面結構的剖面圖。如圖3所示，在η型的SiC基板I上形成有η型的外延層2，在外延層2的上層部的電極區域17的外側形成有深度O. 6 μ m左右、寬度20 μ m左右的GR區域10以及深度O. 8 μ m左右、寬度20 μ m左右的JTE區域11，在JTE區域11的更外側形成有對位標記9。為了在SiC-SBD中穩定地確保超過kV級的耐壓而設置GR區域10以及JTE區域11以緩和肖特基電極端部的電場集中。雖然僅GR區域10就能緩和電場的集中，但是，採用了如下結構設置與GR區域10的外側連續並且雜質濃度比GR區域10稍低的JTE區域11，從而使表面電場減少。 接著，使用作為按順序表示製造工序的剖面圖的圖4 圖12，對實施方式I的SiC-SBD的製造方法進行說明。首先，在圖4所示的工序中，準備晶型為4H的具有(0001)矽面的傾斜角8°的η型的SiC基板I。SiC基板I的η型雜質濃度較高(η+)，其電阻率為0.02 Ω · cm左右。接著，在SiC基板I的(0001)矽面(將其稱為一個主面)上，使包含與SiC基板I相比濃度(5X IO1Vcm3左右)較低的η型雜質的外延層2外延生長。外延層2的厚度根據耐壓來決定，在600V 1700V左右的耐壓的情況下為5 15 μ m左右的厚度。之後，在外延層2上形成抗蝕劑掩模RMl，在此處利用光刻形成對位標記9形成用的開口部OPl。並且，經由開口部OPl將外延層2的表面刻蝕O. 3 μ m左右，由此，形成對位標記9。在以後的光刻中，使用該對位標記9作為記號，進行曝光掩模的重疊。接著，在除去了抗蝕劑掩模RMl之後，在圖5所示的工序中，在外延層2上形成抗蝕劑掩模RM2，在此處利用光刻對用於形成GR區域10的開口部0P2進行構圖。並且，從抗蝕劑掩模RM2的上方進行作為P型雜質的例如Al的離子注入，經由開口部0P2在外延層2的上層部形成GR區域10。以此時的注入條件例如為使用350keV的能量而峰值濃度為5 X IO1Vcm3左右的方式進行注入。接著，在除去了抗蝕劑掩模RM2之後，在圖6所示的工序中，在外延層2上形成抗蝕劑掩模RM3，在此處利用光刻對用於形成JTE區域11的開口部0P3進行構圖。並且，從抗蝕劑掩模RM3的上方進行作為P型雜質的例如Al的離子注入，經由開口部0P3在外延層2的上層部形成JTE區域11。以此時的注入條件例如為使用500keV的能量而峰值濃度為2 X IO1Vcm3左右的方式進行注入。為了完成區域10以及JTE區域11來作為終端結構，需要利用退火對所注入的雜質進行活性化。因此，在除去了抗蝕劑掩模RM3之後，例如使用RTA (Rapid ThermalAnnealing :快速熱退火)型的退火爐，在常壓Ar環境中進行退火。在該情況下，作為對被稱為聚並臺階(bunching step)的凹凸面的產生進行抑制的方法,通常在退火之前,在SiC晶片的整個表面形成稱為石墨帽(graphite cap) (G_cap)的碳保護膜。若例如使用單晶片式RTA退火爐將形成有石墨帽的SiC晶片在至少1500 1700°C的溫度範圍內退火10分鐘左右，則P型雜質以50 90%的比例進行活性化，作為終端結構充分地發揮作用。
通過終端結構的完成，能夠緩和在外延層和肖特基電極的接合面的端緣部的電場集中。此外，通過形成石墨帽，也不會產生Inm以上的聚並臺階。活性化率高成為使在注入工序中破壞的結晶的再結晶化狀態成為更完全的狀態的指標，有助於作為半導體器件的高可靠性的實現。並且，當不設置石墨帽而進行退火時，產生Inm以上的聚並臺階，成為以後形成的熱氧化膜的厚度的偏差增加、在該熱氧化膜除去後氧化膜還局部地殘留的原因，存在使漏電流增大的可能性。在石墨帽的形成中，若例如使用液體材料C2H5OH並利用CVD (Chemical VaporDeposition :化學氣相沉積)形成大約20nm以上的膜厚,則是充分的。例如能夠以900°C、60分鐘形成40 50nm。在活性化退火後的除去中進行幹灰化(dry ashing)即可。此外，作為不形成石墨帽而對聚並臺階進行抑制的方法，舉出如下方法使用爐型 的SiC-CVD裝置，例如在減壓後的H2以及C3H8環境中，實施1350°C、15分鐘左右的退火。該退火條件是一邊與在Ar環境中的退火相比較一邊調整環境壓力、溫度、時間以使將聚並臺階抑制到小於Inm而得到的條件，通過採用這樣的退火條件，能夠將以聚並臺階為代表的退火後的表面的凹凸抑制到小於lnm。在進行了上述的活性化退火之後，為了除去從外延層2的最表面達到100 150nm的深度的變質層(損傷層)而進行幹法刻蝕。由於外延層2的表面的變質層不能被接下來的工序中形成的熱氧化膜除淨，所以，預先利用幹法刻蝕進行除去，由此，在熱氧化膜除去後，能夠在良好的外延層2的表面形成肖特基電極。在除去了變質層之後，在SiC晶片的(0001_)碳面(「_」表示附在I的上方的條狀線)、即在SiC基板I的與形成有外延層2的一個主面的相反側的另一個主面(背面)形成歐姆電極，但是，在此之前，在圖7所示的工序中，在外延層2上形成15 40nm的厚度的矽氧化膜0X1。在SiC晶片的背面形成了歐姆電極之後，進行1000°C左右的退火，但是，該矽氧化膜0X1此時是防止外延層2的表面被作為歐姆電極的材料的Ni或在退火裝置內部滯留的金屬雜質等汙染的處理保護膜，該矽氧化膜0X1通過在乾燥氧環境中進行的乾式熱氧化來形成。此處，對利用乾式熱氧化形成矽氧化膜0X1的理由進行說明。在製作具有例如1200V的耐壓的SiC-SBD的情況下，在將注入雜質的活性化退火後的熱氧化膜利用乾式氧化以及溼式氧化形成的情況下，在完成了的SBD的反向漏電流特性方面產生明顯的顯著性差異。在通過氫氟酸的溼式刻蝕除去由乾式氧化所形成的矽氧化膜之後形成肖特基電極(Ti)而得到的SBD中、以及在通過氫氟酸的溼式刻蝕除去由溼式氧化所形成的矽氧化膜之後形成肖特基電極(Ti)而得到的SBD中，施加1200V時的反向漏電流的典型值分別為10 100 μ A/cm2、I 10mA/cm2,有大約I 3位不同。以如下模型對產生該明顯的顯著性差異的理由進行說明。即，被認為在乾式氧化中緩慢地進行各向同性的氧化，因此，存在剩餘碳也熱平衡地分散的趨勢。
另一方面，在溼式氧化中，化學作用變得明顯，氧化速度的面方位依賴性或結晶缺陷中的優先的氧化、增殖氧化進一步發展，存在剩餘碳的局部析出的可能性。由於該差異，關於氧化膜除去後的表面平坦性，在除去以溼式氧化形成的氧化膜的情況下，容易產生局部的凹凸，它們被認為是使反向漏電流增大的重要因素。並且，對SiC的熱氧化的一般的模型說明例如記載在「Sic素子O基礎i応用」(才一A社、荒井和雄吉田貞史共編)的第82、83頁中。此外，使矽氧化膜0X1的厚度為15 40nm的理由如下。即，為了得到作為工藝保護膜的效果，需要最低與數個原子層以上相當的15nm以上的厚度，否則在物理上(機械上)以及化學上無法作為保護膜而發揮作用。此外，關於上限，乾式熱氧化需要比溼式熱氧化等長的成I旲時間，所以，若考慮成I旲時間，則最大40nm左右是現實的I旲厚。此外，若基於先前說明的溼式氧化和乾式氧化的模型，則即使是乾式氧化，形成過厚的矽氧化膜0X1也增加剩餘碳的局部析出的可能性，所以，使其小於40nm、更優選為20nm左右的厚度。
·
此處，在SiC-SBD中，對器件特性施加最大影響的接合部位是成為肖特基接合的肖特基電極(例如Ti)和SiC的接合界面，所以，優選先形成肖特基電極，然後形成歐姆電極，但是，為了得到Ni和SiC的良好的歐姆接合，需要1000°C左右的退火(歐姆退火)。但是，Ti和SiC的肖特基接合在該高溫工藝中受到損傷，所以，先形成歐姆電極。這樣，在形成Ni的歐姆電極之前，以利用乾式熱氧化得到的矽氧化膜0X1膜保護電極區域，由此，能夠減少後述的Ti燒結引起的特性的偏差。並且，矽氧化膜0X1也形成在SiC晶片的背面，所以，在形成歐姆電極前，對背面進行研磨，從而除去背面的矽氧化膜0X1。在圖7中示出除去了背面的矽氧化膜0X1的狀態。接著，在圖8所示的工序中，在SiC晶片的背面即SiC基板I的背面，利用例如濺射法形成厚度為IOOnm左右的Ni膜，在與SiC基板I之間形成歐姆接合，得到歐姆電極3。之後，如先前說明的那樣，進行1000°C左右的退火，但是，該退火條件以剩餘碳在SiC和Ni的界面不偏析地形成優質的Ni矽化物的方式來設定。接著，在圖9所示的工序中，在利用使用了氫氟酸的溼式刻蝕除去外延層2上的矽氧化膜0X1之後，利用例如濺射法形成厚度為200nm左右的Ti膜。並且，在形成肖特基電極4的部分上，利用光刻形成抗蝕劑掩模，使用該抗蝕劑掩模，利用例如溼法刻蝕對Ti膜進行構圖，由此，得到肖特基電極4。在該構圖中，以肖特基電極4形成在被GR區域10包圍的外延層2上以及GR區域10的一部分上部的方式進行構圖。之後，在450±50°C、更優選在450±20°C的溫度範圍進行15分鐘左右的燒結。在Ti和η型的SiC的肖特基接合中進行燒結，由此，勢壘高度ΦΒ高至I. 25eV左右，並且，能夠減少勢壘高度ΦΒ的偏差。例如在450°C的Ti燒結中，勢壘高度Φ13穩定到I. 250
I.290eV。其結果是，二極體的正向特性穩定，反向漏電流的偏差也減少。並且，在實際的工藝中，為了保護GR區域10以及JTE區域11露出的外延層2的表面而形成聚醯亞胺樹脂，但是，為了其硬化(curing)而進行350°C左右的熱處理，所以，即使在暫時不實施Ti燒結的情況下,也產生350°C的熱過程(thermal history)。根據實驗確認了在該硬化引起的350°C的熱過程不施加於Ti膜的情況下的勢壘高度為I. 05eV左右。
此外，根據實驗確認了如下情況為了充分地使勢壘高度Φ13穩定，優選以400°C以上、更優選450°C進行Ti燒結。在圖13中示出該實驗結果。在圖13中，橫軸表示Ti燒結的溫度，縱軸表示勢壘高度的值，示出以400°C ,450°C、500°C以及550°C的溫度進行Ti燒結，在各個溫度得到的勢壘高度ctb的最小值、最大值以及平均值。根據圖13判斷為在Ti燒結的溫度為450°C的情況下，勢壘高度ΦΙ 最大，變動幅度(最大值與最小值之差)最小。但是，當燒結溫度超過450°C時，肖特基接合開始部分破壞，在歐姆接合中發生變化，勢壘高度的降低、勢壘高度Ctb的偏差變大。此外，關於Ti燒結的定時(timing)，優選在緊隨肖特基電極4的構圖之後並在肖特基電極4上形成表面電極焊盤(後面進行說明)之前。即，這是因為，在構成表面電極焊盤的Al等的肖特基金屬以外的金屬不接近、混入、接觸肖特基金屬和SiC的界面附近的情況下，就能夠得到按照設計的良好的接合。此外，這是因為存在如下情況當在肖特基電極4的構圖前進行Ti燒結時，由於Ti燒結而在Ti和SiC的界面形成Ti娃化物層等的過渡層(transition layer),在利用例 如溼法刻蝕對Ti膜進行構圖時成為問題。在肖特基電極4的燒結結束之後，在圖10所示的工序中，在肖特基電極4上、GR區域10、JTE區域11上以及外延層2上，以蒸鍍法或濺射法形成3 5 μ m左右的厚度的Al膜。然後，在與肖特基電極4的上方相當的Al膜的上部，利用光刻形成抗蝕劑掩模RM4，經由抗蝕劑開口部利用熱磷酸等進行溼法刻蝕，由此，對Al膜進行構圖，得到表面電極焊盤5。此外，在形成成為肖特基電極4的材料的Ti膜並且在其上形成Pt (鉬)等的緩衝層之後，形成3 5μπι左右的Al膜，對Al膜和Ti膜進行構圖，由此，形成表面電極焊盤5以及肖特基電極4，然後，進行Ti燒結也可以。並且，也可以對Pt等不容易進行溼法刻蝕的金屬使用幹法刻蝕。通過該Pt等的緩衝層的形成，能夠防止Al由於燒結而接近、混入、接觸肖特基金屬和SiC的界面附近，能夠形成按照設計的良好的肖特基接合，並且，對於提高Al和Ti的界面的緊貼性也是有效的。然後，在圖11所示的工序中，在表面電極焊盤5的上部，利用光刻形成抗蝕劑掩模RM5，在抗蝕劑開口部塗敷聚醯亞胺樹脂之後，在例如氮環境中進行60分鐘的硬化。此處，使硬化溫度為比肖特基接合形成後的燒結溫度低50°C以上的溫度例如350°C，由此，能夠使利用Ti燒結而穩定的肖特基接合界面的狀態保持穩定。在聚醯亞胺樹脂的硬化之後，在晶片工序的最後，如圖12所示，在歐姆電極3上利用例如直流濺射法將Ni膜以及Au膜以該順序連續成膜，由此，得到背面電極焊盤8。Ni膜以及Au膜的各自的厚度為例如數百nm。並且，作為基底的歐姆電極3為鎳矽化物，為了使鎳矽化物的緊貼性更加良好，優選在Ni膜即將成膜之前使用在成膜裝置中直流濺射和RF濺射都能夠執行的裝置，使得能夠利用高頻(RF)濺射在鎳矽化物的表面施加損傷。在歐姆電極3上形成背面電極焊盤8，由此，在對半導體晶片的背面進行晶片焊接(die bond)時,能夠使焊料的潤溼性良好。此外，在聚醯亞胺樹脂的硬化之後形成背面電極焊盤8，所以，在硬化工序中，能夠防止Ni膜擴散到Au膜的表面而在背面電極焊盤8的表面形成Ni氧化物，所以，不存在焊料的潤溼性下降這樣的情況。
在以上說明的實施方式I的SiC-SBD的製造方法中，在使用圖5以及圖6分別說明的利用離子注入得到的GR區域10以及JTE區域11的形成時，在外延層2的表面沒有形成矽氧化膜。但是，為了與器件規格對應的離子注入區域的雜質濃度分布的最優化，在離子注入前形成矽氧化膜並且將該矽氧化膜用作注入穿過膜也可以。以下，作為實施方式2的SiC-SBD的製造方法，使用圖14 圖16對隔著注入穿過膜形成GR區域10以及JTE區域11的方法進行說明。並且，對與使用圖4 圖12說明的實施方式I相同的結構標註相同的附圖標記並省略重複的說明。
首先，在圖14所示的工序中，在外延層2上利用乾式熱氧化形成例如IOOnm的厚度的矽氧化膜0X11。並且，矽氧化膜0X11也形成在SiC基板I的背面。然後，經過使用圖4說明的工序，將外延層2的表面刻蝕O. 3 μ m左右，從而形成對位標記9。在該情況下，在經由抗蝕劑掩模的開口部對矽氧化膜0X11進行刻蝕之後，經由矽氧化膜0X11的開口部對外延層2的表面進行刻蝕。然後，在圖15所示的工序中，在矽氧化膜0X11上形成抗蝕劑掩模RMl I，此處，利用光刻對用於形成GR區域10的開口部OPll進行構圖。並且，從抗蝕劑掩模RMll的上方進行作為P型雜質的例如Al的離子注入，經由開口部OPll在外延層2的上層部形成GR區域10。以此時的注入條件為例如利用350keV的能量並且峰值濃度為5 X IO1Vcm3左右的方式進行注入。然後，在除去抗蝕劑掩模RMlI之後，在圖16所示的工序中，在矽氧化膜0X11上形成抗蝕劑掩模RM12，此處，利用光刻對用於形成JTE區域11的開口部0P12進行構圖。並且,從抗蝕劑掩模RM12的上方進行作為P型雜質的例如Al的離子注入，經由開口部0P12，在外延層2的上層部形成JTE區域11。以此時的注入條件為例如利用500keV的能量並且峰值濃度為2 X IO1Vcm3左右的方式進行注入。然後，在除去抗蝕劑掩模RM12進而也除去矽氧化膜0X11之後，為了完成GR區域10以及JTE區域11來作為終端結構，進行所注入的雜質的活性化退火，但是，活性化退火以後的工序與實施方式I相同。這樣，經由注入穿過膜形成GR區域10以及JTE區域11，由此，能夠使GR區域10以及JTE區域11的表面附近的雜質濃度較高。使用圖17以及圖18對其效果進行說明。圖17是示意性地示出在實施方式I中說明的以不隔著注入穿過膜的方式形成GR區域10的情況下的注入雜質的濃度分布的圖，示出與圖5的GR區域10中的區域Y相當的部分。此外，圖18是示意性地示出在實施方式2中說明的隔著注入穿過膜形成GR區域10的情況下的注入雜質的濃度分布的圖，示出與圖15的GR區域10中的區域Z相當的部分。如圖17所示，在形成雜質區域的情況下，以在該區域的深度方向的中央部得到濃度峰值的方式設定注入條件，所以，在GR區域10的較淺的部分即表面附近，雜質濃度較低。另一方面，如圖18所示，在隔著注入穿過膜(矽氧化膜0X11)形成GR區域10的情況下，當以與圖17的情況相同的注入能量進行注入時，向雜質的濃度分布較淺的一方移動矽氧化膜OXll的厚度的量。因此，在GR區域10的較淺的部分即表面附近，雜質濃度變得較高，除去矽氧化膜0X11，從而能夠使GR區域10的表面附近的雜質濃度較高。通過採用該方法，由此，改變注入穿過膜的厚度，從而能夠調整GR區域10的表面附近的雜質濃度。〈實施方式3>
在實施方式I的SiC-SBD的製造方法中，說明了形成作為終端結構的GR區域10以及JTE區域11的例子，但是，終端結構不限定於此，例如也能夠利用圖19所示的FLR (FieldLimiting Ring :場限環)區域13形成終端結構。圖19所示的FLR區域13是多個環狀的P型雜質區域131多重包圍電極區域17而構成的。
圖20是示出FLR區域13的製造工序的剖面圖，示出與在實施方式I中使用圖5以及圖6分別說明的GR區域10以及JTE區域11的形成工序相當的工序。經過使用圖4說明的工序，在形成了對位標記9後的外延層2上形成抗蝕劑掩模RM10，此處，利用光刻對用於形成FLR區域13的開口部0P101、0P102、0P103以及0P104進行構圖。並且，從抗蝕劑掩模RMlO的上方進行作為P型雜質的例如Al的離子注入，經由開口部0P2在外延層2的上層部形成多個P型雜質區域131。以此時的注入條件為例如利用350keV的能量並且峰值濃度為3X IO1Vcm3左右的方式進行注入。此處，在使開口部0P101和0P102的間隔為a、使開口部0P102和0P103的間隔為b、使開口部0P103和0P104的間隔為c的情況下，以c>b>a的方式進行構圖。由此，成為如下等價狀態所形成的環狀的P型雜質區域131越朝向外側，配設間隔越寬，FLR區域13的雜質濃度越朝向外側越低。其結果是，具有與形成了 GR區域10以及JTE區域11的結構相同的功能，但是，在GR區域10以及JTE區域11的形成中需要兩次光刻，相對於此，關於FLR區域13的形成，具有利用一次光刻即可的有點。此外，還具有如下效果在例如使間隔a為4μπι、使間隔b為6μπι、使間隔C為8 μ m、使P型雜質區域131的寬度為3 μ m的情況下，FLR區域13的整體的寬度為30 μ m，與形成GR區域10以及JTE區域11的情況相比較小即可。〈實施方式4>
減少光刻的次數在降低半導體裝置的製造成本的方面是有利的，但是，立足於該觀點，利用使用圖21 圖24說明的實施方式3的SiC-SBD的製造方法，也能夠減少光刻的次數。S卩，如在實施方式I中使用圖4 圖5說明的那樣，從對位標記9的形成開始，為了形成GR區域10以及JTE區域11需要三次光刻。但是，根據使用圖21 圖24說明的實施方式3的製造方法，利用兩次光刻即可。即，在形成對位標記9之前的外延層2上形成抗蝕劑掩模RM21，此處利用光刻對用於形成對位標記9的開口部0P212和用於形成GR區域10的開口部0P211進行構圖。並且，經由開口部0P212以及開口部0P211分別將外延層2的表面刻蝕O. 3 μ m左右，由此，形成對位標記9以及GR用凹部91。然後，在圖22所示的工序中，從抗蝕劑掩模RM21的上方進行作為P型雜質的例如Al的離子注入，經由開口部0P212以及開口部0P211，在對位標記9以及GR用凹部91的底面下分別形成P型雜質區域15以及GR區域10。以此時的注入條件為例如利用350keV的能量並且峰值濃度為5 X IO1Vcm3左右的方式進行注入。然後，在除去抗蝕劑掩模RM21之後，在圖23所示的工序中，在外延層2上形成抗蝕劑掩模RM22，此處，利用光刻對用於形成JTE區域11的開口部0P22進行構圖。並且，經由開口部0P22將外延層2的表面刻蝕O. 3 μ m左右，由此，形成JTE用凹部92。然後，在圖24所示的工序中，從抗蝕劑掩模RM22的上方進行作為P型雜質的例如Al的離子注入，經由開口部0P22在JTE用凹部92的底面下形成JTE區域11。以此時的注入條件為例如500keV的能量並且峰值濃度為2X IO1Vcm3左右的方式進行注入。這樣，在凹部的底面下設置雜質區域的結構被稱為凹結構。並且，在實施方式3中所說明的FLR區域13也可以採用凹結構。在該情況下，兼用對位標記9的刻蝕中所使用的抗蝕劑掩模和FLR區域13的形成中所使用的抗蝕劑掩模， 所以，對位標記9的形成和FLR區域13的形成利用一次光刻即可，能夠進一步降低製造成本。此外，在不設置JTE區域11而僅設置GR區域10的情況下，也可以採用凹結構。在該情況下，對位標記9的形成和GR區域10的形成利用一次光刻即可，能夠進一步減少製造成本。
在以上說明的實施方式I 3中，對使用Ti作為肖特基金屬的情況進行了說明，但是，也可以使用其他的肖特基金屬例如Ni、W、Mo等。根據金屬材料，功函數或與SiC的界面釘扎效應不同，所以，能夠改變作為二極體特性而得到的正向的勢壘高度ΦΒ，以得到所希望的勢壘高度ΦΒ的方式選擇材質即可。附圖標記的說明
ISiC基板 2外延層
3歐姆電極 4肖特基電極 5表面電極焊盤 10 GR區域
IIJTE區域 13 FLR區域 0X1矽氧化膜 17電極區域。
權利要求
1.一種碳化矽半導體裝置的製造方法，具有如下エ序 (a)準備第一導電型的碳化娃基板； (b)在所述碳化娃基板的一個主面上形成第一導電型的外延層； (C)在所述外延層的上層部，以包圍成為電極區域的部分的方式，離子注入第二導電型的雜質，形成終端結構； Cd)在所述外延層上利用乾式熱氧化形成矽氧化膜； (e)在所述碳化娃基板的另ー個主面上形成第一金屬膜； Cf)在所述エ序(e)之後，以第一溫度對所述碳化矽基板進行熱處理，在所述第一金屬膜和所述碳化矽基板的所述另ー個主面之間形成歐姆接合； (g)在所述エ序(f)之後，除去所述矽氧化膜； (h)在所述エ序(g)之後，在所述外延層上形成第二金屬膜； (i)在所述エ序(h)之後，以第二溫度對所述碳化矽基板進行熱處理，在所述第二金屬膜和所述外延層之間形成肖特基接合。
2.如權利要求I所述的碳化矽半導體裝置的製造方法，其中， 在所述エ序(C)和所述エ序(d)之間，還具有如下エ序 (dl)進行使所注入的所述第二導電型的雜質活性化的退火； (d2)在所述退火之後,將所述外延層從最表面到100 150nm的深度為止除去。
3.如權利要求I所述的碳化矽半導體裝置的製造方法，其中， 所述エ序(C)包含如下エ序以包圍成為所述電極區域的部分的方式離子注入所述第ニ導電型的雜質，形成終端結構。
4.如權利要求3所述的碳化矽半導體裝置的製造方法，其中， 所述エ序(c)包含如下エ序 (cl)以第一濃度離子注入所述第二導電型的雜質，形成保護環區域； (c2)以與所述保護環層的更外側連續並且成為比所述第一濃度低的第二濃度的方式離子注入所述第二導電型的雜質，形成JTE區域。
5.如權利要求3所述的碳化矽半導體裝置的製造方法，其中， 所述エ序(C)包含如下エ序 (Cl)以在所述外延層的平面內隔開間隔地形成有多個第二導電型的雜質區域的方式，多重地離子注入所述第二導電型的雜質。
6.如權利要求I所述的碳化矽半導體裝置的製造方法，其中， 所述エ序(h)包含以Ti形成所述第二金屬膜的エ序， 所述エ序(i)包含以作為所述第二溫度的450±50°C的溫度範圍內的溫度進行熱處理的エ序。
7.如權利要求6所述的碳化矽半導體裝置的製造方法，其中， 所述エ序(i)包含以作為所述第二溫度的450土20°C的溫度範圍內的溫度進行熱處理的エ序。
8.如權利要求I所述的碳化矽半導體裝置的製造方法，其中， 所述エ序(d)包含將所述矽氧化膜形成為15 40nm的厚度的エ序。
9.如權利要求I所述的碳化矽半導體裝置的製造方法，其中，在所述エ序(i)之 後，還具有在所述第二金屬膜上形成第三金屬膜的エ序。
全文摘要
本發明涉及碳化矽半導體裝置的製造方法。提供一種半導體裝置，能夠在碳化矽肖特基二極體的製造中，使二極體的正向特性特別是勢壘高度φB穩定，使漏電流的偏差減少。在外延層(2)上利用乾式熱氧化形成矽氧化膜OX1，在SiC基板(1)的背面形成歐姆電極(3)，之後，對SiC基板(1)進行退火，在歐姆電極(3)和SiC基板(1)的背面之間形成歐姆接合，除去矽氧化膜OX1，之後，在外延層(2)上形成肖特基電極(4)。之後，進行燒結，在肖特基電極(4)和外延層之間形成肖特基接合。
文檔編號H01L29/872GK102800570SQ20121003790
公開日2012年11月28日 申請日期2012年2月20日 優先權日2011年5月27日
發明者松野吉德, 樽井陽一郎 申請人:三菱電機株式會社