半導體結構及其形成方法與流程
2023-08-09 21:40:51 1
本發明涉及半導體製造技術領域，尤其涉及一種半導體結構及其形成方法。
背景技術：
隨著半導體製造技術的不斷進步，半導體器件朝著更高的元件密度，以及更高集成度的方向發展。半導體集成度的提高也帶動了電晶體尺寸的縮小。
半導體襯底、柵極層及位於柵極層下方的柵介質層是電晶體的基本組成部分。柵介質層在電晶體中起著重要作用，能夠實現柵極與電晶體溝道之間的電絕緣，使柵極與電晶體溝道形成電容結構，從而能夠實現柵極對溝道電流的控制。
隨著電晶體尺寸的減小，柵介質層也逐漸減薄。然而現有技術形成的柵介質層的質量不高，從而影響了電晶體的性能，降低了半導體器件製造的良品率。
技術實現要素：
本發明解決的問題是提供一種半導體結構及其形成方法，能夠提高半導體器件製造的良品率。
為解決上述問題，本發明提供一種半導體結構及其形成方法，包括：提供襯底；在所述襯底上形成柵介質層；在所述柵介質層上形成柵極層；形成覆蓋所述柵極層的無定型層；圖形化所述柵極層和無定型層，形成柵極結構。
可選的，所述無定型層為非晶態的矽鍺層。
可選的，所述無定型層的厚度為40～50埃。
可選的，形成覆蓋所述柵極層的無定型層的步驟包括：對所述柵極層進行離子注入，形成所述無定型層。
可選的，所述柵極層的材料為多晶矽；
對所述柵極層進行離子注入的步驟中，對所述柵極層進行鍺離子注入，形成非晶態的矽鍺層。
可選的，形成覆蓋所述柵極層的無定型層的步驟之後，所述形成方法還包括：在所述無定型層上形成覆蓋層；
圖形化所述柵極層和無定型層，形成柵極結構的步驟還包括：圖形化所述覆蓋層。
可選的，所述覆蓋層的材料為無定型矽。
可選的，所述覆蓋層的厚度為90～110埃。
可選的，在所述無定型層上形成覆蓋層的方法為低溫擴散工藝，所述低溫擴散工藝中反應溫度小於530攝氏度。
可選的，圖形化所述柵極層和無定型層的步驟包括：
在所述柵極層上形成圖形化的光刻膠；
以所述光刻膠為掩膜刻蝕所述柵極層和無定型層，形成柵極結構；
通過灰化去除所述光刻膠。
可選的，在所述柵介質層上形成柵極層的步驟中，所述柵極層的厚度為180～220埃。
可選的，所述形成方法還包括：在圖形化所述柵極層和無定型層，形成柵極結構的步驟之後，通過氫氟酸對所述柵極結構進行清洗。
相應的，本發明還提供一種半導體結構，包括：襯底；位於所述襯底上的柵極結構；所述柵極結構包括：位於襯底上的柵介質層；位於所述柵介質層上的柵極層；位於所述柵極層上的無定型層。
可選的，所述無定型層為非晶態的矽鍺層。
可選的，所述無定型層的厚度為40～50埃。
可選的，所述半導體結構還包括：位於所述無定型層上的覆蓋層。
可選的，所述覆蓋層的材料為無定型矽。
可選的，所述覆蓋層的厚度為90～110埃。
可選的，所述柵極層的厚度為130～180埃。
與現有技術相比，本發明的技術方案具有以下優點：
本發明的半導體結構的形成方法包括：形成覆蓋所述柵極層的無定型層，所述無定型層為非晶體，非晶體中原子成無序排列，不存在晶界，從而能夠在圖形化所述柵極層和無定型層，形成柵極結構的步驟中起到阻擋清洗劑的功能，所述無定型層能夠減少穿過所述柵極層到達柵介質層的清洗劑，從而能夠減小清洗劑與柵介質層發生反應形成孔洞的機率，進而提高柵介質層的質量、提高製造良率。
可選方案中，通過對柵極層進行離子注入形成所述無定型層，離子注入形成的無定型層的厚度僅有40～50埃，無定型層的厚度較薄對形成的半導體器件電性能影響小。
可選方案中，通過在所述無定型層上形成覆蓋層，減少無定型層中注入離子向外界的擴散，從而增加無定型層的壽命。
本發明的半導體結構具有覆蓋柵極層的無定型層，所述無定型層為非晶體，所述無定型層為非晶體，非晶體中的原子成無序排列，不存在晶界，從而能夠起到阻擋清洗劑的功能，所述無定型層能夠減少穿過所述柵極層到達柵介質層的清洗劑，從而能夠減小清洗劑與柵介質層發生反應形成孔洞的機率，進而提高柵介質層的質量。
可選方案中，所述無定型層的厚度僅有40～50埃，無定型層的厚度較薄對形成的半導體器件電性能影響小。
可選方案中，所述無定型層上形成有覆蓋層，所述覆蓋層能夠減少無定型層中注入離子向外界的擴散，從而增加無定型層的壽命。
附圖說明
圖1至圖10是本發明半導體結構的形成方法一實施例各步驟的結構示意圖。
具體實施方式
現有技術半導體結構的形成方法中，通常採用多晶矽形成柵極層，多晶矽中矽原子按一定規律排列形成晶粒，結構相同而取向不同的晶粒之間容易形成晶界。晶界結構疏鬆，是原子快速擴散的通道。在灰化工藝中，所述晶界處的多晶矽容易被氧化，形成氧化矽。在後續清洗過程中，清洗劑容易與晶界處的氧化矽反應，使晶界擴大。因此，清洗劑容易通過擴大的晶界到達柵極層下方的柵介質層，並與柵介質層發生反應而形成孔洞，降低了柵介質層的質量，進而使形成的半導體器件失效。
為解決所述技術問題，本發明提供了一種半導體結構的形成方法，包括：提供襯底；在所述襯底上形成柵介質層；在所述柵介質層上形成柵極層；形成覆蓋所述柵極層的無定型層；圖形化所述柵極層和無定型層，形成柵極結構。
其中，形成覆蓋所述柵極層的無定型層的步驟中，所述無定型層為非晶體，非晶體中原子成無序排列，不存在晶界，從而能夠在圖形化所述柵極層和無定型層，形成柵極結構的步驟中起到阻擋清洗劑的功能，所述無定型層能夠減少穿過所述柵極層到達柵介質層的清洗劑，從而能夠減小清洗劑與柵介質層發生反應形成孔洞的機率，進而提高柵介質層的質量、提高製造良率。
為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
圖1至10是本發明的半導體結構的形成方法一實施例各步驟的結構示意圖。
需要說明的是，由於嵌入式快閃記憶體的形成工藝需要與邏輯器件形成工藝兼容，容易使控制柵下方的柵介質層出現孔洞。因此，本實施例以解決嵌入式快閃記憶體中柵介質層容易出現孔洞的問題為例，對本發明的半導體結構的形成方法進行詳細說明。
參考圖1，提供襯底100，所述襯底100用於形成半導體器件。
本實施例中，所述襯底100由隔離結構分為第一電晶體區域i和第二電晶體區域ii，所述第一電晶體區域i用於形成邏輯器件，所述第二電晶體區域ii用於形成嵌入式快閃記憶體。
本實施例中，所述襯底100為矽襯底、鍺襯底、矽鍺襯底或半導體上矽襯底等半導體襯底。
本實施例中，所述隔離結構為淺槽隔離結構。
需要說明的是，如圖1所示，提供襯底100的步驟之後，本發明的形成方法還包括：
在所述襯底100上形成浮柵介質層101，第二電晶體區域ii的所述浮柵介質層101用作後續形成的浮柵下方的柵極介質層，實現浮柵與襯底100之間的電絕緣。第一電晶體區域i的浮柵介質層用作後續形成的邏輯器件的柵極介質層，實現邏輯器件柵極與襯底100之間的電絕緣。
本實施例中，所述浮柵介質層101的材料為氧化矽，但是本發明對此不做限定，在其他實施例中，所述浮柵介質層還可以為由氮化矽和氧化矽組成的疊層結構。
本實施例中，如果浮柵介質層101的厚度過小，很難實現浮柵與襯底100之間的電絕緣；如果所述浮柵介質層101的厚度過大，容易降低半導體結構的集成度。因此，所述浮柵介質層101的厚度在45～62埃的範圍內。
本實施例中，所述浮柵介質層101的形成方法為熱氧化法，熱氧化法能夠形成緻密性好、表面態密度低的氧化矽層。在其他實施例中，還可以通過化學氣相沉積工藝或原子層沉積工藝形成所述浮柵介質層。
在第二電晶體區域ii的所述浮柵介質層101上形成浮柵層102，所述浮柵層102用於後續形成的第一電晶體的浮柵。
本實施例中，所述浮柵層102的材料為多晶矽。在其他實施例中，所述浮柵層的材料還可以為鍺。
本實施例中，通過化學氣相沉積工藝形成所述浮柵層102。在其他實施例中，也可以通過原子層沉積工藝形成所述浮柵層。
參考圖2和圖3，圖3是圖2線框1中部分結構的局部放大圖。在所述襯底100上形成柵介質層110。
所述柵介質層110用於實現後續形成的控制柵與浮柵之間的電絕緣。
如圖3所示，本實施例中，所述柵介質層110為由第一氧化層111、掩膜層112和第二氧化層113組成的疊層結構。但是本發明對此不做限定，在其他實施例中，所述柵介質層還可以為單層氧化層。
本實施例中，形成所述柵介質層110的步驟包括：在所述浮柵層102上形成第一氧化層111；在所述第一氧化層111上形成掩膜層112；在所述掩膜層112上形成第二氧化層113。
本實施例中，所述第一氧化層111和第二氧化層113的材料為氧化矽；所述掩膜層112的材料為氮化矽。
需要說明的是，如果所述柵介質層110的厚度過小，很難實現後續形成的控制柵與浮柵之間的電絕緣；如果所述柵介質層110的厚度過大，容易降低半導體結構的集成度。因此，本實施例中，所述柵介質層110的厚度在90～110埃的範圍內。
參考圖4，在所述柵介質層110上形成柵極層121，所述柵極層121用於形成嵌入式快閃記憶體的控制柵。
本實施例中，所述柵極層121的材料為多晶矽，多晶矽為多晶體，其中矽原子有序排列形成晶核，所述晶核形成晶粒，取向不同的晶粒之間形成晶界，晶界結構疏鬆，在多晶體中是原子快速擴散的通道。
本實施例中，如果所述柵極層121的厚度過大容易影響後續形成的第二電晶體區域ii邏輯器件的性能，所述柵極層121的厚度不能過大。具體的，所述柵極層121的厚度為180～220埃。
本實施例中，形成所述柵極層121的方法為擴散工藝，通過爐管在所述柵介質層110上沉積所述柵極層121。本發明對此不做限定，在其他實施例中，還可以通過原子層沉積工藝形成所述柵極層。
具體的，形成所述柵極層121工藝參數包括：反應溫度為620～650攝氏度；氣體壓強為0.2～0.5torr；反應氣體為矽烷。但是本發明對此不做限定，在其他實施例中，還可以通過非排壓工藝形成所述柵極層，所述非排壓工藝是指在常壓下形成所述柵極層。
參考圖5，形成覆蓋所述柵極層121的無定型層120。
所述無定型層120為非晶體。非晶體中不具有晶界，能夠保護所述柵介質層110和柵極層121。
本實施例中，通過對所述柵極層121進行非晶化處理，形成覆蓋所述柵極層121的無定型層120。具體地，對所述柵極層121進行非晶化處理的步驟包括：對所述柵極層121進行離子注入，注入離子能夠破壞柵極層121的晶格結構，形成非晶態的無定型層120。
本發明對此不做限定，在其他實施例中，還可以通過化學氣相沉積工藝在所述柵極層上形成無定型層。
具體的，本實施例中，所述注入離子為鍺，以形成矽鍺無定型層，鍺對柵極層121的汙染小，且對器件影響較小。但是本發明中的所述注入離子並不僅限於此，所述注入離子還可以為碳。
本實施例中，如果所述無定型層120的厚度過小，很難起阻擋清洗劑到達柵介質層110的作用；如果所述無定型層120的厚度過大，容易影響後續形成的控制柵的電性能。因此，具體的，所述無定型層120的厚度為40～50埃。
需要說明的是，由於在非晶化處理的過程中，柵極層的一部分用於形成無定型層，在形成無定型層120之後，所述柵極層121的厚度為130～180埃。
本實施例中，所述離子注入的工藝參數包括：注入劑量為7×1013/cm～9×1013/cm；注入能量為3.5～4.5kev，注入角度為0度。
需要說明的是，所述工藝參數僅為一例，本發明的無定型層的形成工藝不僅限於此，在其他實施例中，還可以通過選用其他的注入劑量和注入能量範圍形成較薄的無定型層。
需要說明的是，本實施例中，如圖6所示，形成所述無定型層120的步驟之後，本發明的形成方法還包括：在所述無定型層120上形成覆蓋層130。
所述覆蓋層130用於減少無定型層120中注入離子的擴散，延長無定型層120的壽命。
本實施例中，所述覆蓋層130的材料為無定型矽，無定型矽中矽原子呈無序排列，無定型矽中無晶界，能夠有效減少無定型層120中注入離子的擴散。
需要說明的是，如果所述覆蓋層130的厚度過小很難起到減少無定型層120中離子擴散的作用；如果所述覆蓋層130的厚度過大，容易降低半導體結構的集成度。因此，具體的，本實施例中，所述覆蓋層130的厚度為90～110埃。
本實施例中，通過低溫擴散工藝形成所述覆蓋層130，低溫擴散工藝能夠形成晶格尺寸較小的覆蓋層130，對無定型層中注入離子的散射作用大，能夠更有效地減少無定型層120中注入離子的擴散。
具體的，所述低溫擴散工藝的工藝參數包括：反應溫度小於530攝氏度；氣體壓強為0.2torr～0.5torr；反應氣體包括矽烷。但是本發明對此不做限定，在其他實施例中，還可以通過非排壓工藝形成所述覆蓋層，所述非排壓工藝是指在常壓下形成所述柵極層。
需要說明的是，通過對所述柵極層121進行離子注入能夠形成很薄的無定型層120，從而不容易影響半導體結構的電學性能。但是，所述通過對所述柵極層121進行離子注入，形成所述無定型層120的實施例僅為一例。在其他實施例中，還可以在柵極層表面沉積無定型層。且可以不在所述無定型層上形成覆蓋層。
本實施例中，圖形化所述柵極層121和無定型層120，形成柵極結構的步驟如圖7和圖8所示。
參考圖7，在所述無定型層120上形成圖形化的光刻膠12。所述光刻膠12用於保護所述柵極層121。
本實施例中，所述光刻膠12的材料為碳氫化物。
本實施例中，所述無定型層120上具有覆蓋層130，形成所述光刻膠12的步驟包括：在所述覆蓋層130上形成所述光刻膠12。
參考圖8，以所述光刻膠12(參考圖7)為掩膜對所述柵極層121和無定 型層120進行刻蝕。
本實施例中，通過幹法刻蝕工藝對所述柵極層121、無定型層120和覆蓋層130進行刻蝕，幹法刻蝕具有很好的線寬控制，能夠很好地控制柵長。
具體的，所述幹法刻蝕的刻蝕氣體為sibr4、sicl4和cf4。這樣的刻蝕方法為各向異性幹法刻蝕。各向異性幹法刻蝕在刻蝕過程中，對柵極層121下方的柵介質層110的損傷小。
需要說明的是，本實施例中，所述無定型層120上形成有覆蓋層130，因此圖形化所述柵極層121，形成柵極結構的步驟還包括：圖形化所述覆蓋層130。
繼續參考圖8，去除所述光刻膠12。
本實施例中，通過灰化工藝去除所述光刻膠12。具體的，灰化工藝中通過氧原子與光刻膠12在等離子體環境中發生反應來去除所述光刻膠12。
需要說明的是，所述光刻膠12下方具有無定型層120，所述無定型層120為非晶體，非晶體內不具有晶界。因此，所述無定型層120能夠阻擋所述氧原子通過所述晶界進入柵極層121，不容易使晶界處的多晶矽被氧化。
繼續參考圖8，圖形化後通過清洗劑進行清洗，去除光刻膠12經灰化工藝後形成的殘餘物。
本實施例中，所述清洗劑包括氫氟酸。所述柵極層121上具有無定型層120，所述無定型層120為非晶體，非晶體無晶界，能夠阻擋清洗劑進入所述柵極層121晶界處，從而不容易造成晶界擴大的問題，還能夠阻擋所述清洗劑穿過柵極層121到達柵介質層110，進而能夠減小柵介質層110中孔洞出現的機率。
需要說明的是，本發明的形成方法中，所述第一電晶體區域i也形成有無定型層120，所述無定型層120能夠減小第一電晶體區域i的浮柵介質層101中孔洞出現的機率。
還需要說明的是，本實施例中，所述形成柵極結構的步驟還包括：
如圖9所示，在所述覆蓋層130上形成柵材料層122。所述柵材料層122與 所述柵極層121用於形成半導體結構的控制柵。
本實施例中，所述柵材料層122的材料與柵極層121的材料相同，具體的，所述柵材料層122的材料為多晶矽。
如圖10所示，對所述柵材料層122、覆蓋層130、無定型層120、柵極層121、柵介質層110、浮柵層102進行圖形化，在所述第二電晶體區域ii形成控制柵和浮柵，所述浮柵和控制柵構成所述柵極結構140，並在第一電晶體區域i形成邏輯器件柵極150。
此外，形成柵極結構140的步驟之後，本發明半導體結構的形成方法還包括：對所述柵極結構140兩側的襯底100進行摻雜形成浮置管和控制管，進而形成嵌入式快閃記憶體。對邏輯器件柵極150兩側襯底100進行摻雜形成邏輯器件。在此不做贅述。
還需要說明的是，本實施例是以解決嵌入式快閃記憶體的柵介質層110容易出現孔洞的問題為例進行說明的，但是本發明半導體結構的形成方法不僅限於此，所述形成方法還可以用於其它電晶體中。
綜上，本發明的半導體結構的形成方法包括形成覆蓋所述柵極層的無定型層，所述無定型層為非晶體，非晶體中原子成無序排列，不存在晶界，從而能夠在圖形化所述柵極層和無定型層，形成柵極結構的步驟中起到阻擋清洗劑的功能，所述無定型層能夠減少穿過所述柵極層到達柵介質層的清洗劑，從而能夠減小清洗劑與柵介質層發生反應形成孔洞的機率，進而提高柵介質層的質量。
其次，通過對柵極層進行離子注入形成所述無定型層，離子注入形成的無定型層的厚度僅有40～50埃，無定型層的厚度較薄對形成的半導體器件電性能影響小。
此外，通過在所述無定型層上形成覆蓋層，減少無定型層中注入離子向外界的擴散，從而增加無定型層的壽命。
本發明還提供一種半導體結構，包括：襯底；位於所述襯底上的柵極結構；所述柵極結構包括：位於襯底上的柵介質層；位於所述柵介質層上的柵極層；位於所述柵極層上的無定型層。
請參考圖10，示處了本發明半導體結構一實施例的示意圖。本實施例半導體結構包括：
襯底100，所述襯底100用於形成半導體結構。
本實施例中，所述襯底100由隔離結構分為第一電晶體區域i和第二電晶體區域ii，所述第一電晶體區域i用於形成邏輯器件，所述第二電晶體區域ii用於形成嵌入式快閃記憶體。
本實施例中，所述襯底100為矽襯底、鍺襯底、矽鍺襯底或半導體上矽襯底等半導體襯底。
本實施例中，所述隔離結構為淺槽隔離結構。
需要說明的是，本發明的半導體結構還包括：位於所述襯底100上的浮柵介質層101。第二電晶體區域ii的所述浮柵介質層101位於浮柵下方，用作浮柵的柵極介質層，實現浮柵與襯底100之間的電絕緣；第一電晶體區域i的所述浮柵介質層101用於實現邏輯器件柵極與襯底100之間的電絕緣。
本實施例中，所述浮柵介質層101的材料為氧化矽，但是本發明對此不做限定，在其他實施例中，所述浮柵介質層還可以為由氮化矽和氧化矽組成的疊層結構。
本實施例中，如果浮柵介質層101的厚度過小，很難實現浮柵與襯底100之間的電絕緣；如果所述浮柵介質層101的厚度過大，容易降低半導體結構的集成度。因此，所述浮柵介質層101的厚度在15～70埃的範圍內。
此外，所述半導體結構還包括：位於第二電晶體區域ii的所述浮柵介質層101表面的浮柵層102，所述浮柵層102用於形成嵌入式快閃記憶體的浮柵。
本實施例中，所述浮柵層102的材料為多晶矽。在其他實施例中，所述浮柵層的材料還可以為鍺。位於所述襯底100上的柵極結構140，所述柵極結構140包括：位於所述浮柵層102上的柵介質層110。
本實施例中，所述柵介質層110為包括第一氧化層、掩膜層和第二氧化層的疊層結構。在其他實施例中，所述柵介質層還可以為單層氧化層。
具體的，所述第一氧化層111和第二氧化層113的材料為氧化矽；所述掩 膜層的材料為氮化矽。
需要說明的是，如果所述柵介質層110的厚度過小，很難實現後續形成的控制柵與浮柵之間的電絕緣；如果所述柵介質層110的厚度過大，容易降低半導體結構的集成度。因此，本實施例中，所述柵介質層110的厚度在90～110埃的範圍內。
位於所述柵介質層110上的柵極層121。
本實施例中，所述柵極層121用於形成嵌入式快閃記憶體的控制柵。
本實施例中，所述柵極層121的材料為多晶矽，多晶矽為多晶體，其中矽原子有序排列形成晶核，所述晶核形成晶粒，取向不同的晶粒之間形成晶界，晶界結構疏鬆，在多晶體中是原子快速擴散的通道。
本實施例中，如果所述柵極層121的厚度過大容易影響後續形成的第二電晶體區域ii邏輯器件的性能，所述柵極層121的厚度不能過大。具體的，所述柵極層121的厚度為180～220埃。
位於所述柵極層121上的無定型層120。
所述無定型層120為非晶體，非晶體中不具有晶界，能夠阻止清洗劑穿過所述無定型層120和柵極層121到達柵介質層110而使柵介質層110出現孔洞。
本實施例中，所述無定型層120為矽鍺層，是通過對多晶矽材料的柵介質層121進行鍺離子注入形成的。在其他實施例中，所述無定型層的材料還可以為碳化矽。
本實施例中，如果所述無定型層120的厚度過小，很難起阻擋清洗劑到達柵介質層121的作用；如果所述無定型層120的厚度過大，容易影響後續形成的柵極結構的電性能。因此，具體的，所述無定型層120的厚度為40～50埃。
需要說明的是，本實施例中，所述柵極結構140還包括：位於無定型層120上的覆蓋層130。
所述覆蓋層130用於減少無定型層120中注入離子(鍺離子)的擴散， 延長無定型層120的壽命。
本實施例中，所述覆蓋層130的材料為無定型矽，無定型矽中原子呈無序排列不具有晶界，因此能夠有效降低無定型層120中注入離子的擴散。
需要說明的是，如果所述覆蓋層130的厚度過小很難起到降低無定型層120中離子擴散的作用；如果所述覆蓋層130的厚度過大，容易降低半導體結構的集成度。因此，具體的，本實施例中，所述覆蓋層130的厚度為90～110埃。
需要說明的是，本實施例中，所述柵極結構140還包括：位於所述覆蓋層130上的柵材料層122。所述柵材料層122、覆蓋層130、無定型層120和柵極層110用於形成嵌入式快閃記憶體的控制柵。
此外，本實施例中，在第一電晶體區域i，柵極層121、無定型層120、覆蓋層120和柵材料層122用於形成所述邏輯器件柵極150。
需要說明的是，本實施例中，所述半導體結構還包括：形成於所述邏輯器件柵極150兩側襯底100中的第一源極和第一漏極；位於所述柵極結構140兩側襯底100中的第二源極和第二漏極。
綜上，本發明的半導體結構具有覆蓋柵極層的無定型層，所述無定型層為非晶體，所述無定型層為非晶體，非晶體中的原子成無序排列，不存在晶界，從而能夠起到阻擋清洗劑的功能，所述無定型層能夠減少穿過所述柵極層到達柵介質層的清洗劑，從而能夠減小清洗劑與柵介質層發生反應形成孔洞的機率，進而提高柵介質層的質量。
其次，可選方案中，所述無定型層的厚度僅有40～50埃，無定型層的厚度較薄對形成的半導體器件電性能影響小。
此外，所述無定型層上形成有覆蓋層，所述覆蓋層能夠減少無定型層中注入離子向外界的擴散，從而增加無定型層的壽命。
雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所限定的範圍為準。