光同步數字傳輸系統中的64位並行幀同步加/解擾碼器的製作方法

2023-07-22 08:21:56 3

專利名稱：光同步數字傳輸系統中的64位並行幀同步加/解擾碼器的製作方法
技術領域：
本實用新型涉及一種加/解擾碼器，尤其涉及一種光同步數字傳輸系統中的64位並行加/解擾碼器。
背景技術：
同步數字傳輸系統(簡稱SDH/SONET)一般由傳輸設備和網絡節點兩種基本設備組成，對於光同步傳輸系統，傳輸設備就是光纜系統，網絡節點則比較複雜，包含終結設備(TM)、交叉連接設備(DXC)、復用設備(ADM)等。同步數字傳輸系統中都是按位(BIT)串行傳送信號，但沒有同時傳送本節點的時鐘信號，各節點的接收端所需要的數據及時鐘都是從接收到的數據信號中恢復出來的。根據常用的數據時鐘恢復(CDR)原理，時鐘恢復依靠數據信號的變化沿完成，如果接收到的數據流中有長『1』或者『0』序列出現，則按該原理恢復出來的時鐘不很精確，用這樣的時鐘處理數據會導致數據信息的丟失或者錯誤，因此為了保證在接收端能準確地進行數據接收和時鐘提取，必須杜絕傳輸的數據流中有長『1』或『0』序列的出現。為此國際電聯(CCITT)在同步數字傳輸系統協議中規定在發送端對數據進行加擾，加擾後的數據再經過電/光轉換後由光纜傳輸；在接收端對從光纜傳來的信號進行光/電轉換，對轉換後的數據信號再進行時鐘提取、數據接收、解擾以及後續處理。CCITT在協議G.709中還規定對STM-N(光同步數字傳輸系統中最基本、最重要的模塊信號是STM-1信號，線速率為155.2Mbit/s，STM-N信號是將基本模塊信號STM-1同步復用、經字節間插後的結果，線速率是N*155.2Mbit/s)段開銷的第一行的9xN個字節不進行擾碼；一旦緊隨STM-N段開銷第一行最後一個字節的那個字節的最高位(MSB)一出現，擾碼器應自動設置為「1111111」；擾碼序列的生成多項式為1+X6+X7，擾碼序列長度為127。
在人民出版社出版的韋樂平編著的《光同步數字傳輸網》(1998年12月第2版)一書中的第56頁給出了一個串行加/解擾碼器的功能圖。請參閱圖1，7個D觸發器用於移位，D觸發器R2、R3、....、R7的輸入端分別與上一個D觸發器R1、R2、....、R6的輸出端相連，CLK為STM-1幀線性時鐘信號，Reset為定幀脈衝、置位信號；一個異或門用以實現對D觸發器R7和R6的輸出進行模2加(異或運算)，運算結果反饋到D觸發器R1的輸入端，D觸發器R7的輸出即為擾碼序列，它與STM-1幀的線速數據進行加/解擾的處理。從上述工作流程可分析得出在正常處理階段，每一位擾碼都是來自7個時鐘節拍前的模2加運算結果，在每個線速時鐘節拍，R7輸出1位擾碼，在64個線速時鐘節拍內R7依次輸出64位擾碼。這個擾碼器電路結構簡單，但由於工作在線速率下，工作頻率高導致生產工藝複雜，生產成本高，甚至在622M、2.5G、10G或者是更高頻率時鐘下對集成電路(IC)工藝製造提出了極高的要求甚至常規工藝無法實現，如採用特殊工藝則開發成本會大大增加，因而在實際應用中該電路必須被並行化處理取代。
實用新型內容本實用新型的目的在於提供一種可用於高頻率時鐘下的光同步數字傳輸系統中的64位並行幀同步加/解擾碼器。
本實用新型的目的是通過以下技術方法來實現的64位並行幀同步加/解擾碼器包括64個D觸發器R0。。。R63和64個異或門按序間插串聯，64個D觸發器的輸出端Q0。。。Q63在一個時鐘節拍內一次輸出64位的擾碼位，同時輸出個信號到相應的異或門輸入端，64個D觸發器的輸出端Q63...Q0構成了64位並行的擾碼序列。64個D觸發器中，個帶復位端R的D觸發器和31個帶置位端S的D觸發器，帶復位端R的D觸發器有R0、R2、R8、R9、R11、R13、R17、R18、R21、R23、R24、R25、R27、R28、R33、R34、R35、R37、R39、R40、R41、R42、R45、R46、R47、R48、R49、R51、R52、R53、R54、R55、R56。帶有置位端S的D觸發器有R1、R3、R4、R5、R6、R7、R10、R12、R14、R15、R16、R19、R20、R22、R26、R29、R30、R31、R32、R36、R38、R43、R44、R50、R57、R58、R59、R60、R61、R62、R63。
本實用新型所公開的64位並行幀同步加/解擾碼器，其優點表現在邏輯表示簡單，電路實現簡明，推導過程簡捷，並且易於後續升級；極大的降低工作頻率，增強系統穩定性，便於工藝實現。


圖1是現有的工作在線速率下幀同步加/解擾碼器的電路結構圖。
圖2是採用本實用新型64位並行加/解擾碼器的SDH設備中接收端的數據流處理流程圖。
圖3是採用本實用新型64位並行加/解擾碼器的SDH設備中發送端的數據流處理流程圖。
圖4A、4B是本實用新型64位並行加/解擾碼器的電路結構圖。
具體實施方式
結合G.707中規定的擾碼序列生成多項式1+X6+X7來做進一步的詳細說明。通過對圖1給出的線速幀同步加/解碼器電路結構的分析可以得到在正常處理階段，每一位擾碼都是來自7個時鐘前的模2加運算；在每個線速時鐘輸出一位擾碼，在8個線速時鐘周期內，依次輸出8位擾碼。取任意第N個時鐘，假設圖1中7個D觸發器的Q端值依次為d1n、d2n、d3n、d4n、d5n、d6n、d7n，在從第N個到第N+8個時鐘周期D觸發器Q端和XOR的值用第N個時鐘周期的值表示依次如表所示表1.串行擾/解碼推導過程


從上表中如果把XOR看作D觸發器R0，則在第N個時鐘周期時XOR的值就是d0n，在第N+8個時鐘周期時XOR的值就是d0n+8，不過在給D觸發器R0到R7賦初值時把R0設為d6n^d7n，那麼這樣就實現了對擾碼序列生成的並行化處理。為了更清楚地說明，假設擾碼序列生成系統時鐘頻率(clk sys)是線速時鐘(clk line)的1/8，並且當前第P個系統時鐘周期與第N個線速時鐘的第N個周期是同一時刻，則第P+1個系統時鐘周期與線速時鐘的第N+8個周期是同一時刻，8個D觸發器的值如下表所示表2.8位擾/解碼
上述把串行擾碼生成器並行化實現的推導方法是最常見的一種方法，在並行化程度比較低時還不算複雜，但是如果要實現16位、32位、64位、128位或者更高時就顯得很複雜，並且出錯後不易檢查。
跳躍式並行擾碼推導方法是一種簡便的推導方法。假設對任意第N個時鐘周期時8個D觸發器的值依次為d0n...d7n；第N+M個時鐘周期時8個D觸發器的值依次為d0n+m...d7n+m。(M分別為0、1、2、4、8、16.....)。在表3中第N+M個時鐘周期時每列所在該時鐘時刻表示的值是相等的，只不過是用不同的時鐘周期時D觸發器的值表示而已，如第N+4個時鐘周期時Q0的值d0n+4＝d2n^d3n＝d4n+2^d5n+2＝d6n+4^d7n+4，分別用第N、N+2、N+4個時鐘周期觸發器的值表示。從下表3可以看出在M為1、2時的方法與上面方法相同，在M為8時就省略了第3、5、6、7個時鐘周期時的推導以實現過程的簡化。在第N+4個時鐘周期時，以Q0為例，設N′＝N+2，則由d0n+2＝d4n^d5n得

又由下表知d4n+2＝d2nd5n+2＝d3n進而得到

同理可以得到其他觸發器的值。
表3.跳躍式並行擾碼推導方法


由上面的推導原理，可以推導出16位並行擾/解碼器，16個觸發器的值依次為d0n+16＝d2n^d3n^d4n^d5nd1n+16＝d3n^d4n^d5n^d6nd2n+16＝d4n^d5n^d6n^d7nd3n+16＝d1n^d5n^d6nd4n+16＝d2n^d6n^d7n
d5n+16＝d1n^d3nd6n+16＝d2n^d4nd7n+16＝d3n^d5nd8n+16＝d4n^d6nd9n+16＝d5n^d7nd10n+16＝d1n^d6n^d7nd11n+16＝d1n^d2nd12n+16＝d2n^d3nd13n+16＝d3n^d4nd14n+16＝d4n^d5nd15n+16＝d5n^d6n根據上面的推導原理，可以由16位並行擾/解碼器得到32位並行擾碼器，32個D觸發器的輸入式如下d0n+32＝d2n^d3n^d4n^d6nd1n+32＝d3n^d4n^d5n^d7nd2n+32＝d1n^d4n^d5n^d6n^d7n
d3n+32＝d1n^d2n^d5n^d6nd4n+32＝d2n^d3n^d6n^d7nd5n+32＝d1n^d3n^d4nd6n+32＝d2n^d4n^d5nd7n+32＝d3n^d5n^d6nd8n+32＝d4n^d6n^d7nd9n+32＝d1n^d5nd10n+32＝d2n^d6nd11n+32＝d3n^d7nd12n+32＝d1n^d4n^d7nd13n+32＝d1n^d2n^d5n^d7nd14n+32＝d1n^d2n^d3n^d6n^d7nd15n+32＝d1n^d2n^d3n^d4nd16n+32＝d2n^d3n^d4n^d5nd17n+32＝d3n^d4n^d5n^d6nd18n+32＝d4n^d5n^d6n^d7n
d19n+32＝d1n^d5n^d6nd20n+32＝d2n^d6n^d7nd21n+32＝d1n^d3nd22n+32＝d2n^d4nd23n+32＝d3n^d5nd24n+32＝d4n^d6nd25n+32＝d5n^d7nd26n+32＝d1n^d6n^d7nd27n+32＝d1n^d2nd28n+32＝d2n^d3nd29n+32＝d3n^d4nd30n+32＝d4n^d5nd31n+32＝d5n^d6n根據上面的推導原理，可以由32位並行擾/解碼器得到64位並行擾碼器，64個D觸發器的輸入式如下d0n+64＝d2n^d3n^d5n^d6n
d1n+64＝d3n^d4n^d6n^d7nd2n+64＝d1n^d4n^d5nd3n+64＝d2n^d5n^d6nd4n+64＝d3n^d6n^d7nd5n+64＝d1n^d4nd6n+64＝d2n^d5nd7n+64＝d3n^d6nd8n+64＝d4n^d7nd9n+64＝d1n^d5n^d7nd10n+64＝d1n^d2n^d6n^d7nd11n+64＝d1n^d2n^d3nd12n+64＝d2n^d3n^d4nd13n+64＝d3n^d4n^d5nd14n+64＝d4n^d5n^d6nd15n+64＝d5n^d6n^d7nd16n+64＝d1n^d6n
d17n+64＝d2n^d7nd18n+64＝d1n^d3n^d7nd19n+64＝d1n^d2n^d4n^d7nd20n+64＝d1n^d2n^d3n^d5n^d7nd21n+64＝d1n^d2n^d3n^d4n^d6n^d7nd22n+64＝d1n^d2n^d3n^d4n^d5nd23n+64＝d2n^d3n^d4n^d5n^d6nd24n+64＝d3n^d4n^d5n^d6n^d7nd25n+64＝d1n^d4n^d5n^d6nd26n+64＝d2n^d5n^d6n^d7nd27n+64＝d1n^d3n^d6nd28n+64＝d2n^d4n^d7nd29n+64＝d1n^d3n^d5n^d7nd30n+64＝d1n^d2n^d4n^d6n^d7nd31n+64＝d1n^d2n^d3n^d5nd32n+64＝d2n^d3n^d4n^d6n
d33n+64＝d3n^d4n^d5n^d7nd34n+64＝d1n^d4n^d5n^d6n^d7nd35n+64＝d1n^d2n^d5n^d6nd36n+64＝d2n^d3n^d6n^d7nd37n+64＝d1n^d3n^d4nd38n+64＝d2n^d4n^d5nd39n+64＝d3n^d5n^d6nd40n+64＝d4n^d6n^d7nd41n+64＝d1n^d5nd42n+64＝d2n^d6nd43n+64＝d3n^d7nd44n+64＝d1n^d4n^d7nd45n+64＝d1n^d2n^d5n^d7nd46n+64＝d1n^d2n^d3n^d6n^d7nd47n+64＝d1n^d2n^d3n^d4nd48n+64＝d2n^d3n^d4n^d5n
d49n+64＝d3n^d4n^d5n^d6nd50n+64＝d4n^d5n^d6n^d7nd51n+64＝d1n^d5n^d6nd52n+64＝d2n^d6n^d7nd53n+64＝d1n^d3nd54n+64＝d2n^d4nd55n+64＝d3n^d5nd56n+64＝d4n^d6nd57n+64＝d5n^d7nd58n+64＝d1n^d6n^d7nd59n+64＝d1n^d2nd60n+64＝d2n^d3nd61n+64＝d3n^d4nd62n+64＝d4n^d5nd63n+64＝d5n^d6n
從上面64個等式可以得到如圖4A、4B所示的電路結構64個D觸發器R0。。。R63和64個異或門按序間插串聯，64個D觸發器的輸出端Q0。。。Q63在一個時鐘節拍內一次輸出64位的擾碼位，同時輸出信號到相應的異或門輸入端。64個D觸發器在一個時鐘周期內的輸出與線速同步擾碼器在64個時鐘周期內從R7輸出的碼流是一樣的。
圖4A、4B所示的64位並行加/解擾碼器的電路結構圖的64個D觸發器中，有33個帶復位端R的D觸發器和31個帶置位端S的D觸發器，帶復位端R的D觸發器有R0、R2、R8、R9、R11、R13、R17、R18、R21、R23、R24、R25、R27、R28、R33、R34、R35、R37、R39、R40、R41、R42、R45、R46、R47、R48、R49、R51、R52、R53、R54、R55、R56。帶有置位端S的D觸發器有R1、R3、R4、R5、R6、R7、R10、R12、R14、R15、R16、R19、R20、R22、R26、R29、R30、R31、R32、R36、R38、R43、R44、R50、R57、R58、R59、R60、R61、R62、R63。
64個D觸發器的輸出端Q63...Q0構成了64位並行的擾碼序列。64個D觸發器的輸入信號分別為1.D觸發器R0的輸入信號是D觸發器R2、R3、R5和R6的輸出信號經過異或門後的輸出信號；2.D觸發器R3、R4、R6和R7的輸出信號經過異或門後，作為D觸發器R1的輸入信號；3.D觸發器R1、R4和R5的輸出信號經過異或門後，作為D觸發器R2的輸入信號；
4.D觸發器R2、R5和R6的輸出信號經過異或門後，作為D觸發器R3的輸入信號；5.D觸發器R3、R6和R7的輸出信號經過異或門後，作為D觸發器R4的輸入信號；6.D觸發器R1和R4的輸出信號經過異或門後，作為D觸發器R5的輸入信號；7.D觸發器R2和R5的輸出信號經過異或門後，作為D觸發器R6的輸入信號；8.D觸發器R3和R6的輸出信號經過異或門後，作為D觸發器R7的輸入信號；9.D觸發器R4和R7的輸出信號經過異或門後，作為D觸發器R8的輸入信號；10.D觸發器R1、R5和R7的輸出信號經過異或門後，作為D觸發器R9的輸入信號；11.D觸發器R1、R2、R6和R7的輸出信號經過異或門後，作為D觸發器R10的輸入信號；12.D觸發器R1、R2和R3的輸出信號經過異或門後，作為D觸發器R11的輸入信號；13.D觸發器R2、R3和R4的輸出信號經過異或門後，作為D觸發器R12的輸入信號；14.D觸發器R3、R4和R5的輸出信號經過異或門後，作為D觸發器R13的輸入信號；15.D觸發器R4、R5和R6的輸出信號經過異或門後，作為D觸發器R14的輸入信號；16.D觸發器R5、R6和R7的輸出信號經過異或門後，作為D觸發器R15的輸入信號；17.D觸發器R1和R6的輸出信號經過異或門後，作為D觸發器R16的輸入信號；18.D觸發器R2和R7的輸出信號經過異或門後，作為D觸發器R17的輸入信號；19.D觸發器R1、R3和R7的輸出信號經過異或門後，作為D觸發器R18的輸入信號；20.D觸發器R1、R2、R4和R7的輸出信號經過異或門後，作為D觸發器R19的輸入信號；21.D觸發器R1、R2、R3、R5和R7的輸出信號經過異或門後，作為D觸發器R20的輸入信號；22.D觸發器R1、R2、R3、R4、R6和R7的輸出信號經過異或門後，作為D觸發器R21的輸入信號；
23.D觸發器R1、R2、R3、R4和R5的輸出信號經過異或門後，作為D觸發器R22的輸入信號；24.D觸發器R2、R3、R4、R5和R6的輸出信號經過異或門後，作為D觸發器R23的輸入信號；25.D觸發器R3、R4、R5、R6和R7的輸出信號經過異或門後，作為D觸發器R24的輸入信號；26.D觸發器R1、R4、R5和R6的輸出信號經過異或門後，作為D觸發器R25的輸入信號；27.D觸發器R2、R5、R6和R7的輸出信號經過異或門後，作為D觸發器R26的輸入信號；28.D觸發器R1、R3和R6的輸出信號經過異或門後，作為D觸發器R27的輸入信號；29.D觸發器R2、R4和R7的輸出信號經過異或門後，作為D觸發器R28的輸入信號；30.D觸發器R1、R3、R5和R7的輸出信號經過異或門後，作為D觸發器R29的輸入信號；31.D觸發器R1、R2、R4、R6和R7的輸出信號經過異或門後，作為D觸發器R30的輸入信號；32.D觸發器R1、R2、R3和R5的輸出信號經過異或門後，作為D觸發器R31的輸入信號；33.D觸發器R2、R3、R4和R6的輸出信號經過異或門後，作為D觸發器R32的輸入信號；34.D觸發器R3、R4、R5和R7的輸出信號經過異或門後，作為D觸發器R33的輸入信號；35.D觸發器R1、R4、R5、R6和R7的輸出信號經過異或門後，作為D觸發器R34的輸入信號；36.D觸發器R1、R2、R5和R6的輸出信號經過異或門後，作為D觸發器R35的輸入信號；37.D觸發器R2、R3、R6和R7的輸出信號經過異或門後，作為D觸發器R36的輸入信號；38.D觸發器R1、R3和R4的輸出信號經過異或門後，作為D觸發器R37的輸入信號；39.D觸發器R2、R4和R5的輸出信號經過異或門後，作為D觸發器R38的輸入信號；40.D觸發器R3、R5和R6的輸出信號經過異或門後，作為D觸發器R39的輸入信號；41.D觸發器R4、R6和R7的輸出信號經過異或門後，作為D觸發器R40的輸入信號；
42.D觸發器R1和R5的輸出信號經過異或門後，作為D觸發器R41的輸入信號；43.D觸發器R2和R6的輸出信號經過異或門後，作為D觸發器R42的輸入信號；44.D觸發器R3和R7的輸出信號經過異或門後，作為D觸發器R43的輸入信號；45.D觸發器R1、R4和R7的輸出信號經過異或門後，作為D觸發器R44的輸入信號；46.D觸發器R1、R2、R5和R7的輸出信號經過異或門後，作為D觸發器R45的輸入信號；47.D觸發器R1、R2、R3、R6和R7的輸出信號經過異或門後，作為D觸發器R46的輸入信號；48.D觸發器R1、R2、R3和R4的輸出信號經過異或門後，作為D觸發器R47的輸入信號；49.D觸發器R2、R3、R4和R5的輸出信號經過異或門後，作為D觸發器R48的輸入信號；50.D觸發器R3、R4、R5和R6的輸出信號經過異或門後，作為D觸發器R49的輸入信號；51.D觸發器R4、R5、R6和R7的輸出信號經過異或門後，作為D觸發器R50的輸入信號；52.D觸發器R1、R5和R6的輸出信號經過異或門後，作為D觸發器R51的輸入信號；53.D觸發器R2、R6和R7的輸出信號經過異或門後，作為D觸發器R52的輸入信號；54.D觸發器R1和R3的輸出信號經過異或門後，作為D觸發器R53的輸入信號；55.D觸發器R2和R4的輸出信號經過異或門後，作為D觸發器R54的輸入信號；56.D觸發器R3和R5的輸出信號經過異或門後，作為D觸發器R55的輸入信號；57.D觸發器R4和R6的輸出信號經過異或門後，作為D觸發器R56的輸入信號；58.D觸發器R5和R7的輸出信號經過異或門後，作為D觸發器R57的輸入信號；59.D觸發器R1、R6和R7的輸出信號經過異或門後，作為D觸發器R58的輸入信號；60.D觸發器R1和R2的輸出信號經過異或門後，作為D觸發器R59的輸入信號；
61.D觸發器R2和R3的輸出信號經過異或門後，作為D觸發器R60的輸入信號；62.D觸發器R3和R4的輸出信號經過異或門後，作為D觸發器R61的輸入信號；63.D觸發器R4和R5的輸出信號經過異或門後，作為D觸發器R62的輸入信號；64.D觸發器R5和R6的輸出信號經過異或門後，作為D觸發器R63的輸入信號。
圖2和圖3分別是採用64位並行加/解擾碼器的SDH設備中接收和發送端的數據流處理流程圖。
在圖2中，接收到的光信號經過時鐘數據恢復器(CDR)後的線速數據經搜幀處理、產生幀頭後再經過串/並轉換形成64位格式的系統數據，隨後在控制信號的作用下與64位並行加/解擾碼器在系統時鐘下產生64位並行的擾碼序列按位一次完成64位的異或(即解擾碼)運算，經解擾後的數據送給後續處理模塊。擾解碼開始時對並行幀同步加/解擾碼器的D觸發器R63。。。R0設置初值為「FE041851E459D4FA」。該初始值「FE041851E459D4FA」與SDH/SONET幀中需要擾碼的第一個64位進行逐位解擾碼運算，直至每幀最後一個數據。
在圖3中，64位的系統數據在控制信號的作用下與64位並行加/解擾碼器在系統時鐘下產生64位並行的擾碼序列按位一次完成64位的異或(即加擾碼)運算，加擾後的數據經並/串轉換後形成位流，經過電/光轉換後在光纜上傳輸。
本實用新型所述的64位並行加/解擾碼器在10G系統數據處理中可實現在系統時鐘155M(線速頻率的1/64)下生成擾碼序列並完成加/解擾操作；用FPGA(Field Programmable Gate Array，現場可編程門陳列)實現後，完成滿足協議要求，並且邏輯表示簡單，電路實現簡明，推導過程簡捷，並且易於後續升級；由於64位並行化處理，極大的降低工作頻率，增強系統穩定性，更重要的是便於工藝實現，為晶片的開發節約成本。此設計思路可以在線速更高的SDH/SONET幀數據處理中應用。
權利要求1.一種光同步數字傳輸系統中的64位並行幀同步加/解擾碼器，其特徵在於包括64個D觸發器R0。。。R63和64個異或門按序間插串聯，64個D觸發器的輸出端構成了64位並行的擾碼序列；其中1)D觸發器R0的輸入信號是D觸發器R2、R3、R5和R6的輸出信號經過異或門後的輸出信號；2)D觸發器R3、R4、R6和R7的輸出信號經過異或門後，作為D觸發器R1的輸入信號；3)D觸發器R1、R4和R5的輸出信號經過異或門後，作為D觸發器R2的輸入信號；4)D觸發器R2、R5和R6的輸出信號經過異或門後，作為D觸發器R3的輸入信號；5)D觸發器R3、R6和R7的輸出信號經過異或門後，作為D觸發器R4的輸入信號；6)D觸發器R1和R4的輸出信號經過異或門後，作為D觸發器R5的輸入信號；7)D觸發器R2和R5的輸出信號經過異或門後，作為D觸發器R6的輸入信號；8)D觸發器R3和R6的輸出信號經過異或門後，作為D觸發器R7的輸入信號；9)D觸發器R4和R7的輸出信號經過異或門後，作為D觸發器R8的輸入信號；10)D觸發器R1、R5和R7的輸出信號經過異或門後，作為D觸發器R9的輸入信號；11)D觸發器R1、R2、R6和R7的輸出信號經過異或門後，作為D觸發器R10的輸入信號；12)D觸發器R1、R2和R3的輸出信號經過異或門後，作為D觸發器R11的輸入信號；13)D觸發器R2、R3和R4的輸出信號經過異或門後，作為D觸發器R12的輸入信號；14)D觸發器R3、R4和R5的輸出信號經過異或門後，作為D觸發器R13的輸入信號；15)D觸發器R4、R5和R6的輸出信號經過異或門後，作為D觸發器R14的輸入信號；16)D觸發器R5、R6和R7的輸出信號經過異或門後，作為D觸發器R15的輸入信號；17)D觸發器R1和R6的輸出信號經過異或門後，作為D觸發器R16的輸入信號；18)D觸發器R2和R7的輸出信號經過異或門後，作為D觸發器R17的輸入信號；19)D觸發器R1、R3和R7的輸出信號經過異或門後，作為D觸發器R18的輸入信號；20)D觸發器R1、R2、R4和R7的輸出信號經過異或門後，作為D觸發器R19的輸入信號；21)D觸發器R1、R2、R3、R5和R7的輸出信號經過異或門後，作為D觸發器R20的輸入信號；22)D觸發器R1、R2、R3、R4、R6和R7的輸出信號經過異或門後，作為D觸發器R21的輸入信號；23)D觸發器R1、R2、R3、R4和R5的輸出信號經過異或門後，作為D觸發器R22的輸入信號；24)D觸發器R2、R3、R4、R5和R6的輸出信號經過異或門後，作為D觸發器R23的輸入信號；25)D觸發器R3、R4、R5、R6和R7的輸出信號經過異或門後，作為D觸發器R24的輸入信號；26)D觸發器R1、R4、R5和R6的輸出信號經過異或門後，作為D觸發器R25的輸入信號；27)D觸發器R2、R5、R6和R7的輸出信號經過異或門後，作為D觸發器R26的輸入信號；28)D觸發器R1、R3和R6的輸出信號經過異或門後，作為D觸發器R27的輸入信號；29)D觸發器R2、R4和R7的輸出信號經過異或門後，作為D觸發器R28的輸入信號；30)D觸發器R1、R3、R5和R7的輸出信號經過異或門後，作為D觸發器R29的輸入信號；31)D觸發器R1、R2、R4、R6和R7的輸出信號經過異或門後，作為D觸發器R30的輸入信號；32)D觸發器R1、R2、R3和R5的輸出信號經過異或門後，作為D觸發器R31的輸入信號；33)D觸發器R2、R3、R4和R6的輸出信號經過異或門後，作為D觸發器R32的輸入信號；34)D觸發器R3、R4、R5和R7的輸出信號經過異或門後，作為D觸發器R33的輸入信號；35)D觸發器R1、R4、R5、R6和R7的輸出信號經過異或門後，作為D觸發器R34的輸入信號；36)D觸發器R1、R2、R5和R6的輸出信號經過異或門後，作為D觸發器R35的輸入信號；37)D觸發器R2、R3、R6和R7的輸出信號經過異或門後，作為D觸發器R36的輸入信號；38)D觸發器R1、R3和R4的輸出信號經過異或門後，作為D觸發器R37的輸入信號；39)D觸發器R2、R4和R5的輸出信號經過異或門後，作為D觸發器R38的輸入信號；40)D觸發器R3、R5和R6的輸出信號經過異或門後，作為D觸發器R39的輸入信號；41)D觸發器R4、R6和R7的輸出信號經過異或門後，作為D觸發器R40的輸入信號；42)D觸發器R1和R5的輸出信號經過異或門後，作為D觸發器R41的輸入信號；43)D觸發器R2和R6的輸出信號經過異或門後，作為D觸發器R42的輸入信號；44)D觸發器R3和R7的輸出信號經過異或門後，作為D觸發器R43的輸入信號；45)D觸發器R1、R4和R7的輸出信號經過異或門後，作為D觸發器R44的輸入信號；46)D觸發器R1、R2、R5和R7的輸出信號經過異或門後，作為D觸發器R45的輸入信號；47)D觸發器R1、R2、R3、R6和R7的輸出信號經過異或門後，作為D觸發器R46的輸入信號；48)D觸發器R1、R2、R3和R4的輸出信號經過異或門後，作為D觸發器R47的輸入信號；49)D觸發器R2、R3、R4和R5的輸出信號經過異或門後，作為D觸發器R48的輸入信號；50)D觸發器R3、R4、R5和R6的輸出信號經過異或門後，作為D觸發器R49的輸入信號；51)D觸發器R4、R5、R6和R7的輸出信號經過異或門後，作為D觸發器R50的輸入信號；52)D觸發器R1、R5和R6的輸出信號經過異或門後，作為D觸發器R51的輸入信號；53)D觸發器R2、R6和R7的輸出信號經過異或門後，作為D觸發器R52的輸入信號；54)D觸發器R1和R3的輸出信號經過異或門後，作為D觸發器R53的輸入信號；55)D觸發器R2和R4的輸出信號經過異或門後，作為D觸發器R54的輸入信號；56)D觸發器R3和R5的輸出信號經過異或門後，作為D觸發器R55的輸入信號；57)D觸發器R4和R6的輸出信號經過異或門後，作為D觸發器R56的輸入信號；58)D觸發器R5和R7的輸出信號經過異或門後，作為D觸發器R57的輸入信號；59)D觸發器R1、R6和R7的輸出信號經過異或門後，作為D觸發器R58的輸入信號；60)D觸發器R1和R2的輸出信號經過異或門後，作為D觸發器R59的輸入信號；61)D觸發器R2和R3的輸出信號經過異或門後，作為D觸發器R60的輸入信號；62)D觸發器R3和R4的輸出信號經過異或門後，作為D觸發器R61的輸入信號；63)D觸發器R4和R5的輸出信號經過異或門後，作為D觸發器R62的輸入信號；64)D觸發器R5和R6的輸出信號經過異或門後，作為D觸發器R63的輸入信號。
2.如權利要求1所述的光同步數字傳輸系統中的64位並行幀同步加/解擾碼器，其特徵在於64個D觸發器中，33個D觸發器R0、R2、R8、R9、R11、R13、R17、R18、R21、R23、R24、R25、R27、R28、R33、R34、R35、R37、R39、R40、R41、R42、R45、R46、R47、R48、R49、R51、R52、R53、R54、R55、R56帶復位端R；31個D觸發器R1、R3、R4、R5、R6、R7、R10、R12、R14、R15、R16、R19、R20、R22、R26、R29、R30、R31、R32、R36、R38、R43、R44、R50、R57、R58、R59、R60、R61、R62、R63帶有置位端S。
專利摘要本實用新型涉及一種光同步數字傳輸系統中的64位並行幀同步加/解擾碼器，其包括64個D觸發器R0…R63和64個異或門按序間插串聯，64個D觸發器的輸出端Q0…Q63在一個時鐘節拍內一次輸出64位的擾碼位，同時輸出信號到相應的異或門輸入端。64個D觸發器的輸出端Q63…Q0構成了64位並行的擾碼序列。本實用新型的64位並行加/解擾碼器邏輯表示簡單，電路實現簡明，推導過程簡捷，並且易於後續升級；極大的降低工作頻率，增強系統穩定性，便於工藝實現。
文檔編號H04J3/06GK2774019SQ200520039530
公開日2006年4月19日 申請日期2005年2月4日 優先權日2005年2月4日
發明者王兆明 申請人:Ut斯達康通訊有限公司