非易失性存儲器件及其形成方法
2023-07-21 21:51:46 5
專利名稱：非易失性存儲器件及其形成方法
非易失性存儲器件及其形成方法 相關專利申請的交叉引用
該申請要求於2007年11月16日在韓國知識產權局提交的第 2007-0117390號韓國專利申請在35USC§ 119下的優先權，該公開的 全部內容通過引用合併於此。
背景技術：
本發明的示例性實施例一般涉及一種半導體器件及其構造方法。 更具體地講，本發明的示例性實施例涉及一種在位線之間具有降低的 耦合電容的半導體存儲器件及其製造方法。
發明內容
在此示例性描述的一個實施例可以表現為一種半導體存儲器件， 該半導體存儲器件包括在襯底上限定了第一有源區和第二有源區的器
件隔離圖案。第一有源區可包括第一源區、多個第一源/漏區和第一漏 區。第二有源區可包括第二源區、多個第二源/漏區和第二漏區。半導 體存儲器件還可包括絕緣層，其位於第一有源區和第二有源區上方；
公共源線，其延伸穿過絕緣層並電連接到第一源區和第二源區；第一 搭接塞，其延伸穿過絕緣層並電連接到第一漏區；第二搭接塞，其延 伸穿過絕緣層並電連接到第二漏區；第一位線，其位於絕緣層上方並 電連接到第一搭接塞；以及第二位線，其位於絕緣層上方，並電連接 到第二搭接塞。第一搭接塞和第二搭接塞中的至少一個的頂表面可以 與公共源線的頂表面基本上共面。第一位線和第二位線可以位於襯底 上方的不同高度。
在此描述的另一實施例示例可以表現為一種半導體存儲器件，該 半導體存儲器件包括在襯底上限定第一有源區和第二有源區的器件隔離圖案。第一有源區可包括第一源區和第一漏區，第二有源區可包括 第二源區和第二漏區。該半導體存儲器件還可包括第一層間電介質， 其位於第一有源區和第二有源區的上方；第一導電結構，其延伸穿過 第一層間電介質並電連接到第一漏區；第一位線，其位於第一層間電 介質上並電連接到第一導電結構；以及第二層間電介質，其位於第一 層間電介質上。第二層間電介質可包括延伸穿過第二層間電介質和第 一層間電介質的接觸孔。半導體存儲器件還可包括第二導電結構，該 第二導電結構位於接觸孔內，並延伸穿過第一層間電介質和第二層間 電介質。第二導電結構可以電連接到第二漏區。該半導體存儲器件還 可包括第二位線，該第二位線位於第二層間電介質上並電連接到第二 導電結構。第二層間電介質的底表面的接觸孔的寬度可以小於或者基 本上等於第二層間電介質的頂表面處的接觸孔的寬度。
在此示例性描述的又一實施例可以表現一種形成半導體存儲器件 的方法。該方法可包括在襯底上形成器件隔離圖案，以限定第一有 源區和第二有源區，其中，第一有源區包括第一源區和第一漏區，並 且其中，第二有源區包括第二源區和第二漏區；在第一有源區和第二 有源區上形成第一層間電介質；形成第一導電結構，該第一導電結構 延伸穿過第一層間電介質並電連接到第一漏區；在第一層間電介質上 形成第一位線，其中，第一位線電連接到第一導電結構；在第一層間 電介質上形成第二層間電介質；去除第二層間電介質的一部分，以形 成延伸穿過第二層間電介質的接觸孔；形成延伸穿過接觸孔和第一層 間電介質的第二導電結構，其中，第二導電結構電連接到第二漏區； 以及形成位於第二層間電介質上的第二位線，其中，第二位線電連接 到第二導電結構。
在此示例性描述的又一實施例可以表現為一種形成半導體存儲器 件的方法。該方法可包括在襯底上形成器件隔離圖案，以限定第一 有源區和第二有源區，其中，第一有源區包括第一源區和第一漏區， 並且其中，第二有源區包括第二源區和第二漏區；形成絕緣層，所述絕緣層位於第一有源區和第二有源區上方；形成公共源線，所述公共 源線延伸穿過絕緣層並電連接到第一源區和第二源區；形成第一搭接 塞，所述第一搭接塞延伸穿過絕緣層，其中，第一搭接塞電連接到第 一漏區；形成第二搭接塞，所述第二搭接塞延伸穿過絕緣層，其中， 第二搭接塞電連接到第二漏區；在絕緣層上方形成第一位線，其中， 第一位線電連接到第一搭接塞；在絕緣層上方形成第二位線，其中， 第二位線電連接到第二搭接塞，其中，第一搭接塞和第二搭接塞中的 至少一個的頂表面與公共源線的頂表面和絕緣層的頂表面基本上共 面，其中，第二位線和第一位線位於襯底上方的不同高度。
在此示例性描述的另一實施例可以表現為一種形成半導體存儲器 件的方法。該方法可包括在襯底上形成器件隔離圖案，以限定第一 有源區和第二有源區，其中，第一有源區包括第一源區和第一漏區， 並且其中，第二有源區包括第二源區和第二漏區；形成絕緣層，所述 絕緣層位於第一有源區和第二有源區的上方；在絕緣層內同時形成源 凹槽、第一搭接孔和第二搭接孔，其中，源凹槽暴露了第一源區和第 二源區，第一搭接孔暴露了第一漏區，第二搭接孔暴露了第二漏區； 用導電材料填充源凹槽、第一搭接孔和第二搭接孔，以在源凹槽中形 成公共源線、在第一搭接孔中形成第一搭接塞並在第二搭接孔中形成 第二搭接塞；在絕緣層的上方形成第一位線，其中，第一位線電連接 到第一搭接塞；在絕緣層的上方形成第二位線，其中，第二位線電連 接到第二搭接塞，其中，第二位線和第一位線位於襯底上方的不同高 度。
下文中，將參照附圖來描述本發明的示例性實施例，在附圖中
圖1是根據一個實施例的半導體存儲器件的平面圖2A、圖2B和圖2C是分別示出了根據一些實施例的沿著圖1
的i-r線、n-ir線和m-ni'線截取的圖i所示的半導體存儲器件的剖視
圖；圖3是示出了根據另一實施例的沿著圖i的ii-ir線截取的圖i所
示的半導體存儲器件的剖視圖4是示出了根據又一實施例的沿著圖i的ii-n'線截取的圖i所
示的半導體存儲器件的剖視圖5是根據另一實施例的半導體存儲器件的平面圖6A、圖6B和圖6C是示出了根據一個實施例的沿著圖1的I-I'
線截取的圖1所示的半導體存儲器件的形成方法的剖視圖7A、圖7B和圖7C是示出了根據一個實施例的沿著圖1的II-n'
線截取的圖1所示的半導體存儲器件的形成方法的剖視圖8A、圖8B和圖8C是示出了根據一個實施例的沿著圖1的ni-nr
線截取的圖1所示的半導體存儲器件的形成方法的剖視圖； 圖9是根據又一實施例的半導體存儲器件的平面圖； 圖IOA、圖IOB、圖IOC和圖IOD是分別示出了根據一些實施例
的沿著圖9的iv-iv'線、v-v'線、vi-vr線和vn-vn'線截取的圖9所
示的半導體存儲器件的剖視圖IIA和圖IIB是示出了根據一個實施例的沿著圖9的IV-IV'線 截取的圖9所示的半導體存儲器件的形成方法的剖視圖12A和圖12B是示出了根據一個實施例的沿著圖9的V-V'線截 取的圖9所示的半導體存儲器件的形成方法的剖視圖13A和圖13B是示出了根據一個實施例的沿著圖9的VI-VI'線 截取的圖9所示的半導體存儲器件的形成方法的剖視圖14A和圖14B是示出了根據一個實施例的沿著圖9的vn-vn'
線截取的圖9所示的半導體存儲器件的形成方法的剖視圖； 圖15是根據又一實施例的半導體存儲器件的平面圖； 圖16A、圖16B和圖16C是分別示出了根據一些實施例的沿著圖
15的i-r線、n-n'線和m-nr線截取的圖15所示的半導體存儲器件的剖
視圖17是根據一個實施例的合併了半導體存儲器件的存儲系統的 示意圖；以及
圖18是根據一個實施例的合併了半導體存儲器件的存儲卡的示意圖。
具體實施例方式
現在，在下文中，將參照附圖來更充分地描述本發明的示例性實 施例。然而，這些實施例可以以許多不同的形式來實現，並且不應該 被理解為限於這裡闡述的實施例。相反，提供這些實施例，使得該公 開是將是徹底和完全的，並將本發明的範圍充分地傳達給本領域的技 術人員。在附圖中，為了清晰起見，誇大了層和區域的厚度。在整個 說明書中，相同的標號表示相同的元件。
另外，為了不用不必要的詳細來模糊本發明的描述，沒有示出公 知的結構和器件。
圖1是根據一個實施例的半導體存儲器件的平面圖。具體來說， 圖1示出了半導體存儲器件的單元陣列區。單元陣列區包括多個存儲 單元(例如，電荷捕獲型存儲單元、導電型存儲單元等或其組合)。 雖然沒有示出，但是半導體存儲器件還包括外圍電路區，該外圍電路 區包含諸如輸入/輸出電路和驅動器電路的器件。
參照圖1，根據一個實施例的半導體存儲器件可以被提供為諸如
NAND型快閃記憶體器件的快閃記憶體器件。如示例性所示出的，半導體存儲器件 可包括利用諸如淺溝槽隔離(STI)技術的傳統技術形成在半導體襯底 100 (圖2A)上的器件隔離圖案102。器件隔離圖案102可限定在半導 體襯底100內的多個第一有源區104a和多個第二有源區104b。換言之， 多個第一有源區104a和多個第二有源區104b可以是由隔離圖案102 所環繞的半導體襯底100的部分。
多個第一有源區104a和多個第二有源區104b可以沿著"x"方向 基本相互平行地延伸，並沿著"y"方向通過器件隔離圖案102而相互 分隔。換言之，多個第一有源區104a和多個第二有源區104b可以沿著"y"方向交替地布置。多個第一有源區104a和多個第二有源區104b 可以以基本上相等的距離彼此分隔開。在一個實施例中，"x"方向和
"y"方向可以基本上彼此垂直。然而，"x"方向和"y"方向可以形 成鈍角或銳角。
半導體存儲器件還可包括公共源線116s、地選擇線GSL、多條字 線WL、串選擇線SSL、在半導體襯底上方延伸的多條第一單元位線 124 (在此也被稱作"第一位線")和多條第二單元位線132 (在此也 被稱作"第二位線")。
公共源線116s、地選擇線GSL、多條字線WL和串選擇線SSL可 以沿著"y"方向基本上相互平行地延伸，並可以沿著"x"方向彼此 分隔開。因此，公共源線116s、地選擇線GSL、多條字線WL和串選 擇線SSL可以跨過多個第一有源區104a中的每個和多個第二有源區 104b中的每個。
另外，多條第一單元位線124和多條第二單元位線B2可以沿著 "x"方向基本上相互平行地延伸，並可以沿著"y"方向相互分隔開。 因此，多個第一單元位線124和多個第二單元位線132可以與多個第 一有源區104a中的每個和多個第二有源區104b中的每個平行地延伸。 在一個實施例中，多條第一單元位線124和多條第二單元位線132可 包含諸如Ti、 TiN、 Ta、 TaN、 W、 WN、 Cu、 Al等的材料，或其化合 物或者其任意其它的組合。
另外，圖l所示的是多個第一單元搭接塞(landing plug) 116a (在 此也被稱作"第一搭接塞")、多個第二單元搭接塞116b (在此也被 稱作"第二搭接塞")、多個第一單元接觸塞122 (在此也被稱作"第 一接觸塞")和多個第二單元接觸塞130(在此也被稱作"第二接觸塞")。
如將要關於圖2A、圖2B和圖2C更詳細地描述的，多個第一單元搭接塞116a中的每個可接觸多個第一有源區104a中的對應一個的第 一漏區，並且多個第一單元接觸塞122中的每個可接觸第一單元搭接 塞116a和多個第一單元位線124中的對應的一個。因此，多個第一有 源區104a中的每個的第一漏區可以經由"第一導電結構"電連接到多 個第一單元位線124中的對應的一個，其中，第一導電結構包括第一 單元搭接塞116a和與其電連接的第一單元接觸塞122。
類似地，多個第二單元搭接塞116b中的每個可接觸多個第二有源 區104b中的對應的一個的第二漏區，且多個第二單元接觸塞130中的 每個可接觸第二單元搭接塞116b和多個第二單元位線132中的對應的 一個。因此，多個第二有源區104b中的每個的第二漏區可以經由"第 二導電結構"電連接到多個第二單元位線132中的對應的一個，其中， 第二導電結構包括第二單元搭接塞116b和與其電連接的第二單元接觸 塞130，如將進一步描述的。
在一個實施例中，多個第一導電結構中的每個可以沿著"y"方向 基本上與多個第二導電結構中的每個對齊。因此，沿著"y"方向的虛 線可以從概念上將第一導電結構和第二導電結構在基本其中部處分為 兩半。
多個第一單元搭接塞U6a和多個第二單元搭接塞116b可包含諸 如摻雜的多晶矽、Ti、 TiN、 Ta、 TaN、 W、 WN、 Cu、 Al等的材料或 其化合物或其任意其它的組合。在一個實施例中，多個第一單元接觸 塞122和多個第二單元接觸塞130可包含諸如Ti、 TiN、 Ta、 TaN、 W、 WN、 Cu、 Al等的材料或其化合物或其任意其它的組合。
圖2A、圖2B和圖2C是分別示出了根據一些實施例的沿著圖1 的I-I'線、II-n'線和III-III'線截取的圖1所示的半導體存儲器件的剖視 圖。整體地參照圖2A、圖2B和圖2C，半導體存儲器件還可包括絕 緣層112，其形成在半導體襯底100上方並形成在多個第一有源區104a 中的每個和多個第二有源區104b中的每個上；第一層間電介質118， 其位於絕緣層112上並位於多個第一有源區104a中的每個和多個第二 有源區104b中的每個的上方；第二層間電介質126，其位於第一層間 電介質118上也位於第一單元位線124上。第一層間電介質118也位 於公共源線116s的上方。
在一個實施例中，絕緣層112可在半導體襯底IOO上方具有基本 為平面的上表面，第一層間電介質118可在絕緣層112上方具有基本 為平面的上表面，並且第二層間電介質126可在第一層間電介質118 上方具有基本為平面的上表面。
如圖2A所示，多個第一有源區104a中的每個可包括第一公共源 區108a、第一漏區110a和多個第一單元源/漏區106a (在此也被稱作 "多個第一源/漏區")。第一公共源區108a和第一漏區110a彼此分 隔開。在多個第一有源區104a中，多個第一單元源/漏區106a可形成 在多條字線WL的兩側。
類似地，如圖2B所示，多個第二有源區104b中的每個可包括第 二公共源區108b、第二漏區110b和多個第二單元源/漏區106b (在此 也被稱作"多個第二源/漏區")。第二公共源區108b和第二漏區110b 彼此分隔開。在多個第二有源區104b中，多個第二單元源/漏區106b 可以形成在多條字線WL的兩側。
在一個實施例中，第一和第二單元源/漏區106a和106b、第一和 第二公共源區108a和108b以及第一和第二漏區110a和110b包括相同
導電類型的摻雜劑。
第一公共源區108a和第二公共源區108b沿著"y"方向交替地布置。第一公共源區108a和第二公共源區108b可以沿著"y"方向布置 在單一行中。另外，第一漏區110a和第二漏區110b沿著"y"方向交 替地布置。第一漏區110a和第二漏區110b可以沿著"y"方向布置在 單一行中。
在一個實施例中，地選擇線GSL、字線WL和串選擇線SSL沿著 "y"方向延伸跨過多個第一有源區104a和多個第二有源區104b。地 選擇線GSL、字線WL和串選擇線SSL位於第一公共源區108a和第一 漏區110a之間並也位於第二公共源區108b和第二漏區110b之間。地 選擇線GSL與第一公共源區108a和第二公共源區108b相鄰。另外， 串選擇線SSL與第一漏區110a和第二漏區110b相鄰。
地選擇線GSL和串選擇線SSL均包括柵電極和柵電介質，其中， 柵電介質位於柵電極與第一和第二有源區104a和104b之間。字線WL 可包括隧穿柵電介質、例如導電型電荷存儲元件或電荷捕獲型存儲元 件的電荷存儲元件、柵間電介質(intergate dielectric)和控制柵極。字 線WL可包括在其側壁上的側壁分隔件。
在一個實施例中，絕緣層112可覆蓋在其上形成有地選擇線GSL、 字線WL和串選擇線SSL的半導體襯底100的表面。絕緣層112可由 公知的用來形成層間電介質的諸如氧化物層、氮化物層或氮氧化物層 等的電介質材料形成。絕緣層112可以是單層或多層的結構。
在一個實施例中，第一層間電介質118可以由傳統的諸如氧化物、 氮化物或氮氧化物的層間電介質材料形成。第一層間電介質118可以 是單層或多層的結構。在另一實施例中，第二層間電介質126可以由 傳統的諸如氧化物、氮化物或氮氧化物的層間電介質材料形成。第二 層間電介質126可以是單層或多層的結構。
如關於圖1所提到的，公共源線116s可以沿著"y"方向跨過多個第一有源區104a中的每個和多個第二有源區104b中的每個。因此， 如圖2A和圖2B所示，公共源線116s可以分別接觸多個第一有源區 104a和第二有源區104b中的每個的第一公共源區108a和第二公共源 區108b。因此，多個第一有源區104a和第二有源區104b中的每個的 第一公共源區108a和第二公共源區108b可以通過公共源線116s彼此 電連接。
在另一實施例中，公共源線116s可以延伸穿過絕緣層112。例如， 公共源線116s可位於絕緣層112中限定的源凹槽114s內，從而延伸穿 過絕緣層112。源凹槽114s可沿著"y"方向延伸。
在一個實施例中，公共源線116s可包含諸如如摻雜多晶矽的摻雜 半導體、Ti、 TiN、 Ta、 TaN、 W、 WN、 Cu、 Al等的材料或其化合物、 諸如矽化鈷或矽化鈦的金屬矽化物或它們的任何其它的組合。在另一 實施例中，公共源線116s可包括與多個第一單元搭接塞116a和多個第 二單元搭接塞116b基本上相同的材料。
如以上關於圖l所提到的，地選擇線GSL可以跨過多個第一有源 區104a中的每個和多個第二有源區104b中的每個。因此，如圖2A和 圖2B所示，跨過第一有源區104a的地選擇線GSL的一部分可以位於 第一公共源區108a和相鄰的第一單元源/漏區106a之間，跨過第二有 源區104b地選擇線GSL的一部分可以位於第二源區108b和相鄰的第 二單元源/漏區106b之間。
如以上關於圖1所提到的，每條字線WL可以跨過多個第一有源 區104a中的每個和多個第二有源區104b中的每個。因此，如圖2A和 圖2B所示，每條字線WL的跨過第一有源區104a的部分可以位於一 對相鄰的第一單元源/漏區106a之間，每條字線WL的跨過第二有源區 104b的部分可以位於一對相鄰的第二單元源/漏區106b之間。在一個 實施例中，每條字線WL可以被包括作為位於一對相鄰的源/漏區之間的有源區的上方的存儲單元的部分。因此，多個存儲單元可以沿著"X"
方向布置在有源區上方。每條字線WL因此可以沿著"y"方向電連接 存儲單元。雖然沒有示出，但是側壁分隔件可以沿著存儲單元的側壁、 字線WL、地選擇線GSL和串選擇線SSL出現。
如以上關於圖l所提到的，串選擇線SSL可以跨過多個第一有源 區104a中的每個和多個第二有源區104b中的每個。因此，如圖2A和 圖2B所示，串選擇線SSL的跨過第一有源區104a的部分可以位於第 一漏區UOa和相鄰的第一單元源/漏區106a之間，串選擇線SSL的跨 過第二有源區104b的部分可以位於第二漏區110b和相鄰的第二單元 源/漏區106b之間。
如圖2A和圖2C示例性示出的，多個第一單元搭接塞116a中的 每個可經由絕緣層112接觸第一漏區110a，多個第一單元接觸塞122 中的每個可穿過第一層間電介質118接觸多個第一單元搭接塞116a中 的一個和多條第一單元位線124中的對應的一個。結果，第一漏區110a 可以經由第一單元搭接塞H6a和第一單元接觸塞122電耦合到多條第 一位線124中的對應的一個。
多個第一單元搭接塞116a可以位於絕緣層112內限定的對應的第 一搭接孔114a內，從而延伸穿過絕緣層112。
在一些實施例中，第一單元搭接塞116a和第二單元搭接塞116b 沿著"y"方向交替地布置。第一單元搭接塞116a和第二單元搭接塞 116b可以沿著"y"方向，即與例如124的位線垂直的方向，布置在單 一行中。
在一些實施例中，雖然第一單元搭接塞116a的上表面或第二單元 搭接塞116b的上表面被示出為在平面上基本是矩形，但是基本上還可 以是任意形狀，例如具有長軸與"x"方向平行的橢圓形。在另一實施例中，多個單元接觸塞122中的每個可以延伸穿過第 一層間電介質118。例如，多個第一單元接觸塞122中的每個可以位於 第一層間電介質118內限定的對應的第一接觸孔120內，從而延伸穿 過第一層間電介質118。
在一些實施例中，包含絕緣材料的側壁分隔件可以形成在第一接 觸孔120內，以位於第一單元接觸塞122和第一接觸孔120的側壁之 間。結果，可以改進第二位線132和第一單元接觸塞122之間的電隔 離。
由上可見，第一漏區110a可以經由"第一導電結構"電連接到多 個第一單元位線124中的對應的一個，該第一導電結構包括第一單元 搭接塞116a和與其電連接的第一單元接觸塞122，其中，第一導電結 構延伸穿過絕緣層112和第一層間電介質118。
如圖1和圖2A所示，第一搭接孔114a的上部的寬度(即，沿著 "x"方向測量的第一搭接孔114a的相對側壁之間的距離)小於第一接 觸孔120的下部的寬度(即，沿著"x"方向測量的第一接觸孔120的 下部的相對側壁之間的距離)。因此，第一搭接塞116a的上部的寬度 Wll可以小於第一單元接觸塞122的下部的寬度W12。
根據本發明的一方面，第一單元接觸塞122的上表面在平面圖上 基本上是矩形，並且其長軸平行於"x"方向。換言之，第一單元接觸 塞122的沿著"x"方向的寬度大於第一單元接觸塞122的沿著"y" 方向的寬度。結果，即使當第一單元接觸塞122和第一單元搭接塞116a 沒有對準時，第一單元接觸塞122和第一搭接塞116之間的接觸面積 可以是與第一單元搭接塞116a的上部的寬度是一致的。結果，可獲得 再現性。第一單元接觸塞122的沿著"y"方向的寬度可以與第一單元 搭接塞116a的寬度相同或近似。在另一實施例中，第一單元接觸塞122的上表面基本上可以是任意形狀，比如具有長軸與"x"方向平行的橢 圓形。
如圖2B和圖2C示例性示出的，多個第二單元搭接塞116b中的 每個可以接觸多個第二有源區104b中的對應的一個的第二漏區110b， 多個第二單元接觸塞130中的每個可接觸第二單元搭接塞116b和多個 第二單元位線132中的對應的一個。結果，第二漏區110b可以經由第 二單元搭接塞116b和第二單元接觸塞130電耦合到多個第二單元位線 132中的對應的一個。
在一個實施例中，多個第二單元搭接塞116b的上表面可以與絕緣 層112的上表面基本共面。在另一實施例中，多個第二單元搭接塞116b 中的每個可以位於絕緣層112內限定的對應的第二搭接孔114b內，以 延伸穿過絕緣層112。
在一個實施例中，多個第二單元接觸塞130中的每個可以延伸穿 過第一層間電介質118和第二層間電介質126，從而耦合到第二單元搭 接塞116b。例如，多個第二單元接觸塞130中的每個可以位於第一層 間電介質118和第二層間電介質126內限定的對應的第二接觸孔128 內，從而延伸穿過第一層間電介質118和第二層間電介質126。第二接 觸孔128因此暴露第二單元搭接塞116b中的至少一部分。
在一個實施例中，側壁分隔件可在第二單元接觸塞130和第一位 線124中對應一個之間形成在第二接觸孔128內，從而改進其間的電 隔離。
由上可見，多個第二有源區104b中的每個的第二漏區110b可以 經由"第二導電結構"電連接到多個第二單元位線132中對應的一個， 該第二導電結構包括第二單元搭接塞116b和與其連接的第二單元接觸 塞130，其中，第二導電結構延伸穿過絕緣層112、第一層間電介質118
25和第二層間電介質126。
在一個實施例中，第一單元搭接塞116a和第二單元搭接塞116b 中的至少一個的上表面基本上與公共源線116s的上表面共面。
在一個實施例中，第一單元搭接塞116a和第二單元搭接塞116b 可以與公共源線116s具有基本相同的高度。
在一個實施例中，多個第一單元搭接塞116a的上表面、多個第二 單元搭接塞116b的上表面和/或公共源線116s的上表面可以與絕緣層 112的上表面基本上共面。例如，絕緣層112的頂表面與第一搭接塞 116a和第二搭接塞116b中的至少一個的頂表面基本共面。
結果，用於耦合第一單元位線124和第一漏110a的第一單元接觸 塞122的高度(或第一接觸孔120的深度)可以由於第一單元搭接塞 116a的存在而減小。另外，用於耦合第二位線130和第二漏110b的第 二單元接觸塞130的高度(即，第二接觸孔128的深度)可以由於第 二單元搭接塞116b的存在而減小。結果，第一接觸孔120和第二接觸 孔128的高寬比(aspectratio)基本上減小，從而基本上減少了其中的 "不打開(not叩en)"現象和空隙(voids)的產生。換言之，由公共 源線116s導致的第一接觸孔120和第二接觸孔128的高寬比的增加可 以利用第一搭接塞116a和第二搭接塞116b而減小。另外，基本上可以 減小比第一接觸孔120延伸得更深的第二接觸孔128的高寬比。
另夕卜，第二單元接觸塞130順序得穿透第二層間電介質126和第 一層間電介質118，而沒有被導電焊盤阻止，其中，該導電焊盤由與形 成第一單元位線124的材料相同的材料形成。結果，由於在例如130 的接觸塞和例如116b的搭接塞之間沒有設置導電焊盤，因此與現有技 術的工藝相比，採用本發明的實施例，第一單元位線124的圖案化可 以更加簡單和有效。因此，可以得到增大的工藝裕量(process margin)。如果如在現 有技術中一樣在例如124的第一單元位線之間以及在接觸塞(例如130) 和搭接塞(116b)之間形成導電焊盤，則因為圖案之間的距離比本發 明的一些實施例的更窄，所以更難以執行圖案化工藝。
如圖1和圖2B所示，第二搭接孔114b的上部的寬度(即，沿著 "x"方向測量的第二搭接孔114b的上部的相對側壁之間的距離)小 於第二接觸孔128的下部的寬度(即，沿著"x"方向測量的第二接觸 孔128的下部的相對側壁之間的距離)。因此，第二單元接觸塞130 的下部的寬度W22大於第二搭接塞116b的上部的寬度W21。第二單 元接觸塞130可具有與第一單元接觸塞122近似的結構。例如，第二 單元接觸塞130的上表面可以在平面圖上基本上是矩形。
結果，即使當第二單元接觸塞130和第二單元搭接塞116b沒有對 準時，第二單元接觸塞130和第二單元搭接塞116b之間的接觸面積可 以對應於第二單元搭接塞116b的上部的寬度是一致的。結果，可獲得 再現性。第二單元接觸塞130的沿著"y"方向的寬度可以與第二單元 搭接塞116b的寬度相同或近似。在另一實施例中，第二單元接觸塞130 的上表面基本上可以是任意形狀，例如具有長軸與"x"方向平行的橢 圓形。
在一個實施例中，在第二層間電介質126的底表面的第二接觸孔 128的下部的寬度基本上等於在第二層間電介質126的頂表面的第二接 觸孔128的寬度。在一個實施例中，在第一層間電介質118的底表面 的第二接觸孔128的下部的寬度基本上等於在第二層間電介質126的 頂表面的第二接觸孔128的寬度。因此，第二單元接觸塞130的上部 的寬度可以基本上等於第二單元接觸塞130的下部的寬度W22。
如圖2A、圖2B和圖2C所示，多個第一單元位線124形成在第一層間電介質118上，第二層間電介質126形成在第一層間電介質118 和多個第一單元位線124上方，多個第二單元位線132形成在第二層 間電介質126上。因此，多個第一單元位線124與多個第二單元位線 132位於半導體襯底100上方的不同高度。多個第一單元位線124和多 個第二單元位線132在"y"方向交替地設置。
雖然沒有明確地示出，但是在一個實施例中，側壁分隔件可以沿 著多個第一單元位線124和多個第二單元位線132的側壁形成。在這 樣的實施例中，側壁分隔件用作擴散屏障層，基本上阻止了劣化位線 的電特性和機械特性的汙染物。另外，採用側壁分隔件，可以改進第 二單元接觸塞130和第一單元位線124之間的電隔離。
參照圖1和圖2C，在一個實施例中，沿著"y"方向測量的第一 單元接觸塞122的上部的相對側壁之間的距離可以小於或基本上等於 沿著"y"方向測量的多個第一單元位線124的對應一個的下部的相對 側壁之間的距離。近似地，沿著"y"方向測量的第二單元接觸塞130 的上部的相對側壁之間的距離可以小於或基本上等於沿著"y"方向測 量的多個第二單元位線132的對應一個的下部的相對側壁之間的距離。
如以上關於圖l、圖2A、圖2B和圖2C示例性構造的，即使當半 導體存儲器件的器件幾何圖形減少時，多個第一單元位線124和多個 第二單元接觸塞130中相鄰的幾個之間的橫向距離也會增加。另外， 相鄰的兩個第一單元位線124之間或相鄰的兩個第二單元位線132之 間的橫向距離可增加。結果，可以基本上減少在半導體存儲器件中包 括的存儲單元的編程過程中，傳統上觀察到的位線之間的耦合電容的 所不期望的效果。另外，可以增大用於形成第一位線124和第二位線 132的工藝裕量。
圖3是示出了根據另一實施例的沿著圖1的n-n'線截取的圖1所 示的半導體存儲器件的剖視圖。為了簡短起見，將只討論關於圖1和圖2B的上述實施例和圖3所示的實施例之間的差別。
與圖1和圖2B對比，如上所討論的，根據圖3中示例性示出的實 施例，第二搭接孔114b的上部的寬度大於第二接觸孔128a的下部的寬 度。即，第二搭接塞114b的上部的寬度W21可以大於第二單元接觸孔 130a的下部的寬度W22a。結果，即使當第二單元搭接塞116b和第二 單元接觸塞130a之間存在未對準時，第二單元搭接塞116b和第二單元 接觸塞130a之間的接觸面積與第二單元接觸塞130a的下部的寬度可以 是一致的，從而提高器件的可靠性。
圖4是示出了根據又一實施例的沿著圖1中的II-II'線截取的圖1 所示的半導體存儲器件的剖視圖。為了簡短起見，將只討論關於圖2B 的以上描述的實施例和圖4所示的實施例之間的差別。
根據圖4示例性所示的實施例，在第一層間電介質118的底表面 的第二接觸孔128b的下部的寬度可以小於第二層間電介質126的頂表 面的第二接觸孔128b的寬度。結果，第二單元接觸塞130b的下部的 寬度W22c可以小於第二單元接觸塞130b的上部的寬度W22b。結果， 第二單元接觸塞130可以從其頂部到底部逐漸變細。換言之，第二單 元接觸塞130的側壁可以是傾斜的。
在一些實施例中，第二單元接觸塞130b的上部的寬度W22b可以 近似地與第二單元搭接塞116b的寬度W21大致相同。
另外，可以與圖4的第二單元接觸塞130b近似地來形成圖2A的 第一單元接觸塞122。例如，第一單元接觸塞122的上部的寬度可以大 於第一單元接觸塞122的下部的寬度。此外，第一單元接觸塞122的 下部的寬度可以小於第一單元搭接塞116a的上部的寬度，例如從其頂 部到底部逐漸變細。圖5是根據另一實施例的半導體存儲器件的平面圖。參照圖5， 可以近似地與關於圖1的以上描述來提供根據另一實施例的半導體存 儲器件。為了簡短起見，將只討論關於圖1的上述實施例和圖5所示 的實施例之間的差別。
如關於圖1所描述的，多個第一導電結構可以沿著"y"方向與多 個第二導電結構基本上對準。然而，根據圖5示例性示出的實施例， 多個第一導電結構可以沿著"y"方向從多個第二導電結構偏移，其中， "y"方向即位線124延伸的方向。因此，沿著"y"方向延伸的第一 虛線150可以從概念上將第一導電結構(包括第一單元搭接塞116a和 第一單元接觸塞122)中的每個近似從其中部分為兩半，並且沿著"y" 方向延伸的第二虛線155可以從概念上將第二導電結構(包括第二單 元搭接塞116b'和第二單元接觸塞130')中的每個基本上從其中部分為 兩半。在一個實施例中，多個第一導電結構中的每個可以從多個第二 導電結構中的每個偏移，從而第一虛線150可以不與多個第二導電結 構中的任一個相交並且從而第二虛線155不與多個第一導電結構中的 任一個相交。第一虛線150和第二虛線155可以彼此分隔開。第一導 電結構和第二導電結構可以被描述為以z字形方式來布置。結果，相鄰 的第一導電結構和第二導電結構之間的距離可以充分地被保持，從而 增大了用於形成第一導電結構和第二導電結構的光刻工藝裕量。
圖6A、圖6B和圖6C是示出了根據一個實施例的沿著圖1中的 I-I'線截取的圖1所示的半導體存儲器件的形成方法的剖視圖。圖7A、 圖7B和圖7C是示出了根據一個實施例的沿著圖1中的II-II'線截取的 圖1所示的半導體存儲器件的形成方法的剖視圖。圖8A、圖8B和圖 8C是示出了根據一個實施例的沿著圖1中的III-in'線截取的圖1所示 的半導體存儲器件的形成方法的剖視圖。
初始地，形成器件隔離圖案102來限定多個第一有源區104a和多 個第二有源區104b。然後，地選擇線GSL、多條字線WL、串選擇線SSL、多個第一公共源區108a、多個第二公共源區108b、多個第一漏 區110a和多個第二漏區110b可以以任何適當的工藝形成在半導體襯底 100上。詳細地，利用地選擇線GSL、字線WL、串選擇線SSL作為掩 模，將雜質摻雜到多個第一有源區104a和多個第二有源區104b。結果， 第一公共源區108a和第二公共源區108b被形成為分別與第一有源區 104a和第二有源區內的地選擇線GSL的一側相鄰。另外，第一漏區110a 和第二漏區110b形成為分別與第一有源區104a和第二有源區104b內 的串選擇線SSL的一側相鄰。此外，第一單元源/漏區106a和第二單元 源/漏區分別形成在第一有源區104a和第二有源區104b內的字線WL 的兩側。
隨後，參照圖6A、圖7A和圖8A，絕緣層112可以形成在半導體 襯底100上方。在一個實施例中，絕緣層112可以形成在多個第一有 源區104a中的每個和多個第二有源區104b中的每個的上方。因此，絕 緣層112可以覆蓋地選擇線GSL、串選擇線SSL和多條字線WL。如 圖6A和圖8A所示，絕緣層112可覆蓋第一公共源區108a、第一漏區 110a和多個第一單元源/漏區106a。如圖7A和圖8A所示，絕緣層112 可覆蓋第二公共源區108b、第二漏區110b和多個第二單元源/漏區 106b。
在一個實施例中，可通過任何適當的工藝來沉積諸如氧化物的絕 緣材料之後，將所沉積的絕緣材料平面化(例如，通過回蝕工藝、化 學-機械拋光工藝等或其組合)來形成絕緣層112。作為將所沉積的絕 緣材料平面化的結果，絕緣層112可在半導體襯底100上方具有基本 上平面的上表面。然而，也可以在隨後的工藝步驟中將絕緣層112平 面化。
源凹槽114s、多個第一搭接孔114a和多個第二搭接孔114b可以 限定在絕緣層112內。例如，源凹槽114s可以沿著"y"方向在絕緣層 112內延伸，用以分別暴露多個第一有源區104a和第二有源區104b中的每個的第一公共源區108a和第二公共源區108b。
如圖6A和圖8A所示，多個第一搭接孔114a中的每個可以限定 在絕緣層112內，以暴露多個第一有源區104a中對應一個的第一漏區 110a。如圖7A和圖8A所示，多個第二搭接孔114b中的每個可以限定 在絕緣層112內，以暴露多個第二有源區104b中對應一個的第二漏區 110b。
在一個實施例中，可以同時形成源凹槽U4s、多個第一搭接孔114a 和多個第二搭接孔114b。然而，在另一實施例中，可以在形成多個第 一搭接孔114a和多個第二搭接孔114b之前或之後形成源凹槽114s。
在一些實施例中，第一搭接孔114a和多個第二搭接孔114b沿著 "y"方向形成在單一行中。然而，第一搭接孔114a和第二搭接孔114b 可以如上所述以偏移方式或z字形方式形成。
參照圖6B、圖7B和圖8B，公共源線116s、多個第一單元搭接塞 116a和多個第二單元搭接塞116b隨後可以分別形成在源凹槽114s、多 個第一搭接孔114a和多個第二搭接孔114b內，從而延伸穿過絕緣層 112。例如，公共源線116s可以沿著"y"方向在絕緣層112內延伸， 從而分別電連接到多個第一有源區104a和第二有源區104b中的每個的 第一公共源區108a和第二公共源區108b。如圖6B和圖8B所示，多 個第一單元搭接塞116a中的每個可電連接到多個第一有源區104a中的 對應一個的第一漏區110a。如圖7B和圖8B所示，多個第二單元搭接 塞116b中的每個可以限定在絕緣層112內，從而電連接到多個第二有 源區104b中的對應一個的第二漏區110b。
在一個實施例中，通過在絕緣層112上方和在源凹槽114s、多個 第一搭接孔114a和多個第二搭接孔114b內形成導電材料(未示出)， 可形成公共源線116s、多個第一單元搭接塞116a和多個第二單元搭接塞116b。然後，(例如，通過回蝕工藝、化學-機械拋光工藝等或其組 合)可去除導電材料的上部直到絕緣層112的上表面暴露為止。
在一個實施例中，公共源線116s、多個第一單元搭接塞116a和多 個第二單元搭接塞116b的上表面可以與絕緣層112的上表面基本上共 面。在暴露了絕緣層112的上表面時，形成了公共源線116s、多個第 一單元搭接塞116a和多個第二單元搭接塞116b。
因此，可以同時形成公共源線116s、多個第一單元搭接塞116a和 多個第二單元搭接塞116b。然而，在另一實施例中，可以在形成了多 個第一單元搭接塞116a和多個第二單元搭接塞116b之前或之後形成公 共源線116s。
隨後，在絕緣層112、公共源線116s、多個第一單元搭接塞116a 和多個第二單元搭接塞116b的上方形成第一層間電介質118。在一個 實施例中，可通過任何適當的工藝沉積諸如氧化物的絕緣材料之後，
(例如通過回蝕工藝、化學-機械拋光工藝等或其組合)將所沉積的絕 緣材料平面化來形成第一層間電介質118。作為將所沉積的絕緣材料平 面化的結果，第一層間電介質118可在絕緣層112上方具有基本為平 面的上表面。
如圖6B和圖8B所示，可在第一層間電介質118內限定多個第一 接觸孔120。例如，第一接觸孔120可在第一層間電介質118內延伸， 以暴露多個第一單元搭接塞116a中的對應的一個。
在一個實施例中，根據光刻圖案化工藝可在第一層間電介質118 內限定多個第一接觸孔120。例如，光致抗蝕劑圖案(未示出)可形成 在第一層間電介質118的上表面上，並利用光致抗蝕劑圖案作為掩模， 可以選擇性地去除(例如蝕刻)第一層間電介質118。隨後，多個第一單元接觸塞122可以形成在多個第一接觸孔120 內，以延伸穿過第一層間電介質118。如圖6B和圖8B所示，多個第 一單元接觸塞122中的每個可電連接到第一單元搭接塞116a中的對應 的一個。
在一個實施例中，通過在第一層間電介質118上方和多個第一接 觸孔120內形成導電材料(未示出)，可形成多個第一單元接觸塞122。 隨後(例如，通過回蝕工藝、化學-機械拋光工藝等或其組合)可去除 導電材料的上部，直到暴露了第一層間電介質118的上表面為止。在 暴露了第一層間電介質118的上表面時，形成了多個第一單元接觸塞 122。
如以上所討論的，沿著"x"方向，第一接觸孔120的下部的寬度 可以大於第一單元搭接塞116a的上部的寬度。相反，沿著圖3所示的 "x"方向，第一接觸孔120的下部的寬度可以小於第一單元搭接塞116a 的上部的寬度。此外，第一單元接觸塞122可以形成為如圖4所示。 例如，第一單元接觸塞122可以從其頂部到底部逐漸變細。
參照圖6C和圖8C，然後，可在第一層間電介質U8和多個第一 單元接觸塞122上方形成多個第一單元位線124。例如，多個第一單元 位線124可以沿著"x"方向相互基本上平行地延伸，並沿著"y"方 向相互隔離開。因此，多個第一單元位線124可以與多個第一有源區 104a中的每個平行地延伸。如圖6C和圖8C所示，多個第一單元位線 124中的每個可以電連接到多個第一單元接觸塞122中的對應的一個。
在一個實施例中，通過在第一層間電介質118上方和多個第一單 元接觸塞122上形成導電材料(未示出)，可形成多個第一單元位線 124。然後，利用，例如光刻圖案化工藝將導電材料圖案化，在該光刻 圖案化工藝中，光致抗蝕劑圖案(未示出)形成在導電材料的上表面 上並利用光致抗蝕劑圖案作為掩模選擇性地去除(例如，蝕刻)導電材料。在蝕刻了導電材料時，形成了多條第一單元位線124。
隨後，利用傳統的方法，在第一層間電介質118和多條第一單元 位線124的上方，可形成第二層間電介質126。如圖8C所示，多個第 二接觸孔128可限定在第一層間電介質118和第二層間電介質126內， 在多個第一單元位線124之間。例如，第二接觸孔128可以在第二層 間電介質126和第一層間電介質118內延伸，以暴露多個第二單元搭 接塞116b中對應的一個，而沒有被導電焊盤阻止。
隨後，利用傳統的技術，多個第二單元接觸塞130可以形成在多 個第二接觸孔128內，以在它們接觸第二單元搭接塞116b之前延伸貫 穿過第二層間電介質126和第一層間電介質118。換言之，第二單元接 觸塞130可以直接接觸第二單元搭接塞U6b。
在一個實施例中，通過在第二層間電介質126上方和多個第二接 觸孔128內形成導電材料(未示出)，可形成多個第二單元接觸塞130。 然後，(例如通過蝕刻工藝、化學-機械拋光工藝等或其組合)可以去 除導電材料的上部，直到暴露第二層間電介質126的上表面為止。在 暴露了第二層間電介質126的上表面時，形成了多個第二單元接觸塞 130。在一個實施例中，多個第二單元接觸塞130的上表面可以與第二 層間電介質126的上表面基本上共面。
隨後，參照圖2B和圖2C，在第二層間電介質126和多個第二單 元接觸塞130的上方可隨後形成多個第二單元位線132。例如，多個第 二單元位線132可沿著"x"方向相互基本上平行地延伸，並沿著"y" 方向相互分割開。因此，多個第二單元位線132可以與多個第二有源 區104b中的每個平行地延伸。如圖2B和圖2C所示，多條第二單元位 線132中的每個可電連接到多個第二單元接觸塞130中對應的一個， 然後經由第二單元搭接塞116b耦合到第二漏110，如上所討論的。在一個實施例中，通過在第二層間電介質118上方和多個第二單 元接觸塞130上形成導電材料(未示出)，可形成多條第二單元位線 132。然後，可利用，例如光刻圖案化工藝將導電材料圖案化，在光刻 圖案化工藝中，光致抗蝕劑圖案(未示出)形成在導電材料的上表面 上並利用光致抗蝕劑圖案作為掩模來選擇性地去除(例如，蝕刻)導 電材料。在蝕刻了導電材料時，形成了多個第二單元位線132。
圖9是根據又一實施例的半導體存儲器件的平面圖。
參照圖9，可以與關於圖1以上所描述近似地來提供根據另一實 施例的半導體存儲器件。為了簡短起見，將只討論關於圖1的上述實 施例和圖9所示的實施例之間的差別。
與圖2對比，根據圖9示例性示出的實施例，半導體存儲器件可 包括不用接觸塞來接觸多條第一位線224中對應的一個和第一漏區 210a的多個第一單元搭接塞222a。因此，第一位線224直接接觸第一 單元搭接塞222a。將關於圖IOA和圖10C來更詳細地描述第一單元搭 接塞222a的示例性結構。因此，多個第一有源區104a中的每個的第一 漏區210a可以經由"第一導電結構"電連接到多條第一位線224中的 對應的一個，其中，第一導電結構只包括第一單元搭接塞222a。
另外，圖9所示的是多個第二單元搭接塞222b和多個第二單元接 觸塞230。與關於圖1的上述實施例類似地，多個第二單元搭接塞222b 中的每個可接觸多個第二有源區104b中的對應一個的第二漏區210b， 多個第二單元接觸塞230中的每個可接觸第二單元搭接塞222b和多個 第二單元位線132中的對應一個。參照圖10B和圖IOD，多個第二單 元搭接塞222b和多個第二單元搭接塞116b之間(以及多個第二單元 接觸塞230和多個第二單元接觸塞130之間)的差別將更清楚。詳細 地，第二單元搭接塞222b延伸既穿過第一層間電介質218又穿過絕緣 層212，並且第二單元接觸塞230延伸穿過第二層間電介質226。因此，多個第二有源區104b中的每個的第二漏區210b可以經由 "第二導電結構"電連接到多條第二單元位線132中的對應的一個， 其中，第二導電結構包括第二單元搭接塞222b和與其電連接的第二單 元接觸塞230。
另外，如關於圖1以上所描述的，多個第一導電結構中的每個可 以沿著"y"方向與多個第二導電結構中的每個基本上對準。因此，沿 著"y"方向延伸的虛線可以從概念上將第一導電結構和第二導電結構 基本從其中部分為兩半。然而，根據圖9示例性示出的實施例，多個
第一導電結構可以沿著"y"方向從多個第二導電結構偏移，其中，"y" 方向即位線224延伸的方向。因此，沿著"y"方向延伸的第一虛線150 可以從概念上將第一導電結構中的每個基本從其中部分為兩半，並且 沿著"y"方向延伸的第二虛線155可以從概念上將第二導電結構中的 每個基本從其中部分為兩半。
在一個實施例中，多個第一導電結構可以沿著"y"方向從多個第 二導電結構偏移，從而第一虛線150不與多個第二導電結構中的任一 個相交，並且從而第二虛線155不與多個第一導電結構中的任一個相 交。
然而，將理解的是，多個第一導電結構中的每個可以沿著"y"方 向與多個第二導電結構中的每個基本上對準。
圖IOA、圖IOB、圖IOC和圖IOD是分別示出了根據一些實施例
的沿著圖9的iv-iv'線、v-v'線、vi-vr線和vii-vn'線截取的圖9所
示的半導體存儲器件的剖視圖。
整體地參照圖IOA、圖IOB、圖IOC和圖IOD，可以與關於圖2A、 圖2B和圖2C以上描述的近似地來提供半導體存儲器件。為了簡短起見，將只討論關於圖2A、圖2B和圖2C的上述實施例和圖IOA、圖 IOB、圖IOC和圖IOD所示的實施例之間的差別。
如圖10A和圖10C示例性示出的，多個第一單元搭接塞222a中 的每個可接觸多個第一有源區204a中對應的一個的第一漏區210a和多 個第一單元位線224中對應的一個。
在一個實施例中，多個第一單元搭接塞222a中的每個可連續地延 伸穿過絕緣層212和第一層間電介質218。例如，多個第一單元搭接塞 222a中的每個可位於第一層間電介質218和絕緣層212內限定的對應 的第一搭接孔220a內，從而延伸穿過絕緣層212和第一層間電介質 218，直到其到達第一漏區210a為止，而沒有被導電焊盤阻止。因此， 多個第一有源區204a中的每個的第一漏區210a可以經由"第一導電結 構"電連接到多個第一單元位線224中對應的一個，其中，第一導電 結構包括第一單元搭接塞222a。
另外，在圖10C中，與圖8C所示的實施例相比，由於所討論的 第一導電結構和第二導電結構以z字形的方式形成，因此第一導電結構 和第二導電結構沒有形成在第二漏區210b上，其中，圖10C是沿著 VI-VI'線截取的圖9所示的存儲器件的剖視圖。
如圖10B和圖10D示例性示出的，多個第二單元搭接塞222b中 的每個可接觸多個第二有源區204b中對應一個的的第二漏區210b，多 個第二單元接觸塞230中的每個可接觸第二單元搭接塞222b和多條第 二單元位線232中對應的一個。
在一個實施例中，多個第二單元搭接塞222b的上表面可以與第一 層間電介質218的上表面基本上共面。在另一實施例中，多個第二單 元搭接塞222b中的每個可延伸穿過絕緣層212和第一層間電介質218。 例如，多個第二單元搭接塞222b中的每個可以位於第一層間電介質218和絕緣層212中限定的對應的第二搭接孔220b內，從而延伸穿過絕緣 層212和第一層間電介質218。
在另一實施例中，多個第二單元接觸塞230中的每個可延伸穿過 第二層間電介質226。例如，多個第二單元接觸塞230中的每個可以位 於第二層間電介質226內限定的對應的第二接觸孔228內。
因此，多個第二有源區204b中的每個的第二漏區210b可以經由 "第二導電結構"電連接到多條第二單元位線232中對應的一個，其 中，第二導電結構包括第二單元搭接塞222b和與其電連接的第二單元 接觸塞230，其中，第二導電結構延伸穿過第二層間電介質226和第一 層間電介質218。
如關於圖9、圖IOA、圖IOB、圖IOC和圖10D的以上示例性描 述所構建的，即使當半導體存儲器件的器件幾何圖形減小時，多條第 一單元位線124和多個第二單元接觸塞230中相鄰的幾個之間的橫向 距離也可以顯著地增大。結果，基本上可以減少在半導體存儲器件中 包括的存儲單元的編程過程中傳統地觀察到的位線之間的耦合電容的 所不期望的效果。
圖IIA和圖11B是示出了根據一個實施例的沿著圖9的IV-IV'線 截取的圖9所示的半導體存儲器件的形成方法的剖視圖。圖12A和圖 12B是示出了根據一個實施例的沿著圖9的V-V'線截取的圖9所示的 半導體存儲器件的形成方法的剖視圖。圖13A和圖13B是示出了根據 一個實施例的沿著圖9的VI-VI'線截取的圖9所示的半導體存儲器件的 形成方法的剖視圖。圖14A和圖14B是示出了根據一個實施例的沿著 圖9的VII-VII'線截取的圖9所示的半導體存儲器件的形成方法的剖視 圖。
為了簡短起見，將只討論關於圖6A至圖8C的以上示例性描述的方法和關於圖IIA至圖14B示例性描述的方法之間的差別。
參照圖IIA、圖12A、圖13A和圖14A，可以在半導體襯底200 上方形成絕緣層212，其中，在該半導體襯底200上，形成了限定多個 第一有源區204a和多個第二有源區204b的器件隔離圖案202、地選擇 線GSL、多條字線WL、串選擇線SSL、多個第一公共源區208a、多 個第二公共源區208b、多個第一漏區210a和多個第二漏區210b。在一 個實施例中，絕緣層212可在半導體襯底200上方具有基本為平面的 上表面。
源凹槽214s可限定在絕緣層212內。例如，源凹槽214s可以在 絕緣層212內沿著"y"方向延伸，用以分別暴露多個第一有源區204a 和第二有源區204b中的每個的第一公共源區208a和第二公共源區 208b。
在一個實施例中，根據光刻圖案化工藝，源凹槽214s可以限定在 絕緣層212內。例如，光致抗蝕劑圖案(未示出)可形成在絕緣層212 的上表面上，並利用光致抗蝕劑圖案作為掩模，可選擇性地去除(例 如，蝕刻)絕緣層212。在蝕刻了絕緣層212時，形成了源凹槽214s。
隨後，公共源線216可以形成在源凹槽214內，用以延伸穿過絕 緣層212。例如，公共源線216可以在絕緣層212內沿著"y"方向延 伸，以分別電連接到多個第一有源區204a和第二有源區204b中的每個 的第一公共源區208a和第二公共源區208b。在一個實施例中，公共源 線216的上表面可以與絕緣層212的上表面基本上共面。
然後，在絕緣層212和公共源線216上方可形成第一層間電介質 218。在一個實施例中，第一層間電介質218可在絕緣層212和公共源 線216上方具有基本為平面的上表面。隨後，多個第一搭接孔220a和多個第二搭接孔220b可以被限定 在絕緣層212和第一層間電介質218內。如圖IIA和圖13A所示，多 個第一搭接孔220a中的每個可以被限定在絕緣層212和第一層間電介 質218內，以暴露多個第一有源區204a中對應一個的第一漏區210a。
如圖12A和圖14A所示，多個第二搭接孔220b中的每個可以被 限定在絕緣層212和第一層間電介質218內，以暴露多個第二有源區 204b中對應一個的第二漏區210b。
在一個實施例中，根據光刻工藝，多個第一搭接孔220a和多個第 二搭接孔220b可以被限定在絕緣層212和第一層間電介質218內。在 蝕刻了第一層間電介質218和絕緣層212時，形成了多個第一搭接孔 220a和多個第二搭接孔220b。
參照圖11B、圖12B、圖13B和圖14B，隨後，多個第一單元搭 接塞222a和多個第二單元搭接塞222b可以分別形成在多個第一搭接孔 220a和多個第二搭接孔220b內，以延伸穿過絕緣層212和第一層間電 介質218。
在該實施例中，因此，多個第一單元搭接塞222a或多個第二搭接 塞222b延伸穿過絕緣層212和第一層間電介質218，而公共源線216 只延伸穿過絕緣層212，第一單元搭接塞222a的頂表面或第二單元搭 接塞222b的頂表面位於公共源線216的頂表面上方。
如圖11B和圖13B所示，多個第一單元搭接塞222a中的每個可 以電連接到第一漏區210a。如圖12B和圖14B所示，多個第二單元搭 接塞222b中的每個可以電連接到第二漏區210b。在一個實施例中，多 個第一單元搭接塞222a和多個第二單元搭接塞222b的上表面可以與第 一層間電介質218的上表面基本上共面。隨後，多條第一單元位線224可以形成在第一層間電介質218和 多個第一單元搭接塞222a的上方。如圖IIB和圖13B所示，多條第一 單元位線224中的每個可以電連接到多個第一單元接觸塞222中的對 應的一個。
隨後，第二層間電介質226可形成在第一層間電介質218和多條 第一單元位線224的上方。
如圖12B和圖14B所示，多個第二接觸孔228可以被限定在第二 層間電介質226內。例如，第二接觸孔228可以在第二層間電介質226 內延伸，以暴露多個第二單元搭接塞222b中的對應的一個。
隨後，多個第二單元接觸塞230可形成在多個第二接觸孔228內， 以延伸穿過第二層間電介質126。如圖12B和圖14B所示，多個第二 單元接觸塞230中的每個可以電連接到多個第二單元搭接塞222b中的 對應的一個。在一個實例中，多個第二單元接觸塞230的上表面可以 與第二層間電介質126的上表面基本上共面。
參照圖10B和圖10D，隨後，多條第二單元位線132可以形成在 第二層間電介質126和多個第二單元接觸塞230的上方。多條第二單 元位線132中的每個可以電連接到多個第二單元接觸塞230中的對應 的一個。
圖15是根據又一實施例的半導體存儲器件的平面圖。
參照圖15，關於圖1的上述半導體器件還可包括外圍電路區。該 外圍電路區可包含適於控制單元陣列區內的存儲單元的編程操作(例 如數據的讀、寫和擦除)的器件。
在一個實施例中，以與關於圖1的以上討論的器件隔離圖案102限定多個第一有源區104a和多個第二有源區104b類似的方式，器件隔 離圖案102可以在半導體襯底100內限定多個第三有源區104c。換言 之，多個第三有源區104c可以是由器件隔離圖案102環繞的半導體襯 底IOO的一部分。
外圍電路區還可包括多條柵線GL，該多條柵線GL例如沿著"y" 方向彼此基本平行地延伸並沿著"x"方向彼此分隔開。因此，多條柵 線GL可以跨過多個第三有源區104c中預定的第三有源區104c。
另外，圖15所示的是多個第一外圍搭接塞136a、多個第二外圍搭 接塞136b、多個第一外圍接觸塞140和多個第二外圍接觸塞150。第 一外圍搭接塞136a和第二外圍搭接塞136b在此可以一起被稱作"第三 搭接塞"。同樣，第一外圍接觸塞140和第二外圍接觸塞150在此可 以被一起稱作"第三接觸塞"。
如關於圖16A、圖16B和圖16C更詳細地討論的，多個第三搭接 塞中的每個可接觸多個第三有源區104c中的對應一個的外圍源/漏區， 多個第三接觸塞中的每個可接觸第三搭接塞和多個第一單元位線124 中對應的一個或多條第二單元位線132中對應的一個。因此，多個第 三有源區104c中的每個的外圍源/漏區可以經由"第三導電結構"電連 接到多條第一單元位線124中對應的一個或多條第二單元位線132中 對應的一個，其中，第三導電結構包括第三搭接塞和與其電連接的第 三接觸塞。
在一個實施例中，多個第一外圍搭接塞136a和第二外圍搭接塞 136b中的每個可包含材料，諸如關於多個第一單元搭接塞116a和第二 單元搭接塞116b以上描述的材料。在另一實施例中，多個第一外圍搭 接塞136a和第二外圍搭接塞136b中的每個可由與形成第一單元搭接塞 116a和第二單元搭接塞116b的材料相同的材料形成。在一個實施例中，多個第一外圍接觸塞140和第二外圍接觸塞150 中的每個可包含材料，諸如關於多個第一單元接觸塞122和第二單元 接觸塞130以上描述的材料。在另一實施例中，多個第一外圍接觸塞 140和第二外圍接觸塞150中的每個可由與形成多個第一單元接觸塞 122和第二單元接觸塞130的材料相同的材料形成。
如圖15示例性示出的，多條第一單元位線124和多條第二單元位 線132沿著"x"方向從存儲單元區延伸到外圍電路區。在一個實施例 中，從單元陣列區延伸的多條第一單元位線124和多條第二單元位線 132可以電連接到第三接觸塞中對應的接觸塞。
在另一實施例中，用於形成多條第一單元位線124和多條第二單 元位線132的金屬化層(metallization layer)可以被用作互連結構，其 中，互連結構電連接到外圍電路區的第三源/漏區106c。例如，第一外 圍位線124'可以經由第三導電結構電連接到第三源/漏區106c，其中， 第三導電結構包括第一外圍搭接塞136a和第一外圍接觸塞140。類似 地，第二外圍位線D2'可以經由第三導電結構電連接到第三源/漏區 106c，其中，第三導電結構包括第二外圍搭接塞136b和第二外圍接觸 塞150。
在一個實施例中，第一外圍位線124'可以由與第一單元位線124 的金屬化層相同的金屬化層形成。在另一實施例中，第二外圍位線132' 可以由與第二單元位線132的金屬化層相同的金屬化層形成。第一外 圍位線124'和第二外圍位線132'在此可以一起被稱作"第三位線"。
圖16A、圖16B和圖16C是分別示出了根據一些實施例的沿著圖
15的i-i'線、n-ir線和ni-nr線截取的圖15所示的半導體存儲器件的剖視圖。
整體地參照圖16B和圖16C，在半導體襯底IOO上方和多個第三有源區104c中的每個上可形成絕緣層112，第一層間電介質118可位 於絕緣層112上並位於多個第三有源區104c的每個上方，並且第二層 間電介質126可位於第一層間電介質118上並且也在第一單元位線124 上。
如圖16B和圖16C還示出的，多個第三有源區104c中的每個可 包括通過柵線(例如GL1或GL2)彼此分隔開的多個外圍源/漏區(在 此也被稱作"第三源/漏區")106c。在一個實施例中，外圍源/漏區106c 可包含與第一單元源/漏區106a和第二單元源/漏區106b、第一公共源 區108a和第二公共源區108b以及第一漏區110a和第二漏區110b相同 導電類型的摻雜劑。
在一個實施例中，柵線(例如GL1和GL2)沿著"y"方向延伸 越過多個第三有源區104c。柵線位於外圍源/漏區106c之間。在一個實 施例中，每條柵線可包括柵電極和柵電介質，其中，柵電介質位於柵 電極和第三有源區104c之間。因此，溝道區可以在相鄰的外圍源/漏區 106c之間形成在柵電極下面。每條柵線可包括其側壁上的側壁分隔件。
在一個實施例中，以與位於半導體存儲器件的單元陣列區內的圖 2A、圖2B和圖2C所示的對應結構類似的形成方式，可以形成位於半 導體存儲器件的外圍電路區內的圖16B和圖16C所示的結構。例如， 絕緣層112可以同時形成在半導體襯底100的單元陣列區和外圍電路 區中。同樣，第一層間電介質118和第二層間電介質126中的每個可 以同時形成在半導體襯底100的單元陣列區和外圍電路區中。
在一個實施例中，根據與關於圖6A、圖6B、圖8A和圖8B以上 描述的相同的工藝，可以同時形成第一外圍搭接塞136a和第一單元搭 接塞116a。同樣，根據與關於圖7A、圖7B、圖8A和圖8B以上描述 的相同的工藝，可以同時形成第二外圍搭接塞136b和第二單元搭接塞 116b。在一個實施例中，根據與關於圖6B和圖8B以上描述的相同的工 藝，可以同時形成第一外圍接觸塞140和第一單元接觸塞122。同樣， 根據與關於圖7B、圖7C、圖8B和圖8C以上描述的相同的工藝，可 以同時形成第二外圍接觸塞150和第二接觸塞130。
在一個實施例中，根據與關於圖6C和圖8C以上描述的相同的工 藝，可以同時形成第一外圍位線124'和第一單元位線124。同樣，根據 與關於圖2B和圖2C以上描述的相同的工藝，可以同時形成第二外圍 位線132'和第二單元位線132。
還將理解的是，在其它實施例中，可以以任何適當的方式，來形 成位於半導體存儲器件的外圍電路區內的圖15、圖16B和圖16C所示 的任意結構。例如，根據關於圖3至圖5和圖9至圖14B以上描述的 用於形成第一或第二搭接塞的工藝，可以形成圖15、圖16B和圖16C 所示的任意的外圍搭接塞。因此，在一些實施例中，第一外圍搭接塞 136a和第二外圍搭接塞136b的頂表面可以與如圖16A所示的公共源線 U6s的頂表面基本上共面。在其它實施例中，第一外圍搭接塞136a和 第二外圍搭接塞136b的頂表面可以位於公共源線116s的頂表面上方。 另外，根據關於圖3至圖5和圖9至圖14B以上描述的用於形成第一 接觸塞或第二接觸塞的工藝，可形成圖15、圖16B和圖16C所示的任 意外圍接觸塞。
圖17是根據一個實施例的合併了半導體存儲器件的存儲系統的 示意圖。
參照圖17，根據一個實施例的存儲系統300包括存儲單元310、 通信器件320 (例如，數據機)、數據處理器330 (例如，中央處 理單元(CPU))、隨機存取存儲器(RAM)單元340和用戶接口 350。 存儲單元310、通信器件320、處理器330、隨機存取存儲器(RAM)單元340和用戶接口 350可以經由總線360彼此通信地耦合，從而數 據可以通過總線360通信。存儲單元310可包括諸如與存儲控制器312 通信耦合的快閃記憶體311的存儲器件。存儲控制器312可以通信地耦合到 總線360。還可以結合圖18來進一步說明存儲控制器312。
在一個實施例中，快閃記憶體311可以被提供作為以上示例性描述的半 導體存儲器件。
在另一實施例中，存儲系統300的所有部分可以包括在存儲卡、 固態硬碟(SSD)、照相機圖像處理器(CIS)和應用晶片組等中。另 外，系統300可以用在個人數字助理(PDA)、膝上型計算機、蜂窩 電話、數位音樂系統或包括接收和發送信息的器件的其它各種電子器 件中。
在又一實施例中，快閃記憶體311或存儲系統300可以安裝在諸如球柵 陣列(BGA)、晶片尺寸封裝(CSP)、帶引線塑料晶片載體(PLCC)、 塑料雙列直插式封裝(PDIP)、多晶片封裝(MCP)、晶片級構造封 裝(WFP)和晶片級工藝堆疊封裝(WSP)等的封裝中。
圖18是根據一個實施例的合併了半導體存儲器件的存儲卡的示 意圖。
參照圖18，根據一個實施例的存儲卡400包括快閃記憶體410和存儲控 制器420。存儲控制器420可以控制主機和快閃記憶體410之間的通信。
在一個實施例中，存儲控制器420可包括處理器421(例如，CPU)、 靜態隨機存取存儲器(SRAM)單元422、主機接口 (I/F) 423、糾錯 代碼(ECC)模塊424和存儲器接口 (I/F) 425。處理器421、靜態隨 機存取存儲器(SRAM)單元422、主機接口 (I/F) 423、 ECC模塊424 和存儲器接口 (I/F) 425可以經由總線彼此通信地耦合。在一個實施例中，快閃記憶體410可以被設置為以上示例性描述的半導 體存儲器件。在另一實施例中，快閃記憶體410可以安裝在諸如球柵陣列
(BGA)、晶片尺寸封裝(CSP)、帶引線塑料晶片載體(PLCC)、 塑料雙列直插式封裝(PDIP)、多晶片封裝(MCP)、晶片級構造封 裝(WFP)和晶片級工藝堆疊封裝(WSP)等封裝中。
關於特定附圖或實施例所討論的一些特徵或全部特徵也可以應用 到其它實施例或附圖中。
在整個說明書中，"一個實施例"或"實施例"意味著結合實施 例描述的特定特徵、結構或特性包括在本發明的至少一個實施例中。 因此，在整個說明書中各處出現的短語"在一個實施例中"或"在實 施例中"不是必須都指相同的實施例。另外，可以在一個或多個實施 例中以任何適當的方式來組合特定的特徵、結構或特性。
各種操作將被描述為以最有助於理解本發明的方式來進行的多個 分離的步驟。然而，描述的步驟的次序不是暗示著操作是由次序決定 的或者執行步驟的次序必須是現有的步驟的次序。
雖然以上已經具體示出和描述了本發明的實施例，但是本領域的 技術人員將理解，在不脫離由所附的權利要求限定的本發明的精神和 範圍的情況下，可以在此作出各種形式和細節上的變化。
權利要求
1. 一種半導體存儲器件，包括器件隔離圖案，其在襯底上，限定了第一有源區和第二有源區，其中，所述第一有源區包括第一公共源區、多個第一源/漏區和第一漏區，並且其中，所述第二有源區包括第二源區、多個第二源/漏區和第二漏區；絕緣層，其位於所述第一有源區和所述第二有源區上方；公共源線，其延伸穿過所述絕緣層，並電連接到所述第一公共源區和第二公共源區；第一搭接塞，其延伸穿過所述絕緣層，並電連接到所述第一漏區；第二搭接塞，其延伸穿過所述絕緣層，並電連接到所述第二漏區；第一位線，其位於所述絕緣層上方，並電連接到所述第一搭接塞；以及第二位線，其位於所述絕緣層上方，並電連接到所述第二搭接塞，其中，所述第一搭接塞和所述第二搭接塞中的至少一個的上表面與所述公共源線的上表面基本上共面，以及其中，所述第一位線和所述第二位線位於所述襯底上方的不同高度。
2. 如權利要求l所述的半導體器件，其中，所述第一搭接塞和所 述第二搭接塞與所述公共源線具有基本上相同的高度。
3. 如權利要求l所述的半導體器件，其中，所述絕緣層的頂表面 與所述第一搭接塞和所述第二搭接塞中的至少一個的頂表面基本上共 面。
4. 如權利要求1所述的半導體器件，還包括 第一層間電介質，其位於所述絕緣層上方；以及 第一接觸塞，其延伸穿過所述第一層間電介質，並電連接到所述第一搭接塞，其中，所述第一位線形成在所述第一層間電介質上，並電連接到 所述第一接觸塞。
5. 如權利要求4所述的半導體器件，其中，所述第一層間電介質 位於所述公共源線的上方。
6. 如權利要求4所述的半導體器件，還包括 第二層間電介質，其位於所述第一層間電介質上方；以及 第二接觸塞，其延伸穿過所述第二層間電介質和所述第一層間電介質，並電連接到所述第二搭接塞，其中，所述第二位線形成在所述第二層間電介質上，並電連接到 所述第二接觸塞。
7. 如權利要求l所述的半導體器件，還包括電連接所述第一搭接 塞和所述第一位線的第一接觸塞，其中，所述第一接觸塞的下部的寬度大於所述第一搭接塞的上部 的寬度。
8. 如權利要求l所述的半導體器件，還包括電連接所述第二搭接 塞和所述第二位線的第二接觸塞，其中，所述第二接觸塞的下部的寬度大於所述第二搭接塞的上部 的寬度。
9. 如權利要求l所述的半導體器件，還包括電連接所述第二搭接 塞和所述第二位線的第二接觸塞，其中，所述第二搭接塞的上部的寬度大於所述第二接觸塞的下部 的寬度。
10. 如權利要求1所述的半導體器件，還包括電連接所述第一搭接塞和所述第一位線的第一接觸塞，其中，所述第一搭接塞的上部的寬度大於所述第一接觸塞的下部 的寬度。
11. 如權利要求l所述的半導體器件，還包括 第一接觸塞，其電連接所述第一搭接塞和所述第一位線；以及 第二接觸塞，其電連接所述第二搭接塞和所述第二位線，其中，所述第一接觸塞和所述第二接觸塞中的至少一個從其上部 至其下部逐漸變細。
12. 如權利要求1所述的半導體器件，其中，所述第一搭接塞與 所述第二搭接塞沿著與所述位線垂直的方向基本上對準在單一行中。
13. 如權利要求1所述的半導體器件，其中，第一搭接塞沿著所 述第一位線延伸的方向從所述第二搭接塞偏移。
14. 一種半導體存儲器件，包括器件隔離圖案，其在襯底上，限定了第一有源區和第二有源區， 其中，所述第一有源區包括第一公共源區和第一漏區，並且其中，所 述第二有源區包括第二公共源區和第二漏區；第一層間電介質，其位於所述第一有源區和所述第二有源區的上方；第一導電結構，其延伸穿過所述第一層間電介質，並電連接到所 述第一漏區；第一位線，其位於所述第一層間電介質上，並電連接到所述第一 導電結構；第二層間電介質，其位於所述第一層間電介質上，所述第二層間 電介質包括延伸穿過所述第二層間電介質的接觸孔；第二導電結構，其位於所述接觸孔內並延伸穿過所述第二層間電 介質，其中，所述第二導電結構電連接到所述第二漏區；以及第二位線，其位於所述第二層間電介質上，並電連接到所述第二 導電結構，其中，在所述第二層間電介質的底表面處的所述接觸孔的寬度小 於或基本上等於在所述第二層間電介質的頂表面處的所述接觸孔的寬 度。
15. 如權利要求14所述的半導體存儲器件，其中，所述第一搭接 塞沿著所述第一位線延伸的方向從所述第二搭接塞偏移。
16. 如權利要求15所述的半導體存儲器件，還包括絕緣層，其位於所述襯底上方，其中，所述第一層間電介質位於 所述絕緣層上；以及所述第一導電結構是延伸穿過所述絕緣層和所述第一層間電介質 並接觸所述襯底的搭接塞。
17. 如權利要求15所述的半導體存儲器件，還包括 絕緣層，其位於所述襯底的上方；以及公共源線，其延伸穿過所述絕緣層，並接觸所述第一公共源區和 所述第二公共源區，其中，所述第一導電結構包括延伸穿過所述絕緣層和所述第一層 間電介質並接觸所述襯底的搭接塞，其中，所述搭接塞的頂表面位於所述公共源線的頂表面的上方。
18. 如權利要求14所述的半導體存儲器件，還包括在所述接觸孔 內的側壁分隔件，所述側壁分隔件位於所述第二導電結構和所述接觸 孔的側壁之間。
19. 一種半導體存儲器件，包括 襯底，其包括單元陣列區和外圍電路區；器件隔離圖案，其在所述襯底上，所述器件隔離圖案限定所述單元陣列區內的第一有源區和第二有源區以及所述外圍電路區中的第三 有源區；在所述第一有源區中的第一公共源區、多個第一源/漏區和第一漏區；在所述第二有源區中的第二公共源區、多個第二源/漏區和第二漏區；在所述第三有源區中的第三源/漏區；公共源線，其接觸所述第一公共源區和所述第二公共源區； 第一搭接塞，其連接到所述第一漏區； 第二搭接塞，其連接到所述第二漏區； 第三搭接塞，其連接到所述第三源/漏區；耦合到所述第一搭接塞的第一單元位線和耦合到所述第二搭接塞 的第二單元位線，其中，所述第三搭接塞耦合到所述第一位線和所述第二位線中的 —個，其中，所述第一位線和所述第二位線位於所述襯底上方的不同高 度，以及其中，所述公共源線、所述第三搭接塞以及所述第一搭接塞和所 述第二搭接塞中的至少一個的頂表面基本上共平面。
20. —種形成半導體存儲器件的方法，所述方法包括 在襯底上形成器件隔離圖案，以限定第一有源區和第二有源區，其中，所述第一有源區包括第一源區和第一漏區，並且其中，所述第二有源區包括第二源區和第二漏區；形成絕緣層，所述絕緣層位於所述第一有源區和所述第二有源區上方；形成公共源線，所述公共源線延伸穿過所述絕緣層並電連接到所 述第一源區和所述第二源區；形成第一搭接塞，所述第一搭接塞延伸穿過所述絕緣層，其中， 所述第一搭接塞電連接到所述第一漏區；形成第二搭接塞，所述第二搭接塞延伸穿過所述絕緣層，其中， 所述第二搭接塞電連接到所述第二漏區；在所述絕緣層上方形成第一位線，其中，所述第一位線電連接到 所述第一搭接塞；以及在所述絕緣層上方形成第二位線，其中，所述第二位線電連接到 所述第二搭接塞，其中，所述第一搭接塞和所述第二搭接塞中的至少一個的頂表面 與所述公共源線的頂表面和所述絕緣層的頂表面基本上共面，以及其中，所述第二位線和所述第一位線位於所述襯底上方的不同高度。
21. 如權利要求20所述的方法，其中，所述公共源線以及所述第 一搭接塞和所述第二搭接塞中的至少一個同時形成。
22. —種形成半導體存儲器件的方法，所述方法包括 在襯底上形成器件隔離圖案，以限定第一有源區和第二有源區，其中，所述第一有源區包括第一源區和第一漏區，並且其中，所述第 二有源區包括第二源區和第二漏區；形成絕緣層，所述絕緣層位於所述第一有源區和所述第二有源區 的上方；在所述絕緣層內同時形成源凹槽、第一搭接孔和第二搭接孔，其 中，所述源凹槽暴露了所述第一源區和所述第二源區，所述第一搭接 孔暴露了所述第一漏區，所述第二搭接孔暴露了所述第二漏區；用導電材料填充所述源凹槽、所述第一搭接孔和所述第二搭接孔， 以在所述源凹槽中形成公共源線、在所述第一搭接孔中形成第一搭接 塞並在所述第二搭接孔中形成第二搭接塞；在所述絕緣層的上方形成第一位線，其中，所述第一位線電連接 到所述第一搭接塞；以及在所述絕緣層的上方形成第二位線，其中，所述第二位線電連接 到所述第二搭接塞，其中，所述第二位線和所述第一位線位於所述襯底上方的不同高度。
23. 如權利要求22所述的方法，還包括在所述絕緣層上形成第一層間電介質，其中，所述第一層間電介 質包括在其中限定的開口；在所述第一層間電介質上形成所述第一位線，從而所述第一位線 經由在所述第一層間電介質中限定的所述開口電連接到所述第一搭接 塞；在所述第一層間電介質上形成第二層間電介質；去除所述第二層間電介質和所述第一層間電介質的一部分，以形 成延伸穿過所述第二層間電介質和所述第一層間電介質的接觸孔，其 中，所述接觸孔暴露了所述第二搭接塞的至少一部分；在所述接觸孔內形成接觸塞，其中，所述接觸塞接觸所述第二搭 接塞；以及在所述第二層間電介質上形成所述第二位線，從而所述第二位線 電連接到所述接觸塞。
24. —種形成半導體存儲器件的方法，所述方法包括-在襯底上形成器件隔離圖案，以限定第一有源區和第二有源區，其中，所述第一有源區包括第一源區和第一漏區，並且其中，所述第 二有源區包括第二源區和第二漏區；形成絕緣層，所述絕緣層位於所述第一有源區和所述第二有源區 的上方；在所述絕緣層內形成源凹槽，其中，所述源凹槽暴露了所述第一 源區和所述第二源區；在所述絕緣層內形成第一搭接孔和第二搭接孔，其中，所述第一 搭接孔暴露了所述第一漏區，所述第二搭接孔暴露了所述第二漏區；在所述源凹槽中形成了公共源線；用導電材料填充所述第一搭接孔和所述第二搭接孔，以在所述第一搭接孔中形成第一搭接塞且在所述第二搭接孔中形成第二搭接塞；在所述絕緣層上方形成第一位線，其中，所述第一位線電連接到所述第一搭接塞；以及在所述絕緣層上方形成第二位線，其中，所述第二位線電連接到所述第二搭接塞，其中，所述第二位線和所述第一位線位於所述襯底上方的不同高度。
25. 如權利要求24所述的方法，還包括同時形成所述源凹槽、所 述第一搭接孔和所述第二搭接孔。
26. 如權利要求24所述的方法，還包括用導電材料同時填充所述 源凹槽、所述第一搭接孔和所述第二搭接孔，以在所述源凹槽中形成 所述公共源線，在所述第一搭接孔中形成所述第一搭接塞且在所述第 二搭接孔中形成所述第二搭接塞。
27. 如權利要求24所述的方法，還包括 在所述絕緣層上形成第一層間電介質；以及在所述第一層間電介質和所述絕緣層內形成所述第一搭接孔和所 述第二搭接孔。
28. 如權利要求27所述的方法，還包括在所述第一層間電介質和所述第一位線上形成第二層間電介質； 在所述第二層間電介質內形成第二接觸孔，所述第二接觸孔暴露 了所述第二搭接塞；以及用導電材料填充所述第二接觸孔，以形成第二接觸塞，其中，所述第二位線經由所述第二接觸塞電連接到所述第二搭接塞。
29. 如權利要求24所述的方法，還包括在所述絕緣層上形成第一層間電介質；在所述第一層間電介質層內形成第一接觸孔，所述第一接觸孔暴 露了所述第一搭接塞；以及用導電材料填充所述第一接觸孔，以形成第一接觸塞，其中，所述第一位線經由所述第一接觸塞電連接到所述第一搭接
30.如權利要求29所述的方法，還包括在所述第一層間電介質和所述第一位線上形成第二層間電介質； 在所述第二層間電介質和所述第一層間電介質層內形成第二接觸孔，所述第二接觸孔暴露了所述第二搭接塞；以及 在所述第二接觸孔內形成第二接觸塞，其中，所述第二位線經由所述第二接觸塞電連接到所述第二搭接
31. —種形成半導體存儲器件的方法，所述方法包括 在襯底上形成器件隔離圖案，以限定第一有源區和第二有源區，其中，所述第一有源區包括第一源區和第一漏區，並且其中，所述第二有源區包括第二源區和第二漏區；形成絕緣層，所述絕緣層位於所述第一有源區和所述第二有源區的上方；在所述絕緣層內形成源凹槽，其中，所述源凹槽暴露了所述第一 源區和所述第二源區；在所述源凹槽中形成了公共源線； 在導電源線的上方形成第一電介質層；形成延伸穿過所述第一電介質層和所述絕緣層的第一搭接孔和第 二搭接孔，其中，所述第一搭接孔暴露了所述第一漏區，所述第二搭 接孔暴露了所述第二漏區；在所述第一搭接孔中形成第一搭接塞，並在所述第二搭接孔中形 成第二搭接塞；在所述絕緣層上方形成第一位線，其中，所述第一位線電連接到 所述第一搭接塞；以及在所述絕緣層上方形成第二位線，其中，所述第二位線電連接到 所述第二搭接塞，其中，所述第二位線和所述第一位線位於所述襯底上方的不同高 度，以及其中，所述第一搭接塞和所述第二搭接塞沿著所述第一位線延伸 的方向彼此偏移。
32. 如權利要求31所述的方法，還包括 在所述第一位線上方形成第二電介質層；在所述第二電介質層內形成接觸塞，使所述接觸塞電連接到所述 第二搭接塞，所述接觸塞位於所述第二位線和所述第二搭接塞之間。
33. —種系統，包括 存儲器件，包括器件隔離圖案，其在襯底上，限定了第一有源區和第二有源區， 其中，所述第一有源區包括第一公共源區、多個第一源/漏區和第一漏 區，並且其中，所述第二有源區包括第二源區、多個第二源/漏區和第 二漏區；絕緣層，其位於所述第一有源區和所述第二有源區的上方； 公共源線，其延伸穿過所述絕緣層，並電連接到所述第一公共源 區和所述第二公共源區；第一搭接塞，其延伸穿過所述絕緣層，並電連接到所述第一漏區； 第二搭接塞，其延伸穿過所述絕緣層，並電連接到所述第二漏區； 第一位線，其位於所述絕緣層上方，並電連接到所述第一搭接塞;以及第二位線，其位於所述絕緣層上方，並電連接到所述第二搭接塞， 其中，所述第一搭接塞和所述第二搭接塞中的至少一個的上表面與所 述公共源線的上表面基本上共面，並且其中，所述第一位線和所述第二位線位於所述襯底上方的不同高度；以及 存儲控制器，其耦合到所述存儲器件。
34. 如權利要求33所述的系統，還包括 數據處理器；隨機存取存儲器(RAM)單元； 用戶接口； 通信器件；以及 耦合到所述存儲控制器的總線；其中，所述數據處理器、所述RAM單元、所述用戶接口和所述通 信器件經由所述總線彼此通信地耦合。
35. 如權利要求33所述的系統，其中，所述系統被包括在存儲卡、 固態硬碟(SSD)、照相機圖像處理器(CIS)或應用晶片組中。
36. 如權利要求33所述的系統，其中，所述存儲控制器包括 中央處理單元(CPU);靜態隨機存取存儲器(SRAM); 主機接口 (I/F); 糾錯代碼(ECC)模塊；以及 存儲器接口 (I/F)，其中，所述CPU、 SRAM、所述主機接口 (I/F)、所述ECC模塊 和所述存儲器接口 (I/F)經由總線彼此通信地耦合。
全文摘要
本發明提供非易失性存儲器件及其形成方法。在一個實施例中，半導體存儲器件包括具有第一有源區和第二有源區的襯底。第一有源區包括第一源區和第一漏區，第二有源區包括第二源區和第二漏區。第一層間電介質位於襯底的上方。第一導電結構延伸穿過第一層間電介質。第一位線位於第一層間電介質上。第二層間電介質位於第一層間電介質上。接觸孔延伸穿過第二層間電介質和第一層間電介質。該器件包括在接觸孔內的第二導電結構，該第二導電結構延伸穿過第一層間電介質和第二層間電介質。第二位線位於第二層間電介質上。在第二層間電介質的底部處的接觸孔的寬度小於或基本上等於在第二層間電介質的頂部處的寬度。
文檔編號H01L21/768GK101442054SQ20081017825
公開日2009年5月27日 申請日期2008年11月17日 優先權日2007年11月16日
發明者姜熙秀, 崔東鬱, 崔正達, 李忠浩, 薛鍾善, 鄭周赫 申請人:三星電子株式會社