具有高熱導率的半導體晶片的製作方法

2023-07-22 09:37:06 4

專利名稱：：具有高熱導率的半導體晶片的製作方法
技術領域：
：本發明一般涉及一種半導體晶片及其製造方法。更具體地，本發明涉及一種半導體晶片，其具有改善的熱導率特性，當用作高速處理器器件的襯底時提供優勢。
背景技術：
：在半導體產業內，總的按比例縮放趨勢已經通過增加電晶體密度和處理器器件上的操作頻率而增加矽功率密度。然而，從設計和工藝改進獲得的功率減小不足以補償伴隨增加的功率密度的較高操作溫度。而且，在較高操作溫度下，半導體的電性能和可靠性明顯地退化，降低了半導體處理器的速度和壽命。同樣地，降低跨過該結構的半導體結溫日益重要，特別是避免在較高功率密度下運行的區域中的局部熱斑。目前，大多數高性能處理器器件製造在薄(約2-4nm)的、輕摻雜(約lxio'、lxio'6載流子/c^)的外延矽層上，該外延矽層生長在重摻雜(約io'9載流子/cm3)的矽襯底晶片之上，其中優選硼作為摻雜劑。這種類型的晶片通常稱作p/p+十外延晶片或p/p+外延晶片。諸如這些的外延矽層典型地通過化學氣相沉積工藝生長，其中在氣態的矽化合物從該晶片表面經過的同時加熱襯底以發生熱解或分解。在器件層之下的重摻雜珪襯底旨在提供保護，以免遭受多種常見的器件失效^L理，例如器件閂鎖失效、與擴散洩漏電流有關的失效或一些與輻射效應有關的失效。例如，閂鎖失效指的是一種在寄生結處導致完全短路的電子聚集現象，但是可以使用特別是關鍵摻雜設計來避免閂鎖失效。因此，在重摻雜矽襯底上的輕摻雜器件層的設置提供理想的閂鎖和低擴散電流特性。使用重捧雜矽襯底的一個缺點是其與輕摻雜器件層相比的差的導熱性；據報導，輕摻雜矽的熱導率比重摻雜矽的熱導率高約20%，且可能更高。例如參見P.Komarovetal.,2>fl"si^77ler附0-ieyZe"awceAfCfl〃/zerf7Vfl^//*fl/awd/sC0/7Zcfl〃j;-戶wre57//cow，34MicroelectronicsJournalNo.12，1115-1118頁(2003)。熱導率的差異是顯著的，這是因為在薄器件層中產生的熱量的大部分藉由通過珪襯底的散逸而傳遞到周圍環境，且較小的熱導率傾向於降低效率和可靠性。為了改善從器件層的排熱，以前的努力集中在改善使用期間從矽襯底背面經由封裝(packaging)向外界的熱傳遞特性。雖然封裝材料的設計和熱沉已經降低了在該界面處的熱阻以保持較低的晶片溫度，這種努力沒有解決器件層中在熱斑處的局部加熱的問題。當重摻雜襯底與輕摻雜器件層集成時，另一個普遍遇到的問題是背面自動摻雜，即，摻雜劑原子從襯底的背部或側面向器件層中的移動。限制這種效應的一個常規手段是在高摻雜襯底上形成背面氧化密封。然而，在雙面拋光的晶片的情況下，該氧化密封不能集成到外延矽結構中。當將具有輕摻雜外延層的重摻雜襯底用於其中希望有背面照明技術的CMOS圖像傳感器應用中時，還提出了挑戰。當前，商業可用的圖像傳感器是從器件側照明的。對於典型的器件側照明的應用，CMOS圖^象傳感器矽晶片包括淨皮摻雜到P+或？++濃度的襯底以及被摻雜到P濃度的外延層。器件側照明的7>知應用不能滿足按比例縮放趨勢和在這種應用中的目標，其包括通過先進的金屬互連而減小了象素尺寸且提高了電路的功能性。相信背面照明可以實現這些目標，同時還提高器件的填充因數和量子效率。這些條件被用作測量實際上能夠照明圖像傳感器的光能的淨額的不同方式。填充因數，其指的是圖像傳感器的能夠暴露於光的百分比或部分，在傳統的器件側照明器件中，由於日益複雜的金屬化層和膜以及先進的器件形貌而被降低了。隨著填充因數的降低，衡量投射光能夠產生活性電子載流子的效率如何的量子效率也降低了。使用背面照明技術可以使這些所期望的對圖像傳感器性能的改進成為可能，這是因為器件側的特徵，例如器件圖形、金屬化層、互連和膜不會妨礙照明過程。結果是接近100%的填充因數、改進的抗反射塗層的靈活性以及增加了的量子效率。而且，背面照明允許先進的器件體系結構和互連的集成。然而，背面照明必須在器件側光電二極體的幾個孩i米內執行，以將可見光有效地轉換成電信號。這就需要從原始的所形成的矽結構的背面一致地且均勻地去除材料，以產生光滑的背面表面，其要求所述珪結構從幾百微米減薄到僅幾個微米，例如小於約15fim。而且，背面表面必須能夠祐純化，防止在所述表面處的光生栽流子的複合，同時還能利用在圖像傳感器器件內的電場，將這些光生載流子引導至收集光電二極體。使用常規的機械或化學手段來減薄所述矽結構不容易得到這些特徵。在這樣小的尺寸下，機械的減薄手段是不可行的，同時在圖像傳感器的物理特徵的容差內控制化學去除率也是困難的。
發明內容在本發明的不同方面中，提供一種矽半導體晶片，其具有良好的熱傳遞特性，同時提供對常見的半導體失效機理的抵抗力。因此，簡而言之，本發明旨在一種半導體晶片，其包括矽器件層、襯底以及矽保護層，所述矽保護層設置在所述器件層和所述襯底之間。所述襯底具有中心軸、通常垂直於所述中心軸的前表面和後表面、圓周邊緣、以及從所述中心軸延伸到所述圓周邊緣的半徑。所述保護層具有至少約0.5pm的厚度且被摻雜，所述保護層中的摻雜劑的濃度在約6.0xio'7載流子/，3和約1.(^102。載流子/，3之間。所述襯底和所述器件層也被摻雜，其中所述襯底和器件層中的摻雜劑濃度小於約l.Oxio'7栽流子/，3。本發明還旨在一種製備這種半導體晶片的方法。其它目的和特徵將在下文中部分地明顯和部分地指出。圖l是本發明的半導體晶片的示意性截面圖。圖2是本發明的半導體晶片自頂而下的示意圖，其中圖2中的軸與圖1中的軸一致。圖3是具有高摻雜保護層和輕摻雜襯底的半導體晶片的載流子濃度分布的圖示。圖4是在實例1中詳細描述的具有輕摻雜器件層和高摻雜襯底的半導體晶片的載流子濃度分布的圖示。圖5是具有高摻雜襯底的250jmi半導體晶片的局部加熱下的散熱熱圖表。圖6是具有高摻雜保護層和輕摻雜襯底的250nm半導體晶片的局部加熱下的散熱熱圖表。圖7是具有高摻雜襯底的500nm半導體晶片的局部加熱下的散熱熱圖表。圖8是具有高摻雜保護層和輕摻雜襯底的500nm半導體晶片的局部加熱下的散熱熱圖表。圖9是示出在實例2中詳細描述的多個半導體結構隨著溫度變化的熱導率的曲線圖。圖10是用於圖像傳感器應用的半導體晶片的載流子濃度分布的圖示。在所有的附圖中，對應的附圖標記表示對應的部分。具體實施例方式現在參考圖1，在本發明的不同方面中，提供一種半導體晶片1，其具有改善的熱導率。半導體晶片1具有前表面F、後表面B以及假想的中心軸A，在上下文中使用的術語"前，，和"後"僅僅區分晶片的兩個主要的、通常為平坦的表面。半導體晶片l還包括矽器件層3、矽保護層5和襯底7。為了抑制各種公知的器件失效機理，襯底7的熱導率優選比保護層5的熱導率至少大5%(在不超過125。C的溫度下)。更優選地，襯底7的熱導率比保護層5的熱導率至少大10。/。(在不超過125。C的溫度下)。例如，在某些實施例中，在不超過125。C的溫度下，襯底7的熱導率將比保護層5的熱導率至少大15%、至少大20%或甚至至少大25%。現在參考圖2，半導體晶片1具有假想的半徑R，其從軸A延伸到半導體晶片1的邊緣E。因為本發明的半導體晶片用作器件製造工藝的初始材料，所以通常優選器件層3和矽保護層5實質上延伸跨過晶片的直徑。也就是說，通常優選器件層3和矽保護層5合併且關於軸A對稱地設置，並且從該軸至半導體晶片邊緣E延伸半徑R的長度的至少卯％。更優選地，器件層3和矽保護層5合併且關於軸A對稱地設置，並且從該軸至半導體晶片邊緣E延伸半徑R的長度的至少99%。現在參考圖3，示例了本發明的示例性半導體晶片的載流子濃度分布。如所示出的，半導體晶片的器件層(晶片的從深度為0到約2nm的區域)具有約1.0xio'6原子/縮3的摻雜劑濃度，矽保護層(晶片的深度為約3到約5nm的區域)具有1.0xio'9原子/，3的摻雜劑濃度，襯底(晶片的深度大於約6nm的區域)具有約1.0xio'5原子/cm3的摻雜劑濃度。根據本發明，當選擇半導體材料用於襯底時，可以將P型或N型摻雜劑用於摻雜器件層32、保護層33和襯底34中的每一個。I.襯底通常，襯底包括一材料，該材料上可以形成另外的層，且該材料典型地具有至少約120W/m.K的熱導率。襯底可以包括材料的單個層，或其可以包括多個層。然而，典型地，襯底是從才艮據例如Czochralski("Cz")或區熔法的已知技術中的一種生長的單晶矽錠切割來的。因此，為了示例的目的，這裡利用單晶矽晶片作為參考。因此，在一個應用中，用於本發明晶片的初始材料是從根據Cz晶體生長方法生長的單晶錠切下的珪襯底，其典型地具有150mm、200mm、300mm或更大的標稱直徑。該襯底可以被拋光，或可替換地，被研磨和刻蝕而不淨皮拋光。在例如FumioShimura，SemiconductorSiliconCrystalTechnology(1989)和SiliconChemicalEtching(JosefGrabmaiered.，1982)中公開了這種方法以及標準的矽切割技術。優選地，通過本領域技術人員公知的標準方法拋光和清潔襯底。例如參見HandbookofSemiconductorSiliconTechnology(WilliamC.O，Maraetal.eds.，19卯)。通常，單晶矽襯底被輕摻雜，以便其成為P-或N-矽，這些符號表示被常規地用於本領域中且描述於此。也就是說，對於P型摻雜應用，矽襯底通常具有小於約lxio"載流子/，3，例如小於約5xi0's栽流子/cm3。而且，襯底典型地包含至少約5xi0"載流子/c^以最小化在較低摻雜水平下觀察到的不期望的現象，例如有關氧的熱施主產生。例如，P摻雜的單晶矽襯底典型地具有在約5xi0"載流子/，3和約1Xl0'6栽流子/cm3之間。對於N型摻雜應用，珪襯底通常具有小於約5xi0'5載流子/cm3，例如小於約lxi0'5栽流子/cm3。在另一方面中，矽襯底具有比P十+或N十+矽的熱導率至少大出約5%的熱導率，這些術語常規地用於本領域中且描述於此。通常，摻雜的矽的熱導率與摻雜水平和大氣溫度相反地相關；即，摻雜的珪的熱導率隨著摻雜劑濃度和大氣溫度增加而降低。採集的數據表明，在室溫下，P十+或N++矽顯示出小於約114W/m*K的熱導率。因此，矽襯底的熱導率大於約120W/m.K。更典型地，矽襯底的熱導率大於約130W/m.K，例如大於約135W/m.K。在某些應用中，熱導率將大於約140W/m'K，或甚至大於約150W/m.K。單晶矽襯底包含至少一種摻雜劑，以使襯底具有各種所希望的性質。例如，襯底可以包括P型摻雜劑(即選自元素周期表的3族的元素，例如，硼、鋁、鎵和銦)或N型摻雜劑(即選自元素周期表的5族的元素，例如磷、砷、銻)。當希望P型摻雜時，摻雜劑優選為硼。當希望N型摻雜時，摻雜劑優選為磷。II.保護層保護層典型地包括高摻雜的矽來提供保護，以免遭受常見的器件失效機理，例如閂鎖和低擴散電流失效。根據應用，上文提及的合適的P型或N型摻雜劑中的任何一種都可以用於形成保護層。通常，保護層典型地包括大於約lxi0'8載流子/c^。例如，對於p型摻雜應用，高摻雜的矽保護層包括在約lxiO'8載流子/c^和約lxio"載流子/c^之間。當摻雜劑濃度#^徵為P+十時，通常的範圍包括在約8.5乂1018載流子/，3和約2.0xio'9栽流子/，3之間，而當摻雜劑濃度#^徵為P+時，通常的範圍包括在約3.2xio'8載流子/纖3和約8.5xio'9載流子/，3之間。在一個優選實施例中，保護層的摻雜劑濃度在約1.(^10'9載流子/，3和約1.25xio'9載流子/cm3之間。對於N型摻雜應用，高摻雜的矽保護層包括在約6.(^1017載流子/，3和約5xio'9載流子/讚3之間。當摻雜劑濃度^^徵為N+十時，通常的範圍包括在約1.2xio'9栽流子/，3和約3.5xio'9載流子/纖3之間，而當摻雜劑濃度,a徵為N+時，通常的範圍包括在約6.0xio'7載流子/c^和約4.5xio'8栽流子/c^之間。另一方面，保護層的特徵在於熱導率低於襯底的熱導率。也就是說，保護層的特徵在於，在室溫下，熱導率小於約114W/m.K。例如，保護層的特徵在於，在室溫下，熱導率小於約110W/m.K,或甚至小於約100W/mK。根據以上提及的襯底的熱導率，襯底具有大於約120W/m'K的熱導率且保護層具有小於約114W/m.K的熱導率。例如，在一個應用中，襯底的熱導率大於130W/m'K，且保護層的熱導率小於約114W/m'K。在另一應用中，襯底的熱導率大於135W/m'K,且保護層的熱導率小於約110W/nrK。保護層的電阻率是另一種評估栽流子濃度的方法。保護層的電阻率通常在約2.5mQ.cm和約25mft.cm之間，其中通常的範圍是在約5mn'cm和約10mn.cm之間以及在約10mft'cm和約20mft'cm之間。在一個優選實施例中，保護層的電阻率為約8mn'cm。通常，保護層足夠厚以提供所希望的保護，但是應儘可能薄以促進熱量從器件層傳遞到高熱導率襯底。典型地，保護層為至少約lnm厚，例如在約lnm和約10nm之間。更典型地，保護層的厚度將在約lnm和約5pm之間；且對於某些應用，保護層的厚度將在約lfim和約3^im之間。用於在矽襯底上形成重摻雜矽保護層的任何公知技術都可以用於形成保護層。例如，保護層可以通過利用外延沉積、離子注入以及氣相摻雜加高溫擴散來形成。這些技術中的每一種都是公知的且進一步詳細描述於本領域技術人員可以容易獲得的參考文獻中，例如StanleyWolf&R.N.Tauber,SiliconProcessingfortheVLSIEra-ProcessTechnology(1sted.1986)和StephenA.Campbell,TheScienceandEngineeringofMicroelectronicFabrication(2nded.2001)。外延層可以通過本領域通常已知的手段，例如描述於美國專利5789309中的外延生長工藝而沉積或生長在上述襯底的表面上。典型地，通過化學氣相沉積實現外延層的生長，因為這是用於在半導體材料上生長外延層的最靈活和最具成本效率的方法之一。通過外延沉積形成保護層的一個優點在於，在外延生長期間，現有的外延生長反應器可以與直接摻雜劑供給聯合使用。例如，當用硼摻雜矽時，高濃度的乙硼烷源氣體可以與栽氣混合，用於摻雜外延生長的保護層。在另一實施例中，將離子注入技術用於迫使摻雜劑原子進入到單晶矽襯底中。在又一實施例中，將氣相摻雜技術用於迫使摻雜劑原子^到單晶矽襯底中。當使用離子注入或氣相摻雜技術時，在升高的溫度下執行該技術，或隨後執行高溫退火，以使摻雜劑原子擴散到襯底中而形成保護層。與用於形成高摻雜的矽保護層的特定技術無關地，由高摻雜的保護層到輕摻雜的襯底之間的過渡產生的摻雜劑分布還產生電場，該電場將過量的電荷載流子從該界面導入到襯底中。通過產生使電荷載流子從保護層移走並因此從器件層移走的電場，保護層還有效地降低輻射引起的效應或失效的影響。III.器件層通常，器件層足夠厚以包括至少一個級(level)的電器件。器件層可以包括多於一個級的電器件；因此，厚度可以根據特定應用所需的級數而變化。器件層的厚度通常小於約25jun。例如，器件層的厚度將典型地在約lum和約25pm之間。對於某些應用，器件層的厚度將在約ljun和約20nm之間。在其它應用中，器件層的厚度將在約ljim和約10pm之間。在另外的其它應用中，例如在高速^t處理器器件中，器件層的厚度將在約lpm和約5nm之間。可替換地，對於某些應用，例如功率器件，器件層的厚度將在約5nm和約20nm之間。為了產生器件層，半導體晶片可以經歷如上所述的任何合適的外延沉積技術。執行生長的時間足以在外延生長反應器中形成希望厚度的器件層。器件層可以在生長外延層之後或與其生長的同時被摻雜。當在生長期間摻雜器件層時，可以採用直接摻雜劑供給；例如在用硼摻雜矽時，可以使用乙硼烷源氣體。摻雜劑水平與常規矽器件層一致，以便其典型地稱作P、P-、N或N-。即，器件層典型地包括在約7.5xio"載流子/cW和約2.5xio'6載流子/，3之間。例如，器件層典型地包括在約1><10'5載流子/，3和約lxio'6載流子/，3之間。根據應用，可以使用上述合適的P型(例如硼)或N型摻雜劑(例如磷)中的任何一種。用P型摻雜劑摻雜的器件層的典型應用包括例如高速微處理器器件，例如存儲器和邏輯應用。用N型摻雜劑摻雜的器件層的典型應用包括例如功率器件。IV.所產生的晶片特性和應用A.背面自動摻雜的防止在一個實施例中，利用本發明形成？/+/^-半導體結構，即，本發明可以用於形成具有高摻雜的P+保護層以及中度摻雜的P器件層的輕摻雜P-襯底。這種半導體結構可以用在其中需要避免背面自動摻雜的應用中，例如其中不希望有氧化物密封的具有輕摻雜器件層的重摻雜襯底，正如具有雙面拋光的結構的情況一樣。通過根據本發明形成P/P+ZP-半導體結構，實現了從器件層到保護層的P到P+過渡的功能等價，另一益處是避免了由於襯底的較低摻雜水平而使摻雜劑原子從結構的背面遷移到器件層。在該應用中，襯底具有約lxio'6載流子/c^以下的摻雜劑水平，P+保護層具有在約3.2xio'8載流子/cm3和約8.5xio'8載流子/，3之間的摻雜劑水平，且器件層具有在約lX10'4載流子/c^和約4X10'6載流子/，3之間的摻雜劑水平。保護層還可以是P+十層，其具有在約8.5xio's栽流子/c^和約2.0xi(^載流子/cw3之間。而且，P+保護層的厚度典型地在約lnm和約10nm之間，而器件層的厚度典型地在約2jun和約5nm之間。B.背面照明應用另外，根據本發明形成的？^++^-的半導體結構有利於製造用於背面照明應用例如改進的CMOS圖像傳感器器件中的薄矽結構。圖16示出在該應用中用於典型的？^++^-半導體結構的典型載流子濃度分布。在形成卩"++^-半導體結構之後，P-襯底的後表面暴露於鹼性刻蝕劑一段時間，該時間段足以基本上去除所有襯底材料並獲得具有高度均勻厚度的均勻減薄的P/P+十矽結構。即，在本發明的該應用中，高摻雜P++(或甚至是P+++)保護層作為鹼性刻蝕劑的刻蝕停止層。典型的刻蝕劑包括例如適當濃度的四甲基氫氧化銨(TMAH)、氫氧化鉀(KOH)和氫氧化鈉(NaOH)的化合物。在一個優選應用中，將TMAH用於鹼性刻蝕劑中，其中TMAH的一個優選濃度是約25wt%。高摻雜的保護層作為使用鹼性刻蝕劑的刻蝕停止層，這是因為P-襯底以比？++保護層的刻蝕速率快約10倍到約20倍的刻蝕速率被刻蝕。例如，圖10圖示了可以怎樣將鹼性刻蝕劑用於將材料學去除到至少在約10nm處所示的垂直虛線，以及可能地將材料去除到在約6nm處所示的垂直虛線。為該應用執行的刻蝕可以可選地發生在電化學電池中，其將增加刻蝕速率且在刻蝕之後促進可選擇的電化學鈍化步驟。可選擇地，在將P-襯底的剩餘後表面暴露於鹼性化學刻蝕劑之前，採用機械手段，例如研磨或拋光，來去除P-襯底的後表面的大部分(substantialportion)。在這種情況下，在採用鹼性刻蝕劑之前，使用機械手段去除P-襯底厚度的大於約75%，例如去除襯底厚度的大於約80%、90。/。或甚至大於約95%。例如，再次參考圖10,機械手段可以用於將材料去除到至少在約10nm處所示的垂直虛線，且接著鹼性刻蝕劑可以用於將另外的材料去除到在約6nm處所示的垂直虛線。而且，可選擇地，由襯底的去除所暴露的？++表面暴露於酸性刻蝕劑，以進一步減薄？^++矽結構和進一步平滑化P十+表面。在一個應用中，例如，酸性刻蝕劑包括氫氟酸、硝酸和乙酸的溶液(HNA)。再次參考圖10，酸性刻蝕劑可以用於去除從在約6jim處所示的垂直虛線到在約3nm處所示的垂直虛線的材料。在該應用中，襯底具有約lxio"載流子/c^以下的摻雜劑水平，保護層14具有大於約lxi0"載流子/，3，例如在約lxio"載流子/c^和約1.0xiM載流子/價3之間的摻雜劑水平。例如，保護層可以具有在約5.0xi0"載流子/o^和約1.(^102°載流子/，3之間。以這樣的濃度摻雜的矽通常稱作高摻雜P十+或甚至P+十+矽層。而且，在該應用中限制保護層的厚度，其中較高的摻雜濃度對應於較薄的保護層。例如，作為刻蝕停止層的保護層的典型厚度小於約5nm,例如小於2nm，小於約lnm或甚至小於約0.5nm。在一個應用中，保護層進一步包括Ge，以作為晶格應變緩和物(reliever),該晶格應變緩和物允許高摻雜的保護層具有比以上報導的更大的厚度。最後，器件層的厚度典型地在約2nm和約15nm之間，例如厚度在約2jim和約lOpm之間。在一個應用中，器件層是在約2nm和約5fim之間。所得到的P/P十+矽結構的背面P+十表面是平滑的，這最小化了背面照明期間的光散射。而且，由從器件層到保護層的過渡而形成的摻雜梯度產生電場，該電場促進電子從背面照明的表面遷移出來且朝向器件層遷移，這在圖^象傳感器器件中是有利的，因為在光電二^L管結處量子效率增大。已經詳細描述了本發明，在不脫離所附的權利要求限定的本發明的範圍的情況下，顯然可以進行^修改和變化。實例提供下列非限制性實例以進一步示例本發明。實例1準備兩種類型的半導體晶片，第一種類型具有P-襯底，代表本發明的示例性半導體晶片，以及第二種類型具有P+十襯底，代表本領域已知的半導體晶片。P型摻雜劑用於每一種類型的半導體晶片。具有P-襯底的半導體晶片具有這樣的栽流子濃度分布，其中濃度為約lxio'6載流子/c^的器件層延伸到晶片中約2nm,濃度為約lxio'9載流子/，3的保護層延伸到晶片中是約3到約5nm的深度，以及濃度為約lxio'5載流子/，3的襯底從約6nm延伸穿過晶片的深度。具有P+十襯底的半導體晶片具有這樣的載流子濃度分布，其中濃度為約lxio'6載流子/cV的器件層延伸到晶片中約2nm，以及濃度為約lxio'9栽流子/，3的襯底從約3nm延伸穿過晶片的深度。每種類型的半導體晶片的摻雜分布分別在圖3和4中示出。值得注意地，圖3和4顯示，與每種類型的半導體晶片相關聯的載流子摻雜劑分布都是約化m的相同深度，即，兩種類型的晶片都在從晶片的前表面約2到3nm處有P/P+十過渡。這種過渡證明器件失效保護存在於本發明的示例性半導體晶片的器件/保護層界面處。而且，在重摻雜的保護層和輕摻雜的襯底之間的界面處的摻雜梯度產生電場，該電場進一步減小了在器件層之下的襯底中產生的電荷載流子的聚集，從而改善了本發明的示例性半導體晶片中的保護層的保護功能。然後，在均勻加熱和局部熱斑的兩種條件下，對在圖3和4中所示的晶片執行熱建才莫(thermalmodeling)。使用在輕摻雜P-和重摻雜P十+襯底之間的公認的(accepted)20%熱導率差異產生模擬。利用分布到代表理論上的晶片的20mmx20mm柵格的功率來建模兩種條件，該理論上的晶片被分成lmmxlmm的柵格方塊。為了在均勻加熱^H牛下建^f莫晶片，160W的工作功率;^皮均勻地分歉在20mmx20mm的柵格上。為了利用局部熱斑建模晶片，增大為IO倍的局部功率(即1600W)集中在兩個分離的lmmxlmm的柵格方塊中以才莫擬熱斑，同時保持相同的總晶片工作功率。在兩種條件下對250pm和500nm的晶片厚度執行建模。熱建模的結果在下面示於表格1和2中，分別對應於均勻加熱條件和局部熱斑條件。建才莫還假定在襯底的底部處的熱傳遞係數是0.84kW/m2K，該值M於文獻中所公開的數值。表ltableseeoriginaldocumentpage16表2tableseeoriginaldocumentpage17熱建模的結果顯示，在均勻功率分布的情況下，兩個晶片提供相似的熱耗散。具體地，表1顯示，與對應的？++襯底樣品相比，兩個p-襯底樣品達到的最大晶片溫度為，對於250jim樣品僅低0.2。C以及對於500nm樣品僅低0.3。C。這種熱耗散的小的提升表明在均勻加熱條件下，給定晶片的襯底的摻雜濃度對熱耗散具有很'J、的影響。但是在局部熱斑的模型中，表2顯示，具有P-襯底的半導體晶片M部熱斑更有效地散熱。具體地，P-襯底晶片樣品的結果是，與對應的P++襯底晶片的最大晶片溫度相比，對於250nm樣品，最大晶片溫度低約5。C，而對於500nm樣品，最大晶片溫度低約4.4。C。還生成了等溫線圖，以由熱斑模擬進一步示例晶片之間的差異。圖5和6涉及具有約250nm總厚度的晶片，其中圖5示出具有P十+襯底的晶片的等溫線圖，以及圖6示出具有P-襯底的晶片的等溫線圖。相似地，圖7和8涉及具有約500nm總厚度的晶片，其中圖7示出具有P十+襯底的晶片的等溫線圖，以及圖8示出具有P-襯底的晶片的等溫線圖。所有這四幅等溫線圖顯示，在具有P-襯底的晶片中，lmmxlmm柵格方塊熱斑的溫度沒有在具有P十+襯底的晶片中的那麼強烈。實例2除了在實例1中形成的兩個半導體晶片，如下所述，形成七個另外的具有不同襯底的半導體晶片。除了下述樣品95以外，所有的樣品都是才艮據CZ生長方法形成的。為了該實例的目的，將從實例l形成的具有P-襯底的半導體晶片稱作樣品91，而將具有P+十襯底的半導體晶片稱作樣品92。此外，樣品93是這樣的半導體晶片，其實質上由P+材料，即，以本發明的保護層和襯底之間的水平例如約5xio"載流子/cW摻雜的材料構成。樣品94是這樣的半導體晶片，其實質上由同時摻雜有P-和N-摻雜水平的矽材料，即，包括小於約lxio'6p型載流子/c^和小於約ixW6N型栽流子/，3，例如每種摻雜劑約lxio'5載流子/^的材料構成。樣品95是這樣的半導體晶片，其實質上由根據區熔法形成且摻雜成如對於樣品94所定義的P-材料的矽材料構成。樣品96是這樣的半導體晶片，其實質上由摻雜成如對於樣品94所定義的P-材料且具有低濃度的氧填隙子的矽材料構成。樣品97是這樣的半導體晶片，其實質上由摻雜成如對於樣品94所定義的P-材料且具有高濃度的氧填隙子的矽材料構成。樣品98是這樣的半導體晶片結構，其具有摻雜成如對於樣品94所定義的P-的P-材料的襯底和形成於襯底上的P-材料的外延層。P-外延層約IO拜厚。樣品99是這樣的半導體晶片結構，其具有摻雜成如對於樣品94所定義的P-的P-材料的襯底和形成於襯底上的P-材料的外延層。P-外延層約50,厚。在25。C、50°C、75°C、100。C和125。C下，對樣品91-99進行熱導率測量。結果圖示在圖15中，其示出，與溫度無關地，樣品92的熱導率最低，且樣品91和94-99的熱導率最高。樣品91和94-99都顯示出基本上相似的熱導率分布的事實表明，這些樣品之間變化的變量對它們的熱導率影響很小。此外，樣品93顯示出介於樣品92與樣品組91和94-"之間的熱導率。這證明矽結構的摻雜濃度是對熱導率的影響最大的變量。而且，這些數據顯示，在約25。C下，熱導率從樣品92到樣品91和94-99增加了約23%,而在約125。C下，熱導率從樣品92到樣品91和94-99增加了約13%。這證明，如在此所述的本發明的半導體結構顯示出在約25。C和約125。C之間的溫度下，熱導率增加了至少5%。當在此使用涉及摻雜劑的術語"摻雜劑"、"輕摻雜"、"重摻雜"或其它術語和短語時，應理解，除非另外明確說明，其是指P型或N型摻雜劑。當介紹本發明的要素或本發明的優選實施例時，冠詞"一"、"該"和"所述"意指表示存在一個或多個要素。術語"包括"、"包含"和"具有"旨在非遍舉的，且表示可以存在除了所列的要素之外的其它要素。綜上所述，可以看出，實現了本發明的幾個目標且獲得了其它有利的結果。由於在不脫離本發明的範圍的情況下，可以對上述產品和方法作出各種改變，以上描述中所包含的和附圖中所示出的所有內容都旨在解釋為示例性的而非限制性的。權利要求1.一種半導體晶片，包括襯底，其具有中心軸、通常垂直於所述中心軸的前表面和後表面、圓周邊緣、以及從所述中心軸延伸至所述圓周邊緣的半徑，其中所述襯底具有約1×1017載流子/cm3以下的摻雜劑濃度；矽器件層；以及矽保護層，其被設置在所述器件層和所述襯底之間，所述矽保護層以約6.0×1017載流子/cm3和約1×1020載流子/cm3之間的摻雜劑濃度被摻雜，且具有至少約0.5μm的厚度。2.根據權利要求1的半導體晶片，其中所述保護層具有約lnm和約5pm之間的厚度。3.根據權利要求1的半導體晶片，其中所述保護層以約8.5xio's載流子/，3和約2.0xio"載流子/c^之間的摻雜劑濃度被摻雜。4.根據權利要求1的半導體晶片，其中所述保護層以約3，2xio's栽流子/，3和約8.5X10'8載流子/cm3之間的摻雜劑濃度被摻雜。5.根據權利要求3的半導體晶片，其中所述村底具有約5xio"載流子/價3和約lxio"載流子/c^之間的摻雜劑濃度。6.根據權利要求1的半導體晶片，其中所述器件層被摻雜有P型摻雜劑。7.根據權利要求l的半導體晶片，其中所述器件層被摻雜有硼。8.根據權利要求1的半導體晶片，其中所述襯底^皮摻雜有約5xio"載流子/c^和約^10|6載流子/，3之間的濃度的P型摻雜劑；所述保護層被摻雜有約3.2xio's載流子/，3和約2.0xio'9載流子/c^之間的濃度的P型摻雜劑，且具有約lnm和約10nm之間的厚度；以及所述器件層^皮摻雜有約lxio"栽流子/c^和約4xio"載流子/cW之間的濃度的P型摻雜劑。9.根據權利要求1的半導體晶片，其中所述保護層^皮摻雜有高於約1.0><10|9載流子/，3和約1.0xi(^載流子/，3的濃度的P型摻雜劑，且具有小於約5jtm的厚度；以及所述器件層的厚度在約2jim和約15ftm之間。10.根據權利要求9的半導體晶片，其中所述保護層具有小於約2nm的厚度，且所述器件層的厚度在約2jim和約5nm之間。11.一種製備半導體晶片的方法，所述半導體晶片包括襯底，所述襯底具有中心軸、通常垂直於所述中心軸的前表面和後表面、圓周邊緣、以及從所述中心軸延伸至所述圓周邊緣的半徑，其中所述襯底具有約lxio'7載流子/，3以下的摻雜劑濃度，所述方法包括以下步驟在所述襯底的所述前表面上形成保護層，所述保護層以約6.0xio'7載流子/，3和約1.0xio2。載流子/，3之間的摻雜劑濃度被摻雜，且具有至少約0.5nm的厚度；以及在所述保護層的與所述襯底的所述前表面平行的暴露表面上形成器件層，所述器件層以約lxio卩載流子/c^以下的摻雜劑濃度被摻雜。12.根據權利要求ll的方法，其中所述保護層通過將所述襯底的所述表面暴露於包括矽和摻雜劑的氣氛而形成，以沉積矽外延層。13.根據權利要求ll的方法，其中所述保護層通過在所述襯底的所述表面中注入摻雜劑離子而形成。14.根據權利要求ll的方法，其中通過將所述村底的所述表面暴露於包括摻雜劑的氣體而形成第一層，以形成氣相摻雜層。15.根據權利要求11的方法，其中所述保護層具有約lnm和約5jtm之間的厚度。16.根據權利要求11的方法，其中所述保護層以約8.5xio'8載流子/cm3和約2.0xio"載流子/c^之間的摻雜劑濃度被摻雜。17.根據權利要求11的方法，其中所述保護層以約3.2xi(T栽流子/cm3和約8.5xio'8載流子/，3之間的摻雜劑濃度被摻雜。18.根據權利要求16的方法，其中所述襯底具有約5xio"栽流子/，3和約lxiO's載流子/c^之間的摻雜劑濃度。19.根據權利要求11的方法，其中所述器件層被摻雜有P型摻雜劑。20.根據權利要求ll的方法，其中所述器件層被摻雜有硼。21.根據權利要求ll的方法，其中所述襯底被摻雜有約5xio'4栽流子/c^和約lxio"栽流子/cW之間的濃度的P型摻雜劑；所述保護層被摻雜有約3.2xio'8載流子/c/^和約2.(^10|9載流子/，3之間的濃度的P型摻雜劑，且具有約ljim和約10nm之間的厚度；以及所述器件層被摻雜有約lxio"載流子/，3和約4xio'6載流子/，3之間的濃度的P型摻雜劑。22.根據權利要求11的方法，其中所述村底被摻雜有約5xiO"載流子/cW和約^116載流子/，3之間的濃度的P型摻雜劑；所述保護層被摻雜有約1.0xi(T載流子/c一和約1.(^102。載流子/，3之間的濃度的P型摻雜劑，且具有小於約3nm的厚度；所述器件層具有約2nm和約15nm之間的厚度；以及所述方法還包括第一刻蝕步驟，其中所述襯底的所述後表面暴露於鹼性刻蝕劑一段時間，所述時間段足以去除基本上所有的所述襯底，暴露所述保護層。23.根據權利要求22的方法，其中所述刻蝕劑包括選自氫氧化鉀、氫氧化鈉、四曱基氫氧化銨及其組合中的一種化合物。24.根據權利要求22的方法，其中所述方法還包括將通過所述第一刻蝕暴露的所述保護層暴露於第二刻蝕步驟，其中所述保護層暴露於酸性刻蝕劑。25.根據權利要求24的方法，其中所述酸性刻蝕劑包括氫氟酸、硝酸和乙酸的溶液。26.根據權利要求22的方法，其中所述保護層具有小於約2nm的厚度，且所述器件層的厚度在約2nm和約5nm之間。全文摘要本發明一般涉及一種外延矽半導體晶片，其具有增加了的熱導率，以將熱量從器件層傳遞走，同時還具有對例如閂鎖失效和輻射效應失效的常見失效機理的抵抗力。所述半導體晶片包括輕摻雜器件層、高摻雜保護層以及輕摻雜襯底。本發明還涉及一種形成這種外延矽晶片的方法。文檔編號H01L27/02GK101410977SQ200780011360公開日2009年4月15日申請日期2007年1月26日優先權日2006年1月31日發明者M·R·西克瑞斯特申請人:Memc電子材料有限公司