一種n-i-p型pin器件及其製造方法

2023-07-11 23:36:56

專利名稱：一種n-i-p型pin器件及其製造方法
技術領域：
本發明涉及半導體製造領域，特別是涉及一種N-1-P型PIN器件。本發明還涉及一種N-1-P型PIN器件的製造方法。
背景技術：
為了增加PIN器件的正嚮導通電流，改善器件的插入損耗一般能採用兩種方法:一、可以通過調整器件的雜質分布；二、可以通過增加器件的面積。而通過調整器件雜質分布來增加器件正嚮導通電流的方法是非常有限的，增加器件面積的話，對於整個電路來說就會增加電路的整體面積，無疑是非常不利的；同時，從半導體製造成本來開率，增加器件面積也意味著器件製造成本的增加。

發明內容
本發明要解決的技術問題是提供一種N-1-P型PIN器件在不增加器件面積的前提下與現有N-1-P型PIN器件比較具有較低的插入損耗和較高的隔離度。為解決上述技術問題，本發明的N-1-P型PIN器件，包括:P型襯底上形成有集電區，集電區上方形成有發射區，集電區中形成有被集電區和發射區隔離的四個淺溝槽隔離區；位於兩側的兩個淺溝槽隔離區底部形成有P型膺埋層，位於中間的兩個淺溝槽隔離區集電區之間形成有N型膺埋層，N型膺埋層與發射區相連；多晶矽層形成於淺溝槽隔離區的上方，位於發射區的兩側；P型膺埋層和N型膺埋層通過深接觸孔引出連接金屬連線，發射區通過接觸孔引出連接金屬連線，接觸孔和深接觸孔中具有鈦或錫以及金屬鎢。所述P型膺埋層具有硼離子或銦離子。所述集電區具有磷離子或砷離子。所述發射區具有磷離子或砷離子。所述N型膺埋層具有磷離子或砷離子。本發明N-1-P型PIN器件的製造方法，包括:(I)在P型襯底上刻蝕四個被有源區隔離開的淺溝槽隔離區，在淺溝槽隔離區內製造隔離側牆，將中間兩個的淺溝槽隔離區遮蔽，在兩側的淺溝槽隔離區底部進行P型離子注入，形成P型膺埋層；(2)將各淺溝槽隔離區內的隔離側牆去除，將兩側的兩個淺溝槽隔離區遮蔽，向中間兩個淺溝槽隔離區的底部與側面進行帶角度的N型離子注入，形成N型膺埋層；(3)去除製作淺溝槽隔離區時遺留的氮化矽，注入N型離子形成集電區，進行熱退火；(4)澱積多晶矽層；(5)定義發射區窗口，注入N型離子形成發射區；(6)刻蝕多晶矽層後將P型膺埋層和N型膺埋層通過深接觸孔弓I出連接金屬連線，發射區通過接觸孔引出連接金屬連線，在接觸孔和深接觸孔中具有鈦或錫以及金屬鎢。進一步改進所述方法，實施步驟(I)時，注入硼或銦離子，劑量為IeHcnT2至lel6cnT2,能量小於 15keV。進一步改進所述方法，實施步驟(2)時，淺溝槽隔離區側面N型膺埋層的N型離子濃度大於lel9cm_2,注入N型離子為磷或砷,劑量為lel4cm_2至lel6cm_2,能量小於15keV。進一步改進所述方法，實施步驟(3)時，注入磷或砷離子，劑量為lel2cm_2至5el3cnT2，能量為 IOOkeV 至 2000keV。進一步改進所述方法，實施步驟(5)時，注入磷或砷離子，劑量為IeHcnT2至lel6cnT2，能量為 2keV 至 IOOkeV。本發明的N-1-P型PIN器件通過在淺溝槽隔離區側面製造N型膺埋層，將N型膺埋層與N型重摻雜區(發射區)相連的方法，在不增加器件面積的情況下，增加了 N型重摻雜區的表面積，能增加器件的正嚮導通電流，降低器件的插入損耗，提高器件的隔離度。


下面結合附圖與具體實施方式
對本發明作進一步詳細的說明:圖1是一種現有N-1-P型PIN器件的示意圖。圖2是本發明PIN器件的示意圖。圖3是一 PIN器件的剖面圖，用於說明在相同器件面積的前提下，本發明比較現有N-1-P型PIN器件增加了 N型重摻雜區的面積。圖4是本發明PIN器件製造方法的流程圖。圖5是本發明PIN器件製造方法的示意圖一，其顯示步驟(I)形成的器件。圖6是本發明PIN器件製造方法的示意圖二，其顯示步驟(2)形成的器件。圖7是本發明PIN器件製造方法的示意圖三，其顯示步驟(3)形成的器件。圖8是本發明PIN器件製造方法的示意圖一，其顯示步驟(4)形成的器件。圖9是本發明PIN器件製造方法的示意圖一，其顯示步驟(5)形成的器件。
具體實施例方式如圖2所示，本發明的N-1-P型PIN器件，包括:P型襯底上形成有集電區，集電區上方形成有發射區，集電區中形成有被集電區和發射區隔離的四個淺溝槽隔離區；位於兩側的兩個淺溝槽隔離區底部形成有P型膺埋層，位於中間的兩個淺溝槽隔離區集電區之間形成有N型膺埋層，N型膺埋層與發射區相連；多晶矽層形成於淺溝槽隔離區的上方，位於發射區的兩側；P型膺埋層和N型膺埋層通過深接觸孔引出連接金屬連線，發射區通過接觸孔引出連接金屬連線，接觸孔和深接觸孔中具有鈦或錫以及金屬鎢。如圖3所示，一 PIN器件的剖面圖，以有源區邊長5umX5um為例，在有源區均勻地刻蝕四個淺溝槽隔離區，深度為4000埃，現有的PIN器件N型重摻雜區的表面積為5umX5um = 25um2，本發明PIN器件的N型重摻雜區的表面積為:5umX5um+4umX4umX IumX0.4um = 31.4um2,本發明的N型重慘雜區域的表面積比現有的PIN器件增加了 25%，器件的正嚮導通電流也會大幅度地增加，器件的插入損耗也得到大大地改善.如果版圖的淺溝槽隔離區密度增加，則器件增加的表面積更大，器件的正嚮導通電流也就越大。如圖4所示，本發明PIN器件的製造方法，包括:(I)如圖5所示，在P型襯底上刻蝕四個被有源區隔離開的淺溝槽隔離區，在淺溝槽隔離區內製造隔離側牆，將中間兩個的淺溝槽隔離區遮蔽，在兩側的淺溝槽隔離區底部進行P型離子注入，形成P型膺埋層；(2)如圖6所示，將各淺溝槽隔離區內的隔離側牆去除，將兩側的兩個淺溝槽隔離區遮蔽，向中間兩個淺溝槽隔離區的底部與側面進行帶角度的N型離子注入，形成N型膺埋層；(3)如圖7所示，去除製作淺溝槽隔離區時遺留的氮化矽，注入N型離子形成集電區，進行熱退火；(4)如圖8所示，澱積多晶矽層；(5)如圖9所示，定義發射區窗口，注入N型離子形成發射區； (6)刻蝕多晶矽層後將P型膺埋層和N型膺埋層通過深接觸孔弓I出連接金屬連線，發射區通過接觸孔引出連接金屬連線，在接觸孔和深接觸孔中具有鈦或錫以及金屬鎢，形成如圖2所示PIN器件。 以上通過具體實施方式
和實施例對本發明進行了詳細的說明，但這些並非構成對本發明的限制。在不脫離本發明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發明的保護範圍。
權利要求
1.一種N-1-P型PIN器件，其特徵是，包括:P型襯底上形成有集電區，集電區上方形成有發射區，集電區中形成有被集電區和發射區隔離的四個淺溝槽隔離區；位於兩側的兩個淺溝槽隔離區底部形成有P型膺埋層，位於中間的兩個淺溝槽隔離區集電區之間形成有N型膺埋層，N型膺埋層與發射區相連；多晶矽層形成於淺溝槽隔離區的上方，位於發射區的兩側；P型膺埋層和N型膺埋層通過深接觸孔引出連接金屬連線，發射區通過接觸孔引出連接金屬連線，接觸孔和深接觸孔中具有鈦或錫以及金屬鎢。
2.如權利要求1所述的PIN器件，其特徵是:P型膺埋層具有硼離子或銦離子。
3.如權利要求1所述的PIN器件，其特徵是:集電區具有磷離子或砷離子。
4.如權利要求1所述的PIN器件，其特徵是:發射區具有磷離子或砷離子。
5.如權利要求1所述的PIN器件，其特徵是:N型膺埋層具有磷離子或砷離子。
6.一種N-1-P型PIN器件的製造方法，其特徵是，包括: (1)在P型襯底上刻蝕四個被有源區隔離開的淺溝槽隔離區，在淺溝槽隔離區內製造隔離側牆，將中間兩個的淺溝槽隔離區遮蔽，在兩側的淺溝槽隔離區底部進行P型離子注入，形成P型膺埋層； (2)將各淺溝槽隔離區內的隔離側牆去除，將兩側的兩個淺溝槽隔離區遮蔽，向中間兩個淺溝槽隔離區的底部與側面進行帶角度的N型離子注入，形成N型膺埋層； (3)去除製作淺溝槽隔離區時遺留的氮化矽，注入N型離子形成集電區，進行熱退火； (4)澱積多晶娃層； (5)定義發射區窗口，注入N型離子形成發射區； (6)刻蝕多晶矽層後將P型膺埋層和N型膺埋層通過深接觸孔弓I出連接金屬連線，發射區通過接觸孔引出連接金屬連線，在接觸孔和深接觸孔中具有鈦或錫以及金屬鎢。
7.如權利要求6所述PIN器件的製造方法，其特徵是:實施步驟(I)時，注入硼或銦離子，劑量為IeHcnT2至lel6cm_2，能量小於15keV。
8.如權利要求6所述PIN器件的製造方法，其特徵是:實施步驟(2)時，淺溝槽隔離區側面N型膺埋層的N型離子濃度大於lel9cm_2。
9.如權利要求8所述PIN器件的製造方法，其特徵是:實施步驟(2)時，注入N型離子為磷或砷，劑量為IeHcnT2至lel6cm_2，能量小於15keV。
10.如權利要求6所述PIN器件的製造方法，其特徵是:實施步驟(3)時，注入磷或砷離子，劑量為 lel2cnT2 至 5el3cnT2，能量為 IOOkeV 至 2000keV。
11.如權利要求6所述PIN器件的製造方法，其特徵是:實施步驟(5)時，注入磷或砷離子，劑量為lel4cm 2至lel6cm 2，能量為2keV至IOOkeV。
全文摘要
本發明公開了一種N-I-P型PIN器件，包括P型襯底上形成有集電區，集電區上方形成有發射區，集電區中形成有被集電區和發射區隔離的四個淺溝槽隔離區；位於兩側的兩個淺溝槽隔離區底部形成有P型膺埋層，位於中間的兩個淺溝槽隔離區集電區之間形成有N型膺埋層，N型膺埋層與發射區相連；多晶矽層形成於淺溝槽隔離區的上方，位於發射區的兩側；P型膺埋層和N型膺埋層通過深接觸孔引出連接金屬連線，發射區通過接觸孔引出連接金屬連線，接觸孔和深接觸孔中具有鈦或錫以及金屬鎢。本發明還公開了所述PIN器件的製造方法。本發明的PIN器件在不增加器件面積的前提下，增加了N型重摻雜區表面積，能增加器件正嚮導通電流，降低器件插入損耗，提高器件隔離度。
文檔編號H01L21/329GK103165654SQ201110422749
公開日2013年6月19日 申請日期2011年12月16日 優先權日2011年12月16日
發明者胡君, 劉冬華, 錢文生, 段文婷, 石晶 申請人:上海華虹Nec電子有限公司