經過改進的用於雙鑲嵌工藝的間隙填充方法
2023-07-06 16:51:31 2
專利名稱：經過改進的用於雙鑲嵌工藝的間隙填充方法
技術領域：
本發明涉及半導體領域，具體而言，本發明涉及用於雙鑲嵌工藝的間隙填充方法。
背景技術：
半導體集成電路(IC)產業經歷了快速發展。IC材料和設計方面的技術進步產生了 IC代，其中每個代都具有比上一個代更小和更複雜的電路。然而，這些進步增加了加工和製造IC的複雜度，因此，為了實現這些進步，需要在IC加工和製造方面的同樣發展。在IC發展過程中，功能密度(即每晶片面積上互連器件的數量)大幅增加了而幾何尺寸(即，使用製造工藝可以做出的最小組件(或線))降低了。為形成越來越多的互連部件如通孔和金屬線已開發了雙鑲嵌工藝。雙鑲嵌工藝涉及形成間隙或者開口。傳統雙鑲嵌工藝採用種子層加鍍銅工藝來填充間隙。然而，隨著半導體器件尺寸繼續縮小，這種方法可能遇到問題。例如，在20納米(nm)製造工藝中，間隙 可能變得太窄，從而可能導致採用常規雙鑲嵌工藝不能進行合適的填充。間隙的頂部可能被阻塞了，在下面可能形成空隙。結果，降低了半導體器件的性能。因此，雖然目前的雙鑲嵌工藝大體上足以實現它們的預期用途，但在各方面仍不是完全令人滿意的。
發明內容
為了解決現有技術中存在的問題，根據本發明的一個方面，提供了一種製造半導體器件的方法，包括形成具有多個第一開口的經圖案化的介電層；在所述經圖案化的介電層上方形成導電襯層，所述導電襯層部分地填充所述第一開口 ；在所述導電襯層位於所述第一開口外的部分上方形成經圖案化的溝槽掩模層，從而形成多個第二開口，其中，所述第二開口的至少一個子集設置在所述第一開口的上方；在所述第一開口中沉積導電材料以形成多個通孔，以及在所述第二開口中沉積導電材料以形成多個金屬線；以及去除所述溝槽掩模層。在上述方法中，進一步包括在去除所述溝槽掩模層之後，去除所述導電襯層的未被所述金屬線覆蓋的部分；在部分所述經圖案化的介電層的上方以及在所述金屬線的側壁上形成介電阻擋層，從而形成多個第三開口 ；用低k介電材料填充所述第三開口 ；以及對所述低k材料實施化學機械拋光工藝。在上述方法中，其中，形成所述導電襯層包括原子層沉積工藝和化學汽相沉積工藝之一 O在上述方法中，其中，形成所述導電阻擋層包括原子層沉積工藝、化學汽相沉積和物理汽相沉積工藝之一。在上述方法中，其中，所述沉積包括以以無電電鍍工藝、電鍍工藝或是物理汽相沉積工藝沉積銅作為所述導電材料。在上述方法中，進一步包括，在形成所述經圖案化的介電層之前在襯底上方形成互連層，所述互連層包含多個另外的金屬線；以及在所述互連層上方形成蝕刻停止層；其中形成所述經圖案化的介電層包括在所述蝕刻停止層上形成所述經圖案化的介電層；以及所述經圖案化的介電層包含低k介電材料。在上述方法中，進一步包括在形成所述導電襯層之前，在所述經圖案化的介電層的上方形成導電阻擋層；並且其中，在所述導電阻擋層上形成所述導電襯層。在上述方法中，進一步包括在形成所述導電襯層之前，在所述經圖案化的介電層的上方形成導電阻擋層，並且其中，在所述導電阻擋層上形成所述導電襯層，其中所述導電襯層包括非銅金屬材料，以及所述導電阻擋層包含選自由鉭、氮化鉭、鈦、氮化鈦、和氧化錳組成的組的材料。在上述方法中，進一步包括在形成所述導電襯層之前，在所述經圖案化的介電層的上方形成導電阻擋層，並且其中，在所述導電阻擋層上形成所述導電襯層，其中，所述導電阻擋層和所述導電襯層每一個都薄於約50埃。
根據本發明的另一方面，還提供了一種製造半導體器件的方法，包括在襯底上方形成互連層，所述互連層包括多個第一金屬線組件；在所述互連層上方形成蝕刻停止層；在所述互連層上方形成第一低k介電層，所述第一低k介電層包含多個第一開口 ；在所述第一低k介電層上方形成導電阻擋層；在所述導電阻擋層上方形成導電襯層，所述導電阻擋層和所述導電襯層部分地填充所述第一開口，其中，形成所述導電襯層採用化學汽相沉積工藝和原子層沉積工藝之一進行實施；在所述導電襯層上方以及所述第一開口上方形成溝槽掩模層，所述溝槽掩模層包含多個第二開口，其中，所述第二開口的至少一個子集與其下面的所述第一開口對準；在所述第一開口中形成多個通孔以及在所述第二開口中形成多個第二金屬線組件；之後去除所述溝槽掩模層；之後在去除所述溝槽掩模層的位置形成介電阻擋層，所述介電阻擋層包含多個第三開口；以及用第二低k介電層填充所述第三開口。在上述方法中，其中，形成所述溝槽掩模層的步驟以使至少一些所述第二開口比在其下面設置的相應第一開口更寬的方式實施。在上述方法中，其中，形成所述多個通孔和所述多個第二金屬線組件的步驟通過以無電電鍍工藝、電鍍工藝或是物理汽相沉積工藝沉積銅材料實施。在上述方法中，其中所述導電襯層包含無銅的金屬材料；以及所述導電阻擋層包含選自由鉭、氮化鉭、鈦、氮化鈦、和氧化錳組成的組的材料。在上述方法中，其中，所述導電阻擋層和所述導電襯層每一個都不厚於約50埃。根據本發明的又一方面，還提供了一種半導體器件，包括層，包括與多個蝕刻停止部相間錯雜的多個導電阻擋部；多個第一介電部，分別被設置在所述蝕刻停止部的上方；多個導電襯部，分別被設置在所述導電阻擋部的上方，其中，部分所述導電襯部被設置在所述第一介電部的側壁上；多個介電阻擋部，分別被設置在所述第一介電部的上方，其中，所述介電阻擋部包含多個開口 ；多個第二介電部，分別填充所述開口 ；多個通孔，分別被設置在所述導電襯部的上方；以及多個金屬線組件，其中，所述金屬線組件的第一子集的每一個都被設置在相應的所述通孔之一的上方，以及所述金屬線組件的第二子集被設置在相應的所述第一介電部之一的上方。在上述半導體器件中，其中，所述金屬線組件與所述第二介電部相間錯雜。在上述半導體器件中，其中所述導電襯部的每一個都包括無銅的金屬材料；以及所述導電阻擋部的每一個都包括選自由鉭、氮化鉭、鈦、氮化鈦、和氧化錳組成的組的材料。在上述半導體器件中，其中，每個導電阻擋部和每個導電襯部都不厚於約50埃。在上述半導體器件中，進一步包括襯底；層間介電(ILD)層，被設置在所述襯底的上方；以及互連層，被設置在所述ILD層的上方，所述互連層包含多個另外的金屬線組件；其中，包括所述導電阻擋部的所述層被設置在所述互連層的上方。在上述半導體器件中，進一步包括襯底；層間介電(ILD)層，被設置在所述襯底的上方；以及互連層，被設置在所述ILD層的上方，所述互連層包含多個另外的金屬線組件；其中，包括所述導電阻擋部的所述層被設置在所述互連層的上方，其中，所述互連層進一步包括多個另外的導電阻擋部，被設置在所述ILD層的上方；多個另外的導電襯部，分別被設置在所述導電阻擋部的上方；多個另外的介電阻擋部，被設置在所述ILD層的上方，所述另外的介電阻擋部包含多個另外的開口 ；以及多個第三介電部，分別填充所述另外的開口 ；其中所述另外的金屬線組件分別被設置在所述另外的導電襯部的上方；以及所述 另外的金屬線部件與所述第三介電部相間錯雜。在上述半導體器件中，進一步包括襯底；層間介電(ILD)層，被設置在所述襯底的上方；以及互連層，被設置在所述ILD層的上方，所述互連層包含多個另外的金屬線組件；其中，包括所述導電阻擋部的所述層被設置在所述互連層的上方，其中所述第一介電部、第二介電部、和第三介電部全都包含低k介電材料；以及所述介電阻擋部全都包含是化合物的材料，所述化合物由多個選自由矽、氧、碳、氮、和硼組成的的組的元素構成。
當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的各方面。應該強調的是，根據工業中的標準實踐，各種部件沒有按比例進行繪製。實際上，為了清楚討論起見，各種部件的尺寸可以被任意增大或縮小。圖I是示出了根據本發明的各個方面製造半導體器件以減小臨界尺寸(criticaldimension)的方法的流程圖。圖2至圖10是根據圖I的方法的各個製造階段的半導體器件的示意性橫截面側視圖。
具體實施例方式應當了解為了實施各個實施例的不同部件，以下公開內容提供了許多不同的實施例或實例。在下面描述組件和布置的特定實例以簡化本發明。當然這些僅僅是實例並不打算用於限定。例如，在下面的描述中第一部件在第二部件上或者上方的形成可以包括其中第一和第二部件以直接接觸形成的實施例，並且也可以包括其中可以在第一和第二部件之間形成額外的部件，使得第一和第二部件不直接接觸的實施例。此外，本發明可在各個實例中重複參考數字和/或字母。這種重複是為了簡明和清楚，而且其本身不指定各個實施例和/或所討論的結構之間的關係。圖I中示出了用於改進雙鑲嵌工藝的間隙填充性能的方法10的流程圖。圖2至圖10是示出了在各個製造階段期間半導體器件的實施例的橫截面視圖。半導體器件可以是集成電路(IC)晶片、晶片上系統(SoC)、或其部分，其可以包括各種無源和有源微電子器件如電阻器、電容器、電感器、二極體、金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體(CMOS)電晶體、雙極結電晶體(BJT)、橫向擴散MOS (LDMOS)電晶體、大功率MOS電晶體、或者其它類型的電晶體。應當理解為了更好地理解本發明的發明概念簡化了圖2至圖10。因此，應當注意到在圖I的方法10之前、期間和之後可以提供額外的工藝，以及在本文中對其它一些工藝僅進行簡述。參考圖1，方法10開始於框15，在框15中，形成具有多個第一開口的經圖案化的介電層。方法10繼續到框20，在框20中，在經圖案化的介電層上方形成導電襯層。導電襯層部分地填充第一開口。方法10繼續到框25，在框25中，在第一開口外面的部分導電襯層的上方形成溝槽掩模層，從而形成多個第二開口，第二開口的一個子集形成於第一開口的上方。方法10繼續到框30，在框30中，在第一開口中沉積導電材料以形成多個通孔，以及在第二開口中沉積導電材料以形成多個金屬線。方法10繼續到框35，在框35中，去除溝槽掩模層。應當理解，在框15至框35之前、期間、和之後可以實施其它工藝以完成半導體器件的製造，但是為了簡明起見，在本文中沒有示出這些工藝。 圖2至圖10是在各個製造階段時的一部分半導體器件50的示意性片段橫截面側視圖。參考圖2,半導體器件50包括襯底60。襯底60可以是半導體晶圓的一部分。例如，襯底60可以包含矽。襯底60可以可選地由其它一些合適的元素半導體，如金剛石或鍺；合適的化合物半導體，如碳化矽、砷化銦、或磷化銦；或者合適的合金半導體，如碳化矽鍺、磷化鎵砷、或磷化鎵銦製成。在一個實施例中，襯底60包括用於各種微電子組件如互補金屬氧化物半導體場效應電晶體(CM0SFET)、成像傳感器、存儲器單元、和/或電容組件的各種摻雜的部件。在襯底60上形成層間介電(ILD)層70。ILD層70包含介電材料，例如矽酸鹽玻璃(USG)或者磷矽酸鹽玻璃(PSG)。在ILD層70上方形成互連層80。互連層80也可以被稱為金屬層。在實施例中，互連層80是金屬-I (Ml)層。互連層80包括介電層90。在實施例中，介電層90包含低k材料，例如，由下列元素的一個子集組成的化合物娃(Si)、氧(O)、碳(C)、和氫⑶。例如，該化合物可以是氧化矽或者碳化矽。在實施例中，介電層90具有小於約1000埃的厚度。在示出的實施例中，介電層90包括多個部。介電層90的每個部至少部分地被介電阻擋層100圍繞或者環繞。在實施例中，介電阻擋層100包括由下列元素的一個子集組成的化合物Si、0、c、氮(N)、和硼(B)。例如，該化合物可以是氮化矽或碳化矽。在實施例中，介電阻擋層100具有小於約50埃的厚度。介電阻擋層100起減少金屬擴散的作用。互連層80還包括導電阻擋層110。導電阻擋層110包含導電材料。在實施例中，導電材料選自由下列物質組成的組鉭(Ta)、氮化鉭(TaNx)Ji (Ti)、氮化鈦(TiNx)、氧化錳(MnOx)、及其組合。在實施例中，導電阻擋層110具有小於約50埃的厚度。在示出的實施例中，導電阻擋層110包括多個部。導電阻擋層110的每個部被設置在ILD層70的上方和介電層90的部之間。互連層80還包括導電襯層120。導電襯層120包含導電材料。在實施例中，導電材料是金屬，例如釕(Ru)、鈷(Co)、鎢(W)、或其組合。在實施例中，導電襯層120具有小於約50埃的厚度。在示出的實施例中，導電襯層120包括多個部。導電襯層120的每個部被設置在導電阻擋層110上和介電層90的部之間。互連層80還包括導電層130。導電層130包含導電材料。在實施例中，導電材料是Cu。在實施例中，導電層130具有小於約900埃的厚度。在示出的實施例中，導電層130包括多個部。導電層130的每個部被設置在導電襯層120的相應部上以及在介電層90的部之間。導電層130的部充當互連層80中的金屬線。互連層80具有行間距135。在實施例中，行間距小於約64納米(nm)。在互連層80上方形成蝕刻停止層140。蝕刻停止層包含介電材料。在實施例中，蝕刻停止層140包含由下列元素的一個子集組成的化合物Si、0、C、N、和B。例如，該化合物可以是氮化矽、碳化矽、或者氧化矽。選擇蝕刻停止層140的材料以使其對介電層90具有足夠的蝕刻選擇性。換句話說，蝕刻停止層140和介電層90包含不同的材料組分。在實施例中，蝕刻停止層140具有小於約300埃的厚度。在蝕刻停止層140的上方形成介電層150。在實施例中，介電層150包含低k材 料，例如由下列元素的一個子集組成的化合物Si、0、C和H。例如，該化合物可以是氧化矽或碳化娃。在實施例中，介電層150具有小於約1000埃的厚度。現在參考圖3，對半導體器件50實施圖案化工藝200以在介電層150中形成多個開口。圖案化工藝200可以包括採用工藝如光刻、浸入式光刻、離子束書寫、或者其它合適的工藝形成經圖案化的光刻膠層(未示出)。例如，光刻工藝可以包括旋轉塗布、軟烘焙、暴露、後烘焙、顯影、衝洗、乾燥、以及其它合適的工藝。圖案化工藝還可以包括蝕刻工藝，在蝕刻工藝中，經圖案化的光刻膠層可以用作掩模以在介電層140和層150中蝕刻開口。為了簡明起見，在本文中僅示出了開口 210至216，但是可以理解形成了許多其它開口。開口 210至216每一個都與下面的導電層130的部中的對應部大概對準(垂直)。在實施例中，開口 210至216可以比導電層130的部略微更寬。在實施例中，開口 210至216的最小寬度是約32nm，或者是行間距135的約1/2。此時，可以說介電層150構成「僅有通孔的結構(via-only structure)」。換句話說，保留開口 210至216用於在隨後的工藝中形成通孔，但不用於形成金屬線。這與常規雙鑲嵌工藝是不同的，在常規雙鑲嵌工藝中形成包含溝槽的結構，該溝槽保留用於形成通孔以及位於通孔上方的金屬線。現在參考圖4，實施沉積工藝230以在介電層150上方形成導電阻擋層240，並部分地填充開口 210至216。導電阻擋層240還形成於開口 210至216中的介電層150的側壁上。導電阻擋層240位於這些側壁上的部分是薄的，因此為了簡明起見在本文中不具體示出。在實施例中，沉積工藝230包括化學汽相沉積(CVD)工藝。在另一實施例中，沉積工藝230包括原子層沉積(ALD)工藝。導電阻擋層240包含導電材料。在實施例中，導電材料選自由下列物質組成的組鉭(Ta)、氮化鉭(TaNx)、鈦(Ti)、氮化鈦(TiNx)、氧化猛(MnOx)、及其組合。在實施例中，導電阻擋層240具有小於約50埃的厚度。現在參考圖5，實施沉積工藝250以在導電阻擋層240上方形成導電襯層260，並部分填充開口 210至216。在實施例中，沉積工藝250包括CVD工藝。在另一實施例中，沉積250包括ALD工藝。導電襯層260包含導電材料。在實施例中，導電材料是金屬,該金屬可以是非銅材料。在實施例中，導電襯層260具有小於約50埃的厚度。與用於電鍍工藝的傳統種子層相比，導電襯層260具有更低的導電性。由於更低的導電性，其可以用於無電電鍍工藝，將在下面對無電電鍍工藝進行更詳細的討論。現在參考圖6，對半導體器件50實施圖案化工藝280，以形成溝槽掩模層290。在一個實施例中，溝槽掩模層290包含光刻膠材料，採用與上面參考圖3所討論的相類似的光刻工藝對其進行圖案化。在另一個實施例中，溝槽掩模層290包含介電材料，例如氧化矽，可以通過經圖案化的光刻膠層對其進行圖案化。溝槽掩模層290的形成實際上建立了多個額外的開口 210A至216A。開口 210A至216A的子集分別被設置在開口 210至216的上方(並與開口 210至216對準)。可選地，開口 210A至216A的子集可以被視為開口 210至216的延伸。開口 210A至216A也可以被稱為溝槽。在示出的實施例中，開口 210A、212A、和216A比開口 211A、213A至215A更寬。保留開口 210A至216A用於在隨後的工藝中形成金屬線組件，而保留開口 210至216用於在隨後的工藝中形成通孔。現在參考圖7，對半導體器件50實施雙鑲嵌沉積工藝300。雙鑲嵌沉積工藝300沉積導電材料。在一個實施例中，導電材料是Cu。在一個實施例中，雙鑲嵌工藝300包括無電電鍍工藝(ELD)工藝。在另一實施例中，雙鑲嵌沉積工藝300可以包括電鍍工藝(ECP)。在另一實施例中，雙鑲嵌沉積工藝300可以包括物理汽相沉積工藝(PVD)。隨後在雙鑲嵌 沉積工藝300之後實施化學機械拋光(CMP)工藝。作為雙鑲嵌工藝和後續的CMP工藝的結果，在開口 210至216中形成多個通孔310至316，以及在開口 210A至216A中形成多個金屬線320至326。在導電襯層260上形成通孔310至316。在通孔310至316上形成金屬線320至326。在實施例中，在其上形成的通孔314和金屬線324可以被視為單個通孔。對於通孔315和金屬線325同樣也可以這麼說。以相間錯雜或者交錯的方式設置金屬線320至326和溝槽掩模層290。以雙鑲嵌工藝形成通孔的傳統方法涉及採用物理汽相沉積(PVD)工藝來形成種子層。採用PVD工藝形成的這種種子層可能具有較差的一致性，意為其在一些部分中可能較薄，同時其它部分可能基本上較厚。如果種子層在側壁部分太薄了(例如小於約50埃)，則其不足以實施接種(seeding)功能。另一方面，如果在側壁部分形成足夠厚(例如大於約50埃)的種子層，則其可能具有同樣太厚的頂角落，引起阻塞溝槽開口 210至216 (圖5)的突出端(overhangs)。突出端可能阻止後續的通孔沉積,並可能導致形成空隙。相比之下，本文所公開的導電襯層260容許使用化學沉積工藝形成通孔310至316。這也可以被稱為直接鍍工藝。不像形成通孔的常規工藝，對於這種工藝不需要種子層。也可以對本文用於形成導電襯層260的ALD或者CVD工藝進行調諧以具有良好的均勻性控制。因此，可以形成薄的(小於50埃)且對於底部和側壁部分是共形的導電襯層260。這減少了突出端的可能性和存在，容許開口在後續雙鑲嵌沉積工藝300中更容易被通孔310至316填充。此外，因為溝槽掩模層290在形成導電襯層260之後形成，所以在溝槽掩模層290的側壁上不形成導電襯層260的部分。這也容許溝槽開口比常規方法更寬，在常規方法中在限定通孔上方的金屬線的形狀的介電層的側壁上形成種子層。出於上面所討論的這些原因，通過本發明的方法改進了溝槽填充性能。現在參考圖8，去除溝槽掩模層290。之後，以使部分介電層150被暴露出來的方式去除未被金屬線320至326覆蓋的導電阻擋層240和導電襯層260的部分。現在參考圖9，在介電層150的暴露部分的上方以及在金屬線320至326的頂部和側壁上形成介電阻擋層350。介電阻擋層350包含是化合物的材料，該化合物由選自由Si、0、C、N、和B組成的組的多個元素組成。使介電阻擋層350成形以形成多個開口 370至377。可以說在去除溝槽掩模層290 (圖7)的位置形成介電阻擋層350 (和開口 370至377)。現在參考圖10，在介電阻擋層350上方形成介電層380，其填充開口 370至377。在實施例中，介電層380包含低k材料。然後在介電層380上實施CMP工藝，直到介電層380的上表面基本上與金屬線320至326共平面。介電層380包含至少部分地被介電阻擋層350圍繞或者環繞的多個部。介電阻擋層350起到減少相鄰的金屬結構如金屬線320至326之間的金屬擴散的作用。在採用常規雙鑲嵌工藝形成的金屬層中可能沒有這種介電阻擋層350。在該製造方面，以與介電層380的部相間錯雜或者交錯的方式設置金屬線320至326，介電層380的部填充介電阻擋層350的開口 370至377。上面所討論的工藝實際上建立了互連層400，互連層400包括金屬線320至326和介電層380的部。互連層400被認為是位於互連層80的上方。因此，在互連層80是金屬-I層的實施例中，互連層400是金屬-2 (M2)層。通孔310至316將上面的互連層400 中的金屬線320至326和下面的互連層80中的金屬線130電連接在一起。在示出的實施例中，通孔310至316可以被認為是設置在通孔-I層內。儘管沒有詳細討論互連層80的製造工藝，但應當理解可以以相似的方式實施用於形成互連層400的工藝來同樣形成互連層80。例如,根據一個實施例,在ILD層70上形成導電阻擋層110。在導電阻擋層110上形成導電襯層120。在導電襯層120上形成溝槽掩模層(與溝槽掩模層290相似)。然後圖案化該溝槽掩模層以形成多個開口或者溝槽。形成金屬線130，以沉積工藝接著以後續CMP工藝填充這些開口。然後去除溝槽掩模層，並實施一個或者多個蝕刻工藝來去除未被金屬線130保護的導電襯層120和導電阻擋層110的部分。之後，形成介電阻擋層100。然後形成被介電阻擋層100圍繞的介電層90。也應當理解可以應用用於形成互連層80和互連層400 (以及它們之間的通孔層)的方法在互連層400的上方形成額外的互連層和通孔層，例如金屬-3層或金屬-4層。本文所公開的實施例提供了優於常規雙鑲嵌方法的優勢。然而，應當理解不同的實施例可能提供其它優勢，並且沒有特定優勢是所有實施例所必需的。一個優勢是如上面所討論的，本文所公開的實施例容許通過形成「僅有通孔」結構的方式形成較寬的溝槽，以及通過利用CVD或者ALD形成相對共形的導電襯層。不再需要厚的銅種子層。鑑於此，可以基本上減緩溝槽突出端問題，並改進間隙(溝槽)填充性能。另一個優勢是本文所討論的工藝與現有的半導體製造流程兼容。因此，本發明實施例的實施成本並不高。本發明的一個較廣泛的形式涉及製造半導體的方法，該方法包括形成具有多個第一開口的經圖案化的介電層；在經圖案化的介電層的上方形成導電襯層，該導電襯層部分地填充第一開口 ；在第一開口外面的部分導電襯層的上方形成經圖案化的溝槽掩模層，從而形成多個第二開口，其中，第二開口的至少一個子集被設置在第一開口的上方；在第一開口中沉積導電材料以形成多個通孔，以及在第二開口中沉積導電材料以形成多個金屬線；以及去除溝槽掩模層。在實施例中，該方法包括在去除溝槽掩模層之後，去除導電襯層的未被金屬線覆蓋的部分；在部分經圖案化的介電層的上方以及在金屬線的側壁上形成介電阻擋層，從而形成多個第三開口 ；用低k介電材料填充第三開口 ；以及對低k材料實施化學機械拋光工藝。
在實施例中，形成導電襯層包括原子層沉積工藝和化學汽相沉積工藝之一。在實施例中，沉積包括以無電電鍍工藝、電鍍工藝或是物理汽相沉積工藝沉積銅作為導電材料。在實施例中，該方法進一步包括在形成經圖案化的介電層之前在襯底上方形成互連層，該互連層包含多個另外的金屬線；以及在互連層上方形成蝕刻停止層；其中形成經圖案化的介電層包括在蝕刻停止層上形成經圖案化的介電層；以及經圖案化的介電層包含低k介電材料。在實施例中，該方法包括在形成導電襯層之前，在經圖案化的介電層的上方形成導電阻擋層；並且其中，在導電阻擋層上形成導電襯層。在實施例中，導電襯層包含非銅金屬材料；以及導電阻擋層包含選自由鉭、氮化鉭、鈦、氮化鈦、和氧化錳組成的組的材料。
在實施例中，導電阻擋層和導電襯層每一個都薄於約50埃。本發明的另一個較廣泛的形式涉及製造半導體器件的方法，該方法包括在襯底上方形成互連層，該互連層包括多個第一金屬線組件；在互連層上方形成蝕刻停止層；在互連層上方形成第一低k介電層，該第一低k介電層包含多個第一開口 ；在第一低k介電層上方形成導電阻擋層；在導電阻擋層上方形成導電襯層，該導電阻擋層和該導電襯層部分地填充第一開口，其中形成導電襯層採用化學汽相沉積工藝和原子層沉積工藝之一進行實施；在導電襯層上方以及在第一開口上方形成溝槽掩模層，該溝槽掩模層包含多個第二開口，其中第二開口的至少一個子集與其下面的第一開口對準；在第一開口中形成多個通孔以及在第二開口中形成多個第二金屬線組件；之後去除溝槽掩模層；之後在去除溝槽掩模層的位置形成介電阻擋層，該介電阻擋層包含多個第三開口 ；以及用第二低k介電層填充第三開口。在實施例中，形成溝槽掩模層以使至少一些第二開口比在其下面設置的相應第一開口寬的方式實施。在實施例中，形成多個通孔和多個第二金屬線組件通過以化學鍍工藝沉積銅材料實施。在實施例中，導電襯層包含無銅的金屬材料；以及導電阻擋層包含選自由鉭、氮化鉭、鈦、氮化鈦、和氧化錳組成的組的材料。在實施例中，導電阻擋層和導電襯層每一個都不厚於約50埃。本發明的又一個較廣泛的形式涉及一種半導體器件。該半導體器件包括層，包括與多個蝕刻停止部相互交叉的多個導電阻擋部；多個第一介電部，分別被設置在蝕刻停止部的上方；多個導電襯部，分別被設置在導電阻擋部的上方，其中部分導電襯部被設置在第一介電部的側壁上；多個介電阻擋部，分別被設置在所述第一介電部的上方，其中介電阻擋部包含多個開口 ；多個第二介電部，分別填充開口 ；多個通孔，分別被設置在導電襯部的上方；以及多個金屬線組件，其中，金屬線組件的第一子集每一個都被設置在相應的通孔之一的上方，以及金屬線組件的第二子集被設置在相應的第一介電部之一的上方。在實施例中，金屬線組件與第二介電部相間錯雜。在實施例中，導電襯部每一個都包含無銅的金屬材料；以及導電阻擋部每一個都包含選自由鉭、氮化鉭、鈦、氮化鈦、和氧化錳組成的組的材料。
在實施例中，每個導電阻擋部和每個導電襯部都不厚於約50埃。在實施例中，權利要求所述的半導體器件進一步包括襯底；在襯底上方設置的層間介電(ILD)層；以及在ILD層上方設置的互連層，該互連層包含多個另外的金屬線組件；其中包含導電阻擋部的層被設置在互連層的上方。在實施例中，互連層進一步包括多個另外的導電阻擋部，被設置在ILD層的上方；多個另外的導電襯部，分別被設置在導電阻擋部的上方；多個另外的介電阻擋部，被設置在ILD層的上方，所述另外的介電阻擋部包含多個另外的開口 ；以及多個第三介電部，分別填充另外的開口 ；其中另外的金屬線組件分別被設置在另外的導電襯部的上方；以及另外的金屬線組件與第三介電部相間錯雜。在實施例中，第一、第二、和第三介電部全都包含低k介電材料；以及介電阻擋部全都包含是化合物的材料，該化合物由多個選自由矽、氧、碳、氮、和硼的元素組成。上面論述了若干實施例的部件，使得本領域技術人員可以更好地理解隨後的具體 說明。本領域技術人員應該理解，可以很容易地使用本發明作為基礎來設計或更改其它工藝和結構，用於達到與本文所介紹實施例相同的目的和/或實現相同的優勢。本領域技術人員也應該意識到，這種等效結構並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，可以進行各種變化、替換以及改變。
權利要求
1.一種製造半導體器件的方法，包括 形成具有多個第一開口的經圖案化的介電層； 在所述經圖案化的介電層上方形成導電襯層，所述導電襯層部分地填充所述第一開Π ； 在所述導電襯層位於所述第一開口外的部分上方形成經圖案化的溝槽掩模層，從而形成多個第二開口，其中，所述第二開口的至少一個子集設置在所述第一開口的上方； 在所述第一開口中沉積導電材料以形成多個通孔，以及在所述第二開口中沉積導電材料以形成多個金屬線；以及去除所述溝槽掩模層。
2.根據權利要求I所述的方法，進一步包括，在去除所述溝槽掩模層之後，去除所述導電襯層的未被所述金屬線覆蓋的部分，在部分所述經圖案化的介電層的上方以及在所述金屬線的側壁上形成介電阻擋層，從而形成多個第三開口，用低k介電材料填充所述第三開口，以及對所述低k材料實施化學機械拋光工藝；或者 所述方法進一步包括，在形成所述經圖案化的介電層之前，在襯底上方形成互連層，所述互連層包含多個另外的金屬線，以及在所述互連層上方形成蝕刻停止層，其中形成所述經圖案化的介電層包括在所述蝕刻停止層上形成所述經圖案化的介電層，以及所述經圖案化的介電層包含低k介電材料；或者 所述方法進一步包括在形成所述導電襯層之前，在所述經圖案化的介電層的上方形成導電阻擋層，並且其中，在所述導電阻擋層上形成所述導電襯層，其中所述導電襯層包括非銅金屬材料，以及所述導電阻擋層包含選自由鉭、氮化鉭、鈦、氮化鈦、和氧化錳組成的組的材料，所述導電阻擋層和所述導電襯層每一個都薄於約50埃。
3.根據權利要求I所述的方法，其中，形成所述導電襯層包括原子層沉積工藝和化學汽相沉積工藝之一，形成所述導電阻擋層包括原子層沉積工藝、化學汽相沉積和物理汽相沉積工藝之一，形成所述導電材料沉積包括以無電電鍍工藝、電鍍工藝或是物理汽相沉積工藝沉積金屬銅。
4.一種製造半導體器件的方法，包括 在襯底上方形成互連層，所述互連層包括多個第一金屬線組件； 在所述互連層上方形成蝕刻停止層； 在所述互連層上方形成第一低k介電層，所述第一低k介電層包含多個第一開口 ； 在所述第一低k介電層上方形成導電阻擋層； 在所述導電阻擋層上方形成導電襯層，所述導電阻擋層和所述導電襯層部分地填充所述第一開口，其中，形成所述導電襯層採用化學汽相沉積工藝和原子層沉積工藝之一進行實施； 在所述導電襯層上方以及所述第一開口上方形成溝槽掩模層，所述溝槽掩模層包含多個第二開口，其中，所述第二開口的至少一個子集與其下面的所述第一開口對準； 在所述第一開口中形成多個通孔以及在所述第二開口中形成多個第二金屬線組件； 之後去除所述溝槽掩模層； 之後在去除所述溝槽掩模層的位置形成介電阻擋層，所述介電阻擋層包含多個第三開口 ；以及用第二低k介電層填充所述第三開口。
5.根據權利要求4所述的方法，其中形成所述溝槽掩模層的步驟以使至少一些所述第二開口比在其下面設置的相應第一開口更寬的方式實施； 其中形成所述多個通孔和所述多個第二金屬線組件的步驟通過以無電電鍍工藝、電鍍工藝或是物理汽相沉積工藝沉積銅材料實施； 其中所述導電襯層包含無銅的金屬材料，以及所述導電阻擋層包含選自由鉭、氮化鉭、鈦、氮化鈦、和氧化錳組成的組的材料； 其中所述導電阻擋層和所述導電襯層每一個都不厚於約50埃。
6.一種半導體器件，包括 層，包括與多個蝕刻停止部相間錯雜的多個導電阻擋部； 多個第一介電部，分別被設置在所述蝕刻停止部的上方； 多個導電襯部，分別被設置在所述導電阻擋部的上方，其中，部分所述導電襯部被設置在所述第一介電部的側壁上； 多個介電阻擋部，分別被設置在所述第一介電部的上方，其中，所述介電阻擋部包含多個開口 ； 多個第二介電部，分別填充所述開口 ； 多個通孔，分別被設置在所述導電襯部的上方；以及 多個金屬線組件，其中，所述金屬線組件的第一子集的每一個都被設置在相應的所述通孔之一的上方，以及所述金屬線組件的第二子集被設置在相應的所述第一介電部之一的上方。
7.根據權利要求6所述的半導體器件，其中，所述金屬線組件與所述第二介電部相間錯雜; 其中所述導電襯部的每一個都包括無銅的金屬材料，以及所述導電阻擋部的每一個都包括選自由鉭、氮化鉭、鈦、氮化鈦、和氧化錳組成的組的材料； 其中每個導電阻擋部和每個導電襯部都不厚於約50埃。
8.根據權利要求6所述的半導體器件，進一步包括 襯底； 層間介電(ILD)層，被設置在所述襯底的上方；以及 互連層，被設置在所述ILD層的上方，所述互連層包含多個另外的金屬線組件； 其中，包括所述導電阻擋部的所述層被設置在所述互連層的上方。
9.根據權利要求8所述的半導體器件，其中，所述互連層進一步包括 多個另外的導電阻擋部，被設置在所述ILD層的上方； 多個另外的導電襯部，分別被設置在所述導電阻擋部的上方； 多個另外的介電阻擋部，被設置在所述ILD層的上方，所述另外的介電阻擋部包含多個另外的開口 ；以及 多個第三介電部,分別填充所述另外的開口 ； 其中 所述另外的金屬線組件分別被設置在所述另外的導電襯部的上方；以及 所述另外的金屬線部件與所述第三介電部相間錯雜。
10.根據權利要求8所述的半導體器件，其中 所述第一介電部、第二介電部、和第三介電部全都包含低k介電材料；以及所述介電阻擋部全都包含是化合物的材料，所述化合物由多個選自由矽、氧、碳、氮、和硼組成的的組的元素構成。
全文摘要
本發明提供了一種製造半導體器件的方法。該方法包括形成具有多個第一開口的經圖案化的介電層；在經圖案化的介電層的上方形成導電襯層，該導電襯層部分地填充第一開口；在第一開口外面的部分導電襯層的上方形成溝槽掩模層，從而形成多個第二開口，第二開口的一個子集形成於第一開口的上方；在第一開口中沉積導電材料以形成多個通孔，以及在第二開口中沉積導電材料以形成多個金屬線；以及去除溝槽掩模層。本發明提供經過改進的用於雙鑲嵌工藝的間隙填充方法。
文檔編號H01L21/768GK102832165SQ20121000377
公開日2012年12月19日 申請日期2012年1月4日 優先權日2011年6月16日
發明者林俊傑, 蘇鴻文, 蔡明興, 章勳明 申請人:臺灣積體電路製造股份有限公司