差分延時鏈單元及包括其的時間數字轉換器的製作方法
2023-07-20 12:59:06 1
專利名稱：差分延時鏈單元及包括其的時間數字轉換器的製作方法
技術領域：
本發明大體涉及測控領域，更具體的涉及一種差分延時鏈單元及包括其的時間數
字轉換器。
背景技術：
時間間隔測量是當代信息技術研究的一個熱點。時間間隔測量廣泛用於包括超 聲波流量儀、高能物理和核物理、各種手持/機載或固定工作的高精度雷射測距儀、雷射雷 達、雷射掃描儀、CDMA無線蜂窩系統無線定位、超聲波密度儀、超聲波厚度儀、渦輪增壓器 的轉速測試儀、張力計、磁致伸縮傳感器、飛行時間譜儀等各種領域，以及在天文時間間隔 觀測、頻率和相位信號分析等高精度測試領域也都要用到時間間隔測量。時間測量單元 TDC (Time-to-digital converters)是目前廣泛採用的一種測量時間間隔的手段，其採用 的是傳統的測量脈衝寬度的脈衝計數法。但是當兩個脈衝的上升測或下降測的時間差為幾 十到幾百ns時，傳統的脈衝計數法不再適用，這是因為要測量的脈衝越窄，所需要的時鐘 頻率就愈高，對晶片的性能要求也越高。例如，要求Ins的測量誤差時，時鐘頻率就需要提 高到1GHz，在這種情況下，一般的計數器晶片很難正常工作，同時也會帶來電路板的布線復 雜、材料選擇困難及加工難度大等諸多問題。為克服上述問題，TDC測量單元利用信號通過邏輯門電路的絕對傳輸時間給出了 一種新的時間間隔測量方法，時間間隔由邏輯門的個數來決定，在集成電路工藝中能夠容 易的實現該方法。但是對於非常小的時間間隔測量，例如量化後為分數的時間間隔測量來 說，現有的TDC測量單元不能夠準確地進行測量。因此，需要一種新的測量時間間隔的解決 方案，進而解決上述相關技術中的問題。
發明內容
本發明的目的在於提供一種測量時間間隔的技術方案，解決現有技術中不能對時 間間隔進行精確測量的問題。根據本發明的第一方面，提供了一種差分延時鏈單元，包括第一與非門電路，其第一輸入端接高電平，第二輸入端連接至觸發器的第一輸入 端和上一級差分延時鏈單元的第一與非門電路的輸出端，其輸出端連接至下一級差分延時 鏈單元的第一與非門電路的第二輸入端；觸發器，其第一輸入端連接至第一與非門電路的第二輸入端，其第二輸入端連接 至第二與非門電路的第二輸入端；第二與非門電路，其第一輸入端連接至高電平，其第二輸入端連接至觸發器的第 二輸入端和上一級差分延時鏈單元的第二與非門電路的輸出端，其輸出端連接至下一級差 分延時鏈單元的第二與非門電路的第二輸入端；其中，該觸發器是D觸發器。其中，第一與非門電路與第二與非門電路均包括第一 PMOS電晶體和第二 PMOS電晶體，以及第一 NMOS電晶體和第二 NMOS電晶體。其中，第一 PMOS電晶體的柵極與第一 NMOS電晶體的柵極連接至第一與非門的第 一輸入端，第一 PMOS電晶體的源極與第二 PMOS電晶體的源極連接至高電平，第一 PMOS晶 體管的漏極與第二 PMOS電晶體的漏極連接至第一 NMOS電晶體的源極，第二 PMOS電晶體的 柵極與第二 NMOS電晶體的柵極連接至第一與非門的第二輸入端，第一 NMOS電晶體漏極連 接至第二 NM0s電晶體的源極，以及第二 NMOS電晶體的漏極接地。根據本發明的另一個方面，提供了一種時間數字轉換器，包括多個差分延時鏈單 元，其特徵在於，每個差分延時鏈單元均包括第一與非門電路，其第一輸入端接高電平，第二輸入端連接至觸發器的第一輸入 端和上一級差分延時鏈單元的第一與非門電路的輸出端，其輸出端連接至下一級差分延時 鏈單元的第一與非門電路的第二輸入端；觸發器，其第一輸入端連接至第一與非門電路的第二輸入端，其第二輸入端連接 至第二與非門電路的第二輸入端；第二與非門電路，其第一輸入端連接至高電平，其第二輸入端連接至觸發器的第 二輸入端和上一級差分延時鏈單元的第二與非門電路的輸出端，其輸出端連接至下一級差 分延時鏈單元的第二與非門電路的第二輸入端，其中，觸發器是D觸發器。本發明可以實現對時間間隔的精確測量，並實現了高精度的時間數字轉換器。
圖1是根據本發明實施例的差分延時鏈單元；圖2是根據本發明實施例的用於差分延時鏈單元的標準cmos與非門電路示意 圖；圖3a和圖北是根據本發明實施例的標準cmos與非門其中一個輸入端接高電平 時另一端對應的放電等效模型；圖如和圖4b是根據本發明實施例的標準cmos與非門其中一個輸入端接高電平 時另一端對應的充電等效模型
具體實施例方式下面將結合附圖來詳細說明本發明的實施例。對於全數字鎖相環來說，參考時鐘信號相位和振蕩器輸出信號相位都要進行量 化，量化後的結果是一個實數，包括整數部分和小數部分。整數部分的量化比較容易實現， 但小數部分的量化就顯得要複雜一些。分數相位的量化採用本發明的TDC時間數字轉換器 來實現。該時間數字轉換器中通過引入一個更小的時間基本單位，來達到量化時間間隔的 目的。本發明中的時間數字轉換器是通過兩條單位延時不等的基本邏輯單元鏈來實現的差 分結構，其所能達到的時間量化精度為這兩條延時鏈的單位門延時之差。為了更好的闡述本發明的內容，採用如下一個優選的實施例進行說明。如圖1所示，為本發明所述差分延時鏈單元的一個特定實施例。該差分延時鏈單 元由一個差分輸入的觸發器和兩個與非門構成。其中差分輸入的觸發器106包含一對差分輸入端，一個時鐘輸入端和一個輸出端。兩個與非門在尺寸，版圖上是全同的。其中第一與 非門電路102的mi輸入端接前一級的對應與非門的輸出端，第一與非門電路102的IN2 輸入端接固定高電平。而第二與非門電路104的IN2'輸入端接前一級的對應與非門的輸 出端，第二與非門電路104的INl'輸入端接固定高電平。觸發器106第一輸入端連接至第一與非門電路102的1附輸入端，觸發器106的 第二輸入端連接至第二與非門電路104的IN2'輸入端，其中，觸發器的第一輸入端和第二 輸入端為差分輸入端；其中，第一級的差分延時鏈單元的第一與非門電路102的mi輸入端和第二與非 門電路104的IN2'輸入端分別輸入待比較的兩路信號，以及各級差分延時鏈單元的時鐘 信號相同，以及其中，根據各級觸發器的輸出確定待比較的兩路信號之間的時間差。多個單 元的級聯即可構成一個差分延時鏈時間數字轉換器。圖2給出了標準與非門的電路圖。可以看出，上面兩個PMOS是環境相同的，即兩 個PMOS的各端子接法相同，但下面兩個NMOS所處的環境是不同的，即兩個NMOS的各端子 接法不同。當將該與非門的一個輸入端mi或IN2固定接高電平時，其在功能上都相當於 一個反相器。但這兩個接法的傳輸延時是有差別的。具體的，第一 PMOS電晶體的柵極與第 一 NMOS電晶體的柵極連接至與非門的第一輸入端，第一 PMOS電晶體的源極與第二 PMOS晶 體管的源極連接至高電平，第一 PMOS電晶體的漏極與第二 PMOS電晶體的漏極連接至第一 NMOS電晶體的源極，第二 PMOS電晶體的柵極與第二 NMOS電晶體的柵極連接至與非門的第 二輸入端，第一 NMOS電晶體漏極連接至第二 NMOS電晶體的源極，以及第二 NMOS電晶體的 漏極接地。圖3a、圖北以及圖4a、圖4b分別給出了兩種接法在充放電過程的數字等效電 路分析模型。可以看出這兩種情況下充放電路徑是有差別的，從而導致延時上的差異。所 得差分延時鏈的時間解析度為這兩個延時之差。優選地，時間數字轉換器是利用兩條單位延時不等的基本邏輯單元鏈來實現的差 分結構，其所能達到的時間量化精度為這兩條延時鏈的單位門延時之差。通過本發明，實現了精確的時間間隔測量並實現了高精度的時間數字轉換器。以上所述僅為本發明的優選實施例而已，並不用於限制本發明，對於本領域的技 術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修 改、等同替換、改進等，均應包含在本發明的保護範圍之內。
權利要求
1.一種差分延時鏈單元，其特徵在於，包括第一與非門電路，其第一輸入端接高電平，第二輸入端連接至觸發器的第一輸入端和 上一級差分延時鏈單元的第一與非門電路的輸出端，其輸出端連接至下一級差分延時鏈單 元的第一與非門電路的第二輸入端；所述觸發器，其第一輸入端連接至所述第一與非門電路的第二輸入端，其第二輸入端 連接至第二與非門電路的第二輸入端；第二與非門電路，其第一輸入端連接至高電平，其第二輸入端連接至所述觸發器的第 二輸入端和上一級差分延時鏈單元的第二與非門電路的輸出端，其輸出端連接至下一級差 分延時鏈單元的第二與非門電路的第二輸入端， 其中，所述觸發器是D觸發器。
2.根據權利要求1所述的差分延時鏈單元，其特徵在於，所述第一與非門電路與所述第 二與非門電路均包括第一 PMOS電晶體和第二 PMOS電晶體，以及第一 NMOS電晶體和第二 NMOS電晶體。
3.根據權利要求2所述的差分延時鏈單元，其特徵在於，所述第一 PMOS電晶體的柵極與 所述第一 NMOS電晶體的柵極連接至所述第一與非門的第一輸入端，所述第一 PMOS電晶體 的源極與所述第二 PMOS電晶體的源極連接至高電平，所述第一 PMOS電晶體的漏極與所述 第二 PMOS電晶體的漏極連接至所述第一 NMOS電晶體的源極，所述第二 PMOS電晶體的柵極 與所述第二 NMOS電晶體的柵極連接至所述第一與非門的第二輸入端，所述第一 NMOS晶體 管漏極連接至所述第二 NMOS電晶體的源極，以及所述第二 NMOS電晶體的漏極接地。
4.一種時間數字轉換器，包括多個差分延時鏈單元，其特徵在於，每個所述差分延時鏈單 元均包括第一與非門電路，其第一輸入端接高電平，第二輸入端連接至觸發器的第一輸入端和 上一級差分延時鏈單元的第一與非門電路的輸出端，其輸出端連接至下一級差分延時鏈單 元的第一與非門電路的第二輸入端；所述觸發器，其第一輸入端連接至所述第一與非門電路的第二輸入端，其第二輸入端 連接至第二與非門電路的第二輸入端；第二與非門電路，其第一輸入端連接至高電平，其第二輸入端連接至所述觸發器的第 二輸入端和上一級差分延時鏈單元的第二與非門電路的輸出端，其輸出端連接至下一級差 分延時鏈單元的第二與非門電路的第二輸入端， 其中，所述觸發器是D觸發器。
5.根據權利要求4所述的差分延時鏈單元，其特徵在於，所述第一與非門電路與所述第 二與非門電路均包括第一 PMOS電晶體和第二 PMOS電晶體，以及第一 NMOS電晶體和第二 NMOS電晶體。
6.根據權利要求5所述的差分延時鏈單元，其特徵在於，所述第一 PMOS電晶體的柵極與 所述第一 NMOS電晶體的柵極連接至所述第一與非門的第一輸入端，所述第一 PMOS電晶體 的源極與所述第二 PMOS電晶體的源極連接至高電平，所述第一 PMOS電晶體的漏極與所述 第二 PMOS電晶體的漏極連接至所述第一 NMOS電晶體的源極，所述第二 PMOS電晶體的柵極 與所述第二 NMOS電晶體的柵極連接至所述第一與非門的第二輸入端，所述第一 NMOS晶體 管漏極連接至所述第二 NMOS電晶體的源極，以及所述第二 NMOS電晶體的漏極接地。
全文摘要
本發明提供了一種差分延時鏈單元及包括其的時間數字轉換器。該差分延時鏈單元包括第一與非門電路，其第一輸入端接高電平，第二輸入端連接至觸發器的第一輸入端和上一級差分延時鏈單元的第一與非門電路的輸出端；觸發器，其第一輸入端連接至第一與非門電路的第二輸入端，其第二輸入端連接至第二與非門電路的第二輸入端，其中，觸發器的第一輸入端和第二輸入端為差分輸入端；第二與非門電路，其第一輸入端連接至高電平，其第二輸入端連接至觸發器的第二輸入端和上一級差分延時鏈單元的第二與非門電路的輸出端。本發明可以實現對時間間隔的精確測量，並實現了高精度的時間數字轉換器。
文檔編號H03M1/50GK102104384SQ20091031184
公開日2011年6月22日 申請日期2009年12月18日 優先權日2009年12月18日
發明者張海英, 田歡歡 申請人:中國科學院微電子研究所