用於計算機主板+3.3v以及+5v的時序控制電路的製作方法

2023-07-20 18:46:01

專利名稱：用於計算機主板+3.3v以及+5v的時序控制電路的製作方法
技術領域：
本實用新型涉及計算機主板的時序控制技術，更具體地說，是涉及一種用於計算機主板+3. 3V以及+5V的時序控制電路。
背景技術：
在計算機的使用過程中，很多計算機主板上通常會使用直流+12V或+19V的單電源模塊供電，因此，在計算機主板的電源設計上需要針對系統電源+3. 3V/+5V做專門的設計，請參見圖I所示，其中直流+12V電源經過電源轉換晶片轉換為+3. 3VSB以及+5VSB的待機所需電源後，分別通過與其相對應的電阻以及電容的充放電特性控制N溝道場效應管的開啟時間，最終產生+3. 3V以及+5V的系統主電源。而+3. 3V/+5V作為晶片組上重要邏輯電路的電源，往往對它們的開機和關機時序會有嚴格的要求，以晶片組廠商英特爾產品 為例計算機晶片組對於+3. 3V和+5V的時序要求在上電時+5V早於+3. 3V有效，在掉電時則需+3. 3V早於+5V失效。由此可知，如果時序控制電路設計不當，則很容易導致晶片組工作異常，大大影響計算機主板的穩定性，對產品質量會造成不良影響。

實用新型內容針對現有技術中存在的缺陷，本實用新型的目的是提供一種用於計算機主板+3. 3V以及+5V的時序控制電路，能夠很好的控制+3. 3V和+5V的時序。為達到上述目的，本實用新型採用如下的技術方案一種用於計算機主板+3. 3V以及+5V的時序控制電路，包括主板、設於主板上的電源轉換晶片以及南橋晶片上的時序控制模塊，所述電源轉換晶片的輸入端與+12V直流電源相連，電源轉換晶片的+3. 3VSB待機電源輸出端與+3. 3V發生電路相連，電源轉換晶片的+5VSB待機電源輸出端與+5V發生電路相連，還包括放電控制電路，所述放電控制電路的輸入端與南橋晶片上的時序控制模塊相連，放電控制電路的輸出端與+3. 3V發生電路的輸入端相連；放電控制電路還分別與+5VSB待機電源以及+12V直流電源相連。所述放電控制電路包括第二電阻、第四電阻、二極體、第一場效應管以及第二場效應管，所述第四電阻的一端與+5VSB待機電源相連，另一端與第二場效應管的D極相連；所述第二場效應管的G極與南橋晶片上的時序控制模塊的SLP S3控制腳相連，第二場效應管的S極接地；所述第二電阻的一端與+12V直流電源相連，另一端與第一場效應管的D極相連；所述第一場效應管的G極與第二場效應管的D極相連，第一場效應管的S極接地；所述二極體的正極與+3. 3V發生電路相連，二極體的負極與第一場效應管的D極相連。所述+3. 3V發生電路包括第三電阻、第一電容以及第一大功率場效應管，所述第三電阻的一端與+12V直流電源相連,另一端與第一大功率場效應管的G極相連；所述第一電容的一端與第一大功率場效應管的G極相連,另一端接地；所述第一大功率場效應管的D極與+3. 3VSB待機電源相連，第一大功率場效應管的S極產生+3. 3V系統主電源。所述+5V發生電路包括第一電阻、第二電容以及第二大功率場效應管，所述第一電阻的一端與+12V直流電源相連，另一端與第二大功率場效應管的G極相連；所述第二電容的一端與第二大功率場效應管的G極相連，另一端接地；所述第二大功率場效應管的D極與+5VSB待機電源相連，第二大功率場效應管的S極產生+5V系統主電源。與現有技術相比，採用本實用新型的一種用於計算機主板+3. 3V以及+5V的時序控制電路，包括主板、設於主板上的電源轉換晶片以及南橋晶片上的時序控制模塊，所述電源轉換晶片的輸入端與+12V直流電源相連，電源轉換晶片的+3. 3VSB待機電源輸出端與+3. 3V發生電路相連，電源轉換晶片的+5VSB待機電源輸出端與+5V發生電路相連，還包括放電控制電路，所述放電控制電路的輸入端與南橋晶片上的時序控制模塊相連，放電控制電路的輸出端與+3. 3V發生電路的輸入端相連；放電控制電路還分別與+5VSB待機電源以及+12V直流電源相連。通過放電控制電路可以很好的保證上電時+5V系統主電源早於+3. 3V系統主電源有效，在掉電時則需+3. 3V系統主電源早於+5V系統主電源失效，從而保證導晶片組正常工作，更保證計算機主板的穩定性。

圖I為現有計算機主板的+3. 3V以及+5V系統主電源的原理示意圖；圖2為本實用新型的+3. 3V發生電路與放電控制電路的電路示意圖；圖3為本實用新型的+5V發生電路的電路示意圖。
具體實施方式
以下結合附圖和實施例進一步說明本實用新型的技術方案。請參閱圖2所示的一種用於計算機主板+3. 3V以及+5V的時序控制電路包括主板(圖中未示出)、設於主板上的電源轉換晶片(圖中未示出)以及南橋晶片上的時序控制模塊(圖中未示出)，電源轉換晶片的輸入端與+12V直流電源相連，電源轉換晶片的+3. 3VSB待機電源輸出端與+3. 3V發生電路11相連，電源轉換晶片的+5VSB待機電源輸出端與+5V發生電路12相連，還包括放電控制電路13，放電控制電路13的輸入端與南橋晶片上的時序控制模塊相連，放電控制電路13的輸出端與+3. 3V發生電路11的輸入端相連；放電控制電路13還分別與+5VSB待機電源以及+12V直流電源相連。放電控制電路13包括第二電阻R2、第四電阻R4、二極體D I、第一場效應管Ql以及第二場效應管Q2，第四電阻R4的一端與+5VSB待機電源相連，另一端與第二場效應管Q2的D極相連；第二場效應管Q2的G極與南橋晶片上的時序控制模塊的SLP S3控制腳相連，第二場效應管Q2的S極接地；第二電阻R2的一端與+12V直流電源相連，另一端與第一場效應管Ql的D極相連；第一場效應管Ql的G極與第二場效應管Q2的D極相連，第一場效應管Ql的S極接地；二極體Dl的正極與+3. 3V發生電路相連，二極體Dl的負極與第一場效應管Ql的D極相連。+3. 3V發生電路11包括第三電阻R3、第一電容Cl以及第一大功率場效應管PQ1，第三電阻R3的一端與+12V直流電源相連，另一端與第一大功率場效應管PQl的G極相連；第一電容Cl的一端與第一大功率場效應管PQl的G極相連,另一端接地；第一大功率場效應管PQl的D極與+3. 3VSB待機電源相連，第一大功率場效應管PQl的S極產生+3. 3V系統主電源。[0017]+5V發生電路12包括第一電阻R1、第二電容C2以及第二大功率場效應管PQ2，第一電阻Rl的一端與+12V直流電源相連，另一端與第二大功率場效應管PQ2的G極相連；第二電容C2的一端與第二大功率場效應管PQ2的G極相連，另一端接地；第二大功率場效應管PQ2的D極與+5VSB待機電源相連，第二大功率場效應管PQ2的S極產生+5V系統主電源。本實用新型的工作原理如下I)在開機上電時當接入直流+12V電源後，此時系統為after_G3狀態，南橋晶片上的時序控制模塊的SLP S3控制腳為低電平，而+5VSB已經有效，將第一場效應管Ql打開，第一場效應管Ql的D極與S極(接地端)導通，二極體Dl的負極被拉低，二極體Dl導通，從而使它的正極也被拉低，第一大功率場效應管PQl的G極零電壓，第一大功率場效應管PQl此時被關閉，+3. 3V無電壓輸出，當按下開機鍵後，南橋晶片上的時序控制模塊的SLP S3控制腳隨即變 的G端被拉為低電平，第一場效應管Ql截止，由於二極體Dl的兩端均為+12V，二極體Dl不導通，此時放電控制電路13相當於被斷開，第一大功率場效應管PQl的G極的電壓根據第三電阻R3和第一電容Cl的時間常數緩慢升高，第一大功率場效應管PQl逐步導通，+3. 3V有效；同理第二大功率場效應管PQ2的G極也根據第一電阻Rl和第二電容C2的時間常數被逐步打開，+5V有效。而我們也可以通過調節第一電阻R1，第三電阻R3和第一電容Cl，第二電容C2的值就可以控制+3. 3V和+5V的上升時序了。2)在關機掉電時第二大功率場效應管PQ2的G極由於有第二電容C2的存在，放電緩慢，導致第二大功率場效應管PQ2的D極以及S極的關斷時間被延遲，+5V下降緩慢，而放電控制電路13中，由於南橋晶片上的時序控制模塊首先將它的SLP S3控制腳快速拉低，使第二場效應管Q2也會很快截止，第一場效應管Ql導通，二極體Dl的負極被拉低，從而將第一大功率場效應管PQl的G極也被拉低，第一大功率場效應管PQl截止，+3. 3V迅速下降，因此也可以滿足+3. 3V在+5V之前失效的時序要求。本實用新型中，第一電阻Rl的阻值為10ΚΩ，第二電阻R2、第三電阻R3以及第四電阻R4的阻值均為47ΚΩ，第一電容Cl、第二電容C2均為O. I μ F，二極體Dl的型號為FM120，第一場效應管Ql以及第二場效應管Q2的型號均為2Ν7002，第一大功率場效應管PQl以及第二大功率場效應管PQ2的型號均為I RFH7914。本實用新型的設計優點如下I)電路簡單，使用分立元件實現，成本低。2)時序控制靈活，便於調試，可有效解決主板單電源供電時由於此處時序設計不當所引起的種種問題。本技術領域中的普通技術人員應當認識到，以上的實施例僅是用來說明本實用新型的目的，而並非用作對本實用新型的限定，只要在本實用新型的實質範圍內，對以上所述實施例的變化、變型都將落在本實用新型的權利要求的範圍內。
權利要求1.一種用於計算機主板+3. 3V以及+5V的時序控制電路，包括主板、設於主板上的電源轉換晶片以及南橋晶片上的時序控制模塊，所述電源轉換晶片的輸入端與+12V直流電源相連，電源轉換晶片的+3. 3VSB待機電源輸出端與+3. 3V發生電路相連，電源轉換晶片的+5VSB待機電源輸出端與+5V發生電路相連，其特徵在於 還包括放電控制電路，所述放電控制電路的輸入端與南橋晶片上的時序控制模塊相連，放電控制電路的輸出端與+3. 3V發生電路的輸入端相連；放電控制電路還分別與+5VSB待機電源以及+12V直流電源相連。
2.根據權利要求I所述的時序控制電路，其特徵在於 所述放電控制電路包括第二電阻、第四電阻、二極體、第一場效應管以及第二場效應管，所述第四電阻的一端與+5VSB待機電源相連，另一端與第二場效應管的D極相連；所述第二場效應管的G極與南橋晶片上的時序控制模塊的SLP_S3控制腳相連，第二場效應管的S極接地；所述第二電阻的一端與+12V直流電源相連，另一端與第一場效應管的D極相連；所述第一場效應管的G極與第二場效應管的D極相連，第一場效應管的S極接地；所述二極體的正極與+3. 3V發生電路相連，二極體的負極與第一場效應管的D極相連。
3.根據權利要求I所述的時序控制電路，其特徵在於 所述+3. 3V發生電路包括第三電阻、第一電容以及第一大功率場效應管，所述第三電阻的一端與+12V直流電源相連,另一端與第一大功率場效應管的G極相連；所述第一電容的一端與第一大功率場效應管的G極相連,另一端接地；所述第一大功率場效應管的D極與+3. 3VSB待機電源相連，第一大功率場效應管的S極產生+3. 3V系統主電源。
4.根據權利要求I所述的時序控制電路，其特徵在於 所述+5V發生電路包括第一電阻、第二電容以及第二大功率場效應管，所述第一電阻的一端與+12V直流電源相連，另一端與第二大功率場效應管的G極相連；所述第二電容的一端與第二大功率場效應管的G極相連，另一端接地；所述第二大功率場效應管的D極與+5VSB待機電源相連，第二大功率場效應管的S極產生+5V系統主電源。
專利摘要本實用新型公開了一種用於計算機主板+3.3V以及+5V的時序控制電路，包括主板、設於主板上的電源轉換晶片以及南橋晶片上的時序控制模塊，電源轉換晶片的輸入端與+12V直流電源相連，電源轉換晶片的+3.3VSB待機電源輸出端與+3.3V發生電路相連，電源轉換晶片的+5VSB待機電源輸出端與+5V發生電路相連，還包括放電控制電路，放電控制電路的輸入端與南橋晶片上的時序控制模塊相連，放電控制電路的輸出端與+3.3V發生電路的輸入端相連；放電控制電路還分別與+5VSB待機電源以及+12V直流電源相連。通過放電控制電路可以很好的保證上電時+5V系統主電源早於+3.3V系統主電源有效，在掉電時則需+3.3V系統主電源早於+5V系統主電源失效，從而保證導晶片組正常工作，更保證計算機主板的穩定性。
文檔編號G06F1/26GK202649916SQ20122017490
公開日2013年1月2日 申請日期2012年4月23日 優先權日2012年4月23日
發明者周濟, 王維 申請人:上海華北科技有限公司