控制輸出信號切換次數以節省電力消耗的製作方法
2023-07-05 19:54:16 2
專利名稱：控制輸出信號切換次數以節省電力消耗的製作方法
技術領域：
本發明涉及一種處理器，尤其是透過控制輸出信號的切換以減少功率消耗。
背景技術：
在這個電子化的時代，小型化多功能高度整合的便宜電子裝置具有極大的市場需求。為迎合這項趨勢，在電子裝置中減少功率消耗的議題就越形重要。由於一部計算器中或稱之為中央處理器(CPU)的一處理器消耗相當大比例的電力，已經有多種方法用於減少處理器所消耗的電力。
傳統的處理器設計可同時一齊激活超過實際需要的多個輸出，在許多情況下可容許關閉沒有用到的輸出。其中一種情形是發生於一處理器對一存儲器或任何外接周邊裝置的寫入動作較總線的寬度窄的情況。例如僅寫入三十二位中的八位即意味著有二十四個位是沒被使用到的。若此二十四位的電路被關閉，則不須消耗任何電力。第二種情況發生於傳送地址至存儲器或任何外接周邊裝置時。一旦上述的存儲器或外接周邊裝置得知地址後，直到次一地址出現前皆不須更動地址值。尚且某些外圍裝置於未存取時會自動遞增地址。於上述諸般情況中，切換上述的不必要輸出將會浪費電力，故可關閉上述輸出以節省電力。
發明內容
鑑於上述的發明背景中，為了符合產業上節省電力的需求，本發明提供一種處理器可用以解決上述傳統的處理器未能達成的標的。
本發明的一實施例是提供一種處理器系統，其特徵在於，包含一處理器核心，存在於處理器內部以執行指令並且產生原始輸出信號；以及至少一切換簡省單元以連接該處理器的至少一原始輸出信號，每一該切換簡省單元接收一致能信號與該原始輸出信號，每一該切換簡省單元包含至少一邏輯電路單元以當該致能信號為關閉時令該原始輸出信號為一內定值或保留為一先前值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元，據此產生一最終輸出信號以取代該原始輸出信號。
其中上述的切換簡省單元是用於每一字節輸出信號信道以及該致能信號是獨立地用於控制每一個別的字節輸出信號信道，以當該致能信號為關閉時令該原始輸出信號的每一字節輸出信號為一內定值或保留為一先前值，以及當該致能信號為開啟時令該原始輸出信號的每一字節輸出信號通過該切換簡省單元。
其中上述的每一個切換簡省單元是包含下列可能變化控制每一位；控制每一字節；以及控制任意個位。
其中上述的致能信號是分割為複數個次信號以獨立地控制每一字節信號信道。
其中上述的原始輸出信號是包含下列可能變化一地址；一資料；以及一控制信號。
其中上述的致能信號是包含下列可能變化一地址致能信號；一資料致能信號；以及一控制信號的致能信號。
其中上述的切換簡省單元尚包含下列可能變化一與門以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元；
一或門以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元；一多任務器以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元；以及一閂以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元。
其中上述的切換簡省單元包含一正反器；以及一多任務器，該多任務器包含一第一輸入信號自該多任務器的輸出並且經由該正反器接收一回饋信號、一第二輸入信號以接收該原始輸出信號、以及一選擇信號以接收該致能信號，據此當該致能信號為關閉時令該原始輸出信號保留為一先前值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元。
其中上述的切換簡省單元可位於該處理器的內部或外部。
本發明的另一實施例是提供一處理器系統，其特徵在於，包含一處理器核心，存在於處理器內部以執行指令並且產生原始輸出信號，該處理器核心還包含一解碼單元以產生一致能信號；以及至少一切換簡省單元以連接該處理器的至少一原始輸出信號，每一該切換簡省單元接收一致能信號與該原始輸出信號，每一該切換簡省單元包含至少一邏輯電路單元以當該致能信號為關閉時令該原始輸出信號為一內定值或保留為一先前值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元，據此產生一最終輸出信號以取代該原始輸出信號。
其中上述的解碼單元對已接收指令進行解碼以產生該致能信號與已解碼指令。
其中上述的解碼單元所產生的該致能信號是用於判定該原始輸出信號是否需要更新。
其中上述的每一個切換簡省單元包含控制一總線的下列可能變化控制每一位；控制每一字節；以及控制任意個位。
其中上述的致能信號是分割為複數個次信號以獨立地控制每一字節信號信道。
其中上述的切換簡省單元尚包含下列可能變化一與門以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元；一或門以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元；一多任務器以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元；以及一閂以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元。
其中上述的切換簡省單元包含一正反器；以及一多任務器，該多任務器包含一第一輸入信號自該多任務器的輸出並且經由該正反器接收一回饋信號、一第二輸入信號以接收該原始輸出信號、以及一選擇信號以接收該致能信號，據此當該致能信號為關閉時令該原始輸出信號保留為一先前值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元。
本發明的另一實施例是提供一種節省處理器電力消耗的方法，其特徵在於，包含接收一原始輸出信號與一致能信號；
判斷該致能信號是否開啟；當該致能信號為開啟時，令該原始輸出信號為一最終輸出信號；以及當該致能信號為關閉時，令該原始輸出信號為內定值或保留為一先前值。
其中上述的原始輸出信號是包含下列可能變化以一位為單位；以一字節為單位；以及以任意個位為單位。
其中還包含分割該致能信號為複數個次信號以獨立地控制每一字節信號信道。
為進一步說明本發明的具體技術內容，以下結合實施例及附圖詳細說明如後，其中圖1A是為一簡化計算機系統的一方塊示意圖；圖1B是為已知技術中一處理器的一核心中信號傳輸的一方塊示意圖；圖1C是為已知技術中一解碼單元的一方塊示意圖；圖2A是為根據本發明的一解碼單元的一方塊示意圖；
圖2B是為具有複數個切換簡省單元以連接一輸出地址總線、一輸出數據總線與一控制信號總線的一處理器的一方塊示意圖；圖3是為一微處理器中關於一輸出數據總線的複數個切換簡省單元的一方塊示意圖；圖4是為一微處理器中關於一輸出數據總線的複數個切換簡省單元的一方塊示意圖；圖5是為具有複數個切換簡省單元以於一處理器外部連接一輸出地址總線、一輸出數據總線與一控制信號總線的一方塊示意圖；圖6是為根據本發明一第一實施例的一切換簡省單元的一方塊示意圖；圖7是為根據本發明一第二實施例的一切換簡省單元的一方塊示意圖；圖8是為根據本發明一第三實施例的一切換簡省單元的一方塊示意圖；圖9是為根據本發明一第四實施例的一切換簡省單元的一方塊示意圖；圖10是為根據本發明一第五實施例的一切換簡省單元的一方塊示意圖；圖11是為根據本發明第一至第四實施例所揭示的令輸出值設為一內定值的第一種方法以減少輸出切換次數的一示意圖；圖12是為根據本發明第五實施例所揭示的保留輸出值為一先前值的第二種方法以減少輸出切換次數的一示意圖；圖13是為於四字節寬度的一總線中利用一致能信號以簡省輸出切換次數的一示意圖；圖14是為於四字節寬度的一總線中利用四個致能信號以簡省輸出切換次數的一示意圖；以及圖15是為切換簡省單元運作方式的一流程示意圖。
具體實施例方式
本發明在此所探討的方向為一種處理器。為了能徹底地了解本發明，將在下列的描述中提出詳盡的步驟及其組成。顯然地，本發明的施行並未限定於處理器的技術者所熟習的特殊細節。另一方面，眾所周知的組成或步驟並未描述於細節中，以避免造成本發明不必要的限制。本發明的較佳實施例會詳細描述如下，然而除了這些詳細描述之外，本發明還可以廣泛地施行在其它的實施例中，且本發明的範圍不受限定，其以之後的專利範圍為準。
參考圖1A所示，其是為一簡化計算機系統的一方塊示意圖。一計算機系統可被簡化僅包含至少三個主要組件至少一處理器110、至少一存儲器單元120與至少一輸出入子系統130。上述的處理器110通常亦被稱為中央處理器。存儲器單元120是用於儲存程序指令與資料。而輸出入子系統130則與不同的輸出入裝置140介接，與此計算機系統連接的這些輸出入裝置140亦被稱為周邊裝置，其主要具有兩種目的與外界進行溝通以及儲存資料。諸如鍵盤、顯示屏幕、印表機與數據機之類的輸出入裝置140是用於提供使用者接口；如磁碟之類的輸出入裝置140則是次級資料儲存裝置。
圖1A亦示出被稱為系統總線的一連接網絡，其是用於提供上述三種組件之間的溝通管道。此系統總線包含三個主要組件一地址總線150、一數據總線160與一控制總線170。地址總線150的寬度決定此處理器110可尋址的物理存儲器的大小。數據總線160的寬度決定此處理器110與存儲器單元120或輸出入子系統130之間交換資料的大小。控制總線170則包含一組控制信號。典型的控制信號包含存儲器讀取、存儲器寫入、輸出入讀取、輸出入寫入、中斷、中斷認知(acknowledge)、總線要求與總線應允(grant)等控制信號。上述控制信號是用於指明此系統總線上所進行的動作種類。
請參考圖1B所示，其是為已知技術中一處理器180的一處理器核心181中信號傳輸的一方塊示意圖。此處理器180通常具有三種輸出信號地址、資料與控制信號。一處理器核心181是用於執行指令並且將其結果傳送至一計算機系統的其它組件。在傳統處理器設計中，上述三種輸出信號將如圖1B所示，由此處理器核心181直接傳送至輸出總線。於已知技術中，解碼單元182並無產生任何控制信號以便控制輸出的切換，亦即甚至當某些輸出為無效或可以關閉時，還必須開啟所有的輸出。
請參考圖1C所示，其是為已知技術中一解碼單元190的一方塊示意圖。一解碼單元190自一管線架構處理器的指令提取單元接收數據與指令，以便對此管線前一階段的指令提取單元所傳送的指令進行解碼。此解碼單元190是用於產生足夠的控制信號以供給此管線次一階段的執行單元，以供執行單元進行已解碼指令的執行作業。指令於此解碼單元190內的解碼功能方塊192進行解碼。已解碼的指令與資料自此解碼單元190傳送至此管線次一階段的執行單元以供其進行已解碼指令的執行作業。
請參考圖2A所示，其是為根據本發明的一解碼單元250的一方塊示意圖。本發明揭露額外的一致能(enable)控制信號257以當現行指令的資料需要更新時可提供控制。當必須更新資料時，此致能控制信號257將會被激活；當處於那些不須更新資料的情況時，此致能控制信號257則會被關閉。總共有三種型態的致能信號地址致能信號、資料致能信號與控制致能信號以分別控制地址總線、數據總線與控制信號總線。一解碼單元250的一接收功能方塊251是用於接收來自管線架構前一階段的指令提取單元的指令與資料。所接收的指令將於解碼功能方塊252中被解碼。接著，傳送功能方塊253將此解碼單元250所產生的數據與已解碼指令傳送至管線架構次一階段的執行單元以供執行，而上述的致能控制信號257將直接傳送至處理器的輸出電路。
請參考圖2B所示，其是為具有複數個切換簡省(switching reduction)單元以連接一輸出地址總線、一輸出數據總線與一控制信號總線的一處理器的一方塊示意圖。如同圖1A所示，一處理器具有三種輸出總線一地址總線150、一數據總線160與一控制信號總線170。本發明於上述各總線的每一位上各加入一切換簡省單元以減少輸出電路的開關切換動作。自一處理器核心220所產生的一輸出地址ADDR將被饋入相對於輸出地址總線寬度的複數個切換簡省單元210-1至210-N，而由此處理器的解碼單元230所產生的地址致能信號ADDR_EN亦被饋入上述的複數個切換簡省單元210-1至210-N。此解碼單元230將一指令轉換成為一讀取或寫入的作業，其必須控制地址、資料與控制信號。所需切換簡省單元的數量是視輸出地址總線的寬度而定，例如一個32位的輸出地址總線應該具有32個切換簡省單元210-1至210-N(N＝32)。接著，於每一個切換簡省單元210-1至210-N中執行簡省開關切換的功能，而所有切換簡省單元210-1至210-N的結果將被組合成為一最終輸出QUIET_ADDR，並且根據上述輸出地址ADD R的目的地將此最終輸出傳送至存儲器單元120或輸出入次系統單元130。
以相同的方式，簡省輸出資料DATA開關切換的動作亦可由將輸出資料DATA透過相對應於數據總線寬度的複數個切換簡省單元211-1至211-N進行傳送來達成。數據致能信號DATA_EN將控制透過複數個切換簡省單元211的輸出資料DATA的每個位是否需要進行修改以達成簡省開關切換的目的。自所有切換簡省單元211收集的最終輸出數據QUIET_DATA將會傳送至圖1A所示出的存儲器單元120或輸出入次系統單元130。
某些控制信號CONT_ROL亦可利用相同技術以減少最終控制輸出QUEIT_CONTROL信號的開關切換動作。來自處理器解碼單元230的控制致能信號CONTROL_EN與複數個切換簡省單元212-1至212-N是用於簡省控制信號的開關切換動作。對應至控制信號總線所需的切換簡省單元數目N亦與此控制信號總線的寬度相關。
當需要一次存取八位(一字節)時，所需建構的切換簡省單元的數目亦可隨之變化。對於每一字節而言，可實作單一切換簡省單元以一齊啟閉這八個位。以一個32位寬度的總線為例，應實作四個允許啟閉八位的切換簡省單元以獨立控制每個字節。據此，於一總線上所實作的切換簡省單元的數目亦相對應於此總線的寬度、此總線的字節數目，亦或是任何所需的隨機位數。
請參考圖3所示，其是為一微處理器中關於一輸出數據總線的複數個切換簡省單元的一方塊示意圖。以一個32位的資料輸出總線DATA為例，應如圖2B所示實作32個切換簡省單元311至31M。然而上述32個切換簡省單元311至31M可分為四個小組，第一組311是對應至第一字節的各位、第二組312是對應至第二字節的各位、第三組313是對應至第三字節的各位，而第四組31M(314)是對應至第四字節的各位。由編碼單元330所產生以控制上述32個切換簡省單元311至31M的數據致能信號DATA_EN亦可為圖2B標出的單一信號，或可分為四個次信號，BYTE_1_EN、BYTE_2_EN、BYTE_3_EN與BYTE_M_EN(BYTE_4_EN)以分別控制輸出數據DATA的四個字節。將單一個數據致能信號DATA_EN分成M個字節數據控制信號BYTE_M_EN具有僅需開啟必要改變的字節且令其它字節不受影響的優點。假設僅須存取一總線的第一字節，僅需致能BYTE_1_EN信號所相關的各切換簡省單元，而可關閉BYTE_2_EN、BYTE_3_EN與BYTE_4_EN所相關的各切換簡省單元。於此情況下，將單一資料致能信號DATA_EN切割為多個次信號以控制個別字節的啟閉可節省一些電力。對於具有其它寬度的數據總線而言，字節數據控制信號的數量M可據而調整，以令一個字節數據控制信號BYTE_M_EN用於控制一個字節。據此，每個字節可被獨立地啟閉以最小化輸出開關切換次數，進而於一計算機系統中使用較少的電力。雖然於圖3標出的是一資料輸出總線，亦可於一地址輸出總線與一控制信號總線中使用相同技術以分離致能信號，進而開啟那些必須改變的字節而令其餘位保持不變。
請參考圖4所示，其是為一微處理器中關於一輸出數據總線的複數個切換簡省單元的一方塊示意圖。於此圖中，每一個切換簡省單元411至41M是對應至此數據總線DATA的每一個字節。很顯然地，數字M是等同於此數據總線的全部字節數量。來自解碼單元430的致能信號亦根據數據總線的字節數量而被分為M個次信號，亦即BYTE_1_EN至BYTE_M_EN。於此一32位數據總線的實施範例中，具有四個切換簡省單元411、412、413與414以及四個致能資料次信號BYTE_1_EN、BYTE_2_EN、BYTE_3_EN與BYTE_4_EN。透過圖4已經示出的數據總線為例，同樣的概念可適用於地址總線ADDR與控制信號總線CONTROL。圖4較圖3優越之處在於圖4僅須圖3八分之一的切換簡省單元，其可顯著地減少許多的邏輯電路。
於圖5所示的另一實施例中，切換簡省單元510至512可位於處理器530之外。此處理器530的輸出通常包含一輸出地址ADDR、一輸出資料DATA與一輸出控制信號CONTROL。上述地址/資料/控制信號的每一位皆會傳送至位於此處理器530外部的切換簡省單元511至512以簡省輸出電路的切換。此處理器530的解碼電路單元540亦提供致能信號。於處理器530外部加入切換簡省單元510至512的此一概念亦可應用於圖2、圖3與圖4那類將切換簡省單元置於處理器內部的情況。
切換簡省單元結構的五個實施例將分別於圖6、圖7、圖8、圖9與圖10中揭露。圖6至圖9所揭露的前四個實施例揭示了設定無效輸出值為一內定值的第一種方法，而圖10所示的實施例則揭示將無效輸出值保留為先前值的第二種方法。請參考圖6所示，其是為根據本發明一第一實施例的一切換簡省單元600的一方塊示意圖。此切換簡省單元600包含單一個與門610。當一處理器的一原始輸出信號OUTPUT與一致能信號ENABLE同時輸入此與門610時，來自處理器解碼單元的致能信號ENABLE將可控制上述原始輸出信號OUTPUT將如何轉變為一最終輸出信號QUIET_OUTPUT。當致能信號ENABLE為開啟時，此與門610將會令上述原始輸出信號OUTPUT絲毫不變地通過此與門610。反之，當致能信號ENABLE為關閉時，上述原始輸出信號OUTPUT將會被設定為一內定值0以減少輸出切換的次數。應注意的是上述的原始輸出信號OUTPUT可為一地址、一資料，或一控制信號；同樣地，上述的最終輸出信號QUIET_OUTPUT亦可分別為一最終地址、一最終資料，或一最終控制信號。
請注意圖6方塊圖所示的作業情況僅為符合本發明範圍與精神的眾多實施例之一。利用一與門610僅為減少輸出切換次數的一種可能實作方式，亦可使用其它種邏輯單元或邏輯單元的組合以達成同樣的功能與目的。舉例來說，可利用一系列的與門以取代單一個與門。當致能信號為關閉時，一系列的與門亦能將輸出值設定為一內定值。另外一種作法是同時反轉一或非門(NOR)的兩個輸出，其功能亦等效於一與門。熟悉此項技術者可輕易推導出其它種邏輯電路單元以達成上述當致能信號為關閉時令輸出值為一內定值的相同功能。減少輸出切換次數可減少一處理器的總消耗功率，並且延長一電子裝置的電池使用時間。
圖7標出的一或門710亦可用於達成當致能信號為關閉時令輸出值為一內定值的功能。當一致能信號ENABLE為開啟時，一原始輸出信號OUTPUT可通過此與門610成為一最終輸出信號QUIET_OUTPUT。一真值表可輕易顯示當此致能信號ENABLE為關閉時，此最終輸出信號QUIET_OUTPUT可被設定為一內定值1，而非使用一與門時的內定值0。由於當此致能信號ENABLE為關閉時的最終輸出信號QUIET_OUTPUT會被忽略不計，因此將它設定為0或1是無關緊要的。
圖8標出的一多任務器810亦可作為本發明另一實施例。此多任務器810的一第一輸入是用於接收一原始輸出信號OUTPUT，而其一第二輸入是連接至一穩定值，如0或1。一選擇信號ENABLE是用於控制輸出的切換。當此選擇信號ENABLE為開啟時，上述的原始輸出信號OUTPUT將會通過此多任務器810並且變成一最終輸出信號QUIET_OUTPUT。反之，一個關閉的選擇信號ENABLE將會阻止上述原始輸出信號OUTPUT通過此多任務器810，並且令上述第二輸入值成為最終輸出信號QUIET_OUTPUT。
請參考圖9所示，其是為根據本發明另一實施例的切換簡省單元的一示意圖。當一選擇信號ENABLE為開啟時，一透明閂(latch)910可允許一原始輸出信號OUTPUT通過成為一最終輸出信號QUIET_OUTPUT。反之，一個關閉的選擇信號ENABLE將會阻止上述原始輸出信號OUTPUT通過，故此最終輸出信號QUIET_OUTPUT將被設為一內定值。
圖10標出切換簡省單元結構的第五個實施例。此切換簡省單元100包含一多任務器102，其具有一第一輸入值以接收從上述多任務器102的輸出並且由一正反器101所產生的一反饋信號與一第二輸入值以接收一原始輸出信號OUTPUT。同樣地，上述的原始輸出信號OUTPUT可為一地址、一資料，或一控制信號。來自處理器解碼單元的一選擇信號ENABLE饋入此多任務器102以控制輸出切換。此切換簡省單元100的最終輸出值被稱為一最終輸出信號QUIET_OUTPUT，其可代表一最終地址、一最終資料，或一最終控制信號。當此選擇信號ENABLE為關閉時，此切換簡省單元100執行保留此原始輸出信號OUTPUT的動作。然而當此選擇信號ENABLE為開啟時，原始輸出信號OUTPUT將會通過切換簡省單元100以形成上述的最終輸出信號QUIET_OUTPUT。利用其它邏輯電路單元或邏輯單元的組合取代上述的正反器101與多任務器102以達成當選擇信號ENABLE為關閉時保留此原始輸出信號OUTPUT的功能，是符合本發明的範圍與精神。
請參考圖11所示，其是為根據本發明第一至第四實施例所揭示的令輸出值設為一內定值的第一種方法以減少一連續輸出串流A1-A7的輸出切換次數的一示意圖。每一個輸出值A1-A7可代表圖2B、圖3與圖4所示的一個位、一個字節或其它任何位數。一致能信號(ENABLE)與一原始輸出信號(OUTPUT)被饋入圖6標出的與門610中。當此致能信號為開啟時，與門610允許上述原始輸出信號通過並且成為最終輸出信號QUIET_OUTPUT。諸如A1、A2、A4與A5等信號可不變地通過成為最終輸出信號。於另一方面，當此致能信號為關閉時，如A3、A6與A7信號，最終輸出信號即被設為內定值0。輸出的內定值可事先設定為0或1。於原始輸出信號A1-A7時，於一連續輸出串流中會產生六個切換。本發明所產生的優點可從至少有兩個致能信號為關閉時的連續輸出中看到。例如由於A6與A7信號時的致能信號皆為關閉，故此時的最終輸出信號皆為0而省去原本於A6與A7信號間的切換動作。根據本發明的第一至第四實施例所揭示的切換簡省單元，總切換次數自六次變為五次。若圖11所示的每一個原始輸出信號代表一個位，由於A6與A7信號可設為0，則實作圖6至圖9所示的切換簡省單元將具有減少一位切換的優點。然而，若每一個原始輸出信號代表一個字節，則簡省A6與A7信號間的切換可有效地節省一個字節的切換。顯然地，致能信號關閉的時間越久，則可簡省越多次切換並且據以節省更多電力。
請參考圖12所示，其是為根據本發明第五實施例所揭示的保留無效輸出值為一先前值的第二種方法以減少輸出切換次數的一示意圖。利用圖11標出的相同A1-A7及致能信號以比較第一至四實施例揭示的第一種方法與第五實施例揭示的第二種方法所達成的簡省切換次數。請參考圖10所示的第五實施例，原始輸出信號(OUTPUT)與致能信號(ENABLE)是為此切換簡省單元100的輸入值，而切換簡省的功能將由此切換簡省單元100內部的正反器101與多任務器102來執行。再者，此切換簡省單元100的最終輸出值被稱為一最終輸出信號QUIET_OUTPUT。對於那些致能信號為開啟狀態的原始輸出信號而言，如圖12所示出的A1、A2、A4與A5等信號，其可如前四實施例一般不變地通過此切換簡省單元100。當致能信號為關閉狀態時，此切換簡省單元100內的正反器101與多任務器102將會保留輸入的先前值。舉A3信號為例，A3將會保留其先前值，亦即本實施例中的A2值。顯然地，保留先前值將可消去A2與A3信號間的切換。比較圖11與圖12的A3信號，圖11採用的將輸出設為內定值的第一種方式切換輸出值自-有效值至一閘控值(A 2值轉為0)，再切換為次一有效值(亦即由0轉為A4值)；然而圖12採用的保留先前值的第二種方法僅當一個新有效值出現時始進行切換(直接由A2值轉為A4值)。同樣地，A6將會保留A5的先前值，而A7亦同。若比較圖11與圖12的A5至A7時的最終輸出信號，圖11中具有一個切換動作(A5至A6)，而圖12則沒有任何切換動作。而圖12標出的第二種方法成功地消除了A5至A6間的切換動作，進而更節省處理器的電力消耗。比較圖11與圖12的最終輸出信號，圖11總共具有五次切換動作，而圖12僅須三次。當考慮到輸出總線的尺度或是總線的負載程度時，即可了解所節省的電力是相當可觀的。雖然實作第五實施例需要兩個邏輯電路單元，亦即一個正反器101與一個多任務器102，然而其減少切換的數量顯然要比第一實施例的與門610或第二、三、四實施例的或門710、多任務器810與閂910來得多。
增加致能信號數量所獲致的優點可輕易地自圖13與圖14的比較中得知。請參考圖13所示，其是為於四字節度的一總線中利用一致能信號以簡省輸出切換次數的一示意圖。請回顧圖2，每一個總線具有一致能信號，而其切換簡省單元的數量是對應至總線寬度的字節數以減少輸出切換的次數。為方便圖標之故，圖13所考慮的是一個具有四字節寬度的總線。此四字節寬度總線的原始輸出信號以八位為單位來表示，如AnBnCnDn，n可為任意整數。單一個致能信號以全開全關的模式來控制這四個字節的輸出。例如當此致能信號為開啟時，所有四個字節A1B1C1D1將會輸出為A1B1C1D1。反之，當此致能信號為關閉時且採用保留先前值的方法，如A4B4C4D4時，則先前的A3B3C3D3值將被保留為最終輸出值。
請參考圖14所示，其是為於四字節寬度的一總線中利用四個致能信號以簡省輸出切換次數的一示意圖。支持圖14所示波型的處理器結構是為圖4所示的處理器。切換簡省單元與致能信號的數量皆相對應於總線寬度的字節數以減少輸出切換的次數。一個具有四個字節寬度的總線將具有四個切換簡省單元與四個獨立的致能信號，每一個皆控制八個位的輸出信號。由於大多數的總線存取動作是為8位、16位與32位，故上述的致能信號可分別開啟1個、2個、或4個位。當開啟四個致能信號時，例如A1B1C1D1，則四個字節都將不變地輸出。當A2B2C2D2僅開啟單一個致能信號0001時，則頭三個字節即保留為先前值而最後一個字節將改變為新值，其最終輸出信號將A1B1C1D2。改變兩字節的情況可觀察A3B3C3D3以及A5B5C5D5的時候。透過拆解控制總線的致能信號以更細膩地進一步減少輸出切換的次數。比較這兩圖的切換次數，具有單一致能信號的圖13完整地切換了三次；而具有多重致能信號的圖14則部分地切換三次(A2B2C2D2時切換了四分之一，A3B3C3D3以及A5B5C5D5時各切換了一半)。故節省的切換次數從3×32即96位減到了(0.25+0.5+0.5)×32即40位，簡省比例達到58.5％。
請參考圖15所示，其是為切換簡省單元運作方式的一流程示意圖。流程開始後進行步驟151，一處理器的一輸出信號與一致能信號被每一切換簡省單元接收。於次一步驟152中，判斷對應於目前輸出的地址/資料/控制的輸出位/字節信號的致能信號是否為開啟。若此致能信號確為開啟，則進行步驟153令上述的輸出信號不變地通過切換簡省單元成為最終輸出信號。反之，若此致能信號為關閉狀態，則流程進行步驟154以執行本發明所提供的簡省輸出切換次數的兩種方法。第一種方法是如圖6至圖9所示的當致能信號為關閉時令輸出值設為一內定值。第二種方法是如圖10所示的當致能信號為關閉時保留輸出值為先前值。上述兩種方法均可有效地減少輸出切換的次數。接著於次一步驟155中，判定目前的地址/資料/控制的輸出位/字節信號是否為輸出地址/資料/控制信號的結尾。若非如此，則其餘地址/資料/控制的每一輸出位/字節信號都將經歷步驟152至155的流程，直至輸出地址/數據/控制信號結束為止。再者，若已到達輸出地址/資料/控制信號的結尾，則將如步驟156所示，切換簡省單元將會持續等待下一個輸出地址/資料/控制信號的到來。當次一輸出地址/資料/控制信號到來時，整個循環將再回到步驟151。同樣再一次地，一個完整地址/資料/控制信號的每一輸出位/字節信號都再將經歷步驟151至155的流程，以簡省輸出切換次數並且進而減少電力消耗與改善系統消耗。
前述的實施例是透過一與門/或門/多任務器/閂以達成令輸出值設為一內定值或透過一正反器與一多任務器以保留輸出值為一先前值的方式以簡省輸出切換次數。請注意亦可實作其它符合本發明的範圍與精神的另類電路。例如以一連串的與門等其它邏輯電路單元或邏輯電路單元的組合亦可令輸出值設為一內定值。同樣地，上述的正反器與/或多任務器亦可由其它等效的邏輯電路單元或邏輯電路單元的組合來取代。於本發明中，於圖6至圖10所示的實施例以及本說明書的內容僅作為特定優點的示範，其可由本發明各實施例中對於切換簡省單元的使用來達成。
顯然地，依照上面實施例中的描述，本發明可能有許多的修正與差異。因此需要在其附加的權利要求項的範圍內加以理解，除了上述詳細的描述外，本發明還可以廣泛地在其它的實施例中施行。上述僅為本發明的較佳實施例而已，並非用以限定本發明的申請專利範圍；凡其它未脫離本發明所揭示的精神下所完成的等效改變或修飾，均應包含在下述申請專利範圍內。
權利要求
1.一種處理器系統，其特徵在於，包含一處理器核心，存在於處理器內部以執行指令並且產生原始輸出信號；以及至少一切換簡省單元以連接該處理器的至少一原始輸出信號，每一該切換簡省單元接收一致能信號與該原始輸出信號，每一該切換簡省單元包含至少一邏輯電路單元以當該致能信號為關閉時令該原始輸出信號為一內定值或保留為一先前值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元，據此產生一最終輸出信號以取代該原始輸出信號。
2.根據權利要求1項的處理器系統，其特徵在於，其中上述的切換簡省單元是用於每一字節輸出信號信道以及該致能信號是獨立地用於控制每一個別的字節輸出信號信道，以當該致能信號為關閉時令該原始輸出信號的每一字節輸出信號為一內定值或保留為一先前值，以及當該致能信號為開啟時令該原始輸出信號的每一字節輸出信號通過該切換簡省單元。
3.根據權利要求1項的處理器系統，其特徵在於，其中上述的每一個切換簡省單元是包含下列可能變化控制每一位；控制每一字節；以及控制任意個位。
4.根據權利要求2項的處理器系統，其特徵在於，其中上述的致能信號是分割為複數個次信號以獨立地控制每一字節信號信道。
5.根據權利要求1項的處理器系統，其特徵在於，其中上述的原始輸出信號是包含下列可能變化一地址；一資料；以及一控制信號。
6.根據權利要求1項的處理器系統，其特徵在於，其中上述的致能信號是包含下列可能變化一地址致能信號；一資料致能信號；以及一控制信號的致能信號。
7.根據權利要求1項的處理器系統，其特徵在於，其中上述的切換簡省單元尚包含下列可能變化一與門以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元；一或門以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元；一多任務器以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元；以及一閂以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元。
8.根據權利要求1項的處理器系統，其特徵在於，其中上述的切換簡省單元包含一正反器；以及一多任務器，該多任務器包含一第一輸入信號自該多任務器的輸出並且經由該正反器接收一回饋信號、一第二輸入信號以接收該原始輸出信號、以及一選擇信號以接收該致能信號，據此當該致能信號為關閉時令該原始輸出信號保留為一先前值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元。
9.根據權利要求1項的處理器系統，其特徵在於，其中上述的切換簡省單元可位於該處理器的內部或外部。
10.一處理器系統，其特徵在於，包含一處理器核心，存在於處理器內部以執行指令並且產生原始輸出信號，該處理器核心還包含一解碼單元以產生一致能信號；以及至少一切換簡省單元以連接該處理器的至少一原始輸出信號，每一該切換簡省單元接收一致能信號與該原始輸出信號，每一該切換簡省單元包含至少一邏輯電路單元以當該致能信號為關閉時令該原始輸出信號為一內定值或保留為一先前值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元，據此產生一最終輸出信號以取代該原始輸出信號。
11.根據權利要求10項的處理器系統，其特徵在於，其中上述的解碼單元對已接收指令進行解碼以產生該致能信號與已解碼指令。
12.根據權利要求10項的處理器系統，其特徵在於，其中上述的解碼單元所產生的該致能信號是用於判定該原始輸出信號是否需要更新。
13.根據權利要求10項的處理器系統，其特徵在於，其中上述的每一個切換簡省單元包含控制一總線的下列可能變化控制每一位；控制每一字節；以及控制任意個位。
14.根據權利要求10項的處理器系統，其特徵在於，其中上述的致能信號是分割為複數個次信號以獨立地控制每一字節信號信道。
15.根據權利要求10項的處理器系統，其特徵在於，其中上述的切換簡省單元尚包含下列可能變化一與門以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元；一或門以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元；一多任務器以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元；以及一閂以當該致能信號為關閉時令該原始輸出信號為一內定值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元。
16.根據權利要求10項的處理器系統，其特徵在於，其中上述的切換簡省單元包含一正反器；以及一多任務器，該多任務器包含一第一輸入信號自該多任務器的輸出並且經由該正反器接收一回饋信號、一第二輸入信號以接收該原始輸出信號、以及一選擇信號以接收該致能信號，據此當該致能信號為關閉時令該原始輸出信號保留為一先前值以及當該致能信號為開啟時令該原始輸出信號通過該切換簡省單元。
17.一種節省處理器電力消耗的方法，其特徵在於，包含接收一原始輸出信號與一致能信號；判斷該致能信號是否開啟；當該致能信號為開啟時，令該原始輸出信號為一最終輸出信號；以及當該致能信號為關閉時，令該原始輸出信號為內定值或保留為一先前值。
18.根據權利要求17項的節省處理器電力消耗的方法，其特徵在於，其中上述的原始輸出信號是包含下列可能變化以一位為單位；以一字節為單位；以及以任意個位為單位。
19.根據權利要求17項的節省處理器電力消耗的方法，其特徵在於，其中還包含分割該致能信號為複數個次信號以獨立地控制每一字節信號信道。
全文摘要
本發明是關於透過減少處理器輸出信號切換次數以減少電力消耗的方法與裝置。切換簡省單元是可裝置於一處理器的輸出電路上。包含地址、數據與控制信號的處理器原始輸出信號以及由處理器解碼單元所產生的致能信號皆為切換簡省單元的輸入信號以便執行切換簡省功能。此切換簡省單元包含至少一邏輯電路單元以當該致能信號為關閉時減少輸出切換的次數。實作此切換簡省單元可有效地減少處理器所消耗的電力並且延長電池使用時間。
文檔編號G06F1/32GK1828482SQ20061007350
公開日2006年9月6日 申請日期2006年4月12日 優先權日2005年4月13日
發明者李察L·鄧肯 申請人:威盛電子股份有限公司