磁性記憶體、電子系統、記憶體及其提供方法

2023-07-30 12:44:46 2

專利名稱：磁性記憶體、電子系統、記憶體及其提供方法
技術領域：
本發明涉及到可編程記憶體元件，如使用在記憶體陣列的可編程電阻元件。
背景技術：
可編程電阻元件通常是指元件的電阻狀態可在編程後改變。電阻狀態可以由電阻值來決定。例如，電阻性元件可以是單次性可編程OTP (One-Time Programmable)元件(如電性熔絲)，而編程方法可以施用高電壓，來產生高電流通過OTP元件。當這大電流經由打開的編程選擇器流過OTP元件，OTP元件將被燒成高或低電阻狀態(取決於是熔絲或反熔絲(Anti-fuse))而加以編程。電性熔絲是一種常見的0ΤΡ，而這種可編程電阻元件，可以是多晶矽，矽化多晶矽， 矽化物，熱隔離的主動區，金屬，金屬合金或它們的組合。金屬可以是鋁，銅或其它過渡金屬。其中最常用的電性熔絲是矽化的多晶矽，用互補式金氧半導體電晶體(CM0Q的柵極製成，用來作為內連接(interconnect)。電性熔絲也可以是一個或多個接點(contact)或層間接點(via)，而不是小片段的內連接。高電流可把接點或層間接點燒成高電阻狀態。電性熔絲可以是反熔絲，其中高電壓使電阻降低，而不是提高電阻。反熔絲可由一個或多個接點或層間接點組成，並含有絕緣體於其間。反熔絲也可由CMOS柵極耦合於CMOS本體，其含有柵極氧化層當做為絕緣體。一種傳統的可編程電阻式記憶存儲單元如圖1所示。存儲單元10包含一電阻元件11和一 N型金氧半導體電晶體(NMOQ編程選擇器12。電阻元件11 一端耦合到NMOS 12的漏極，另一端耦合到正電壓V+。NMOS 12的柵極耦合到選擇信號(SEL)，源極耦合到負電壓V-。當高電壓加在V+而低電壓加在V-時，電阻元件10則可被編程，經由提高編程選擇信號(SEL)來打開NMOS 12。一種最常見的電阻元件是矽化多晶矽，乃是在同時製作MOS 柵極時用的同樣材料。NMOS編程選擇器12的面積，需要足夠大，以提供所需的編程電流持續幾微秒。矽化多晶矽的編程電流通常是從幾毫安(對寬度約40納米的熔絲)至20毫安 (對寬度約0. 6微米熔絲)。因此使用矽化多晶矽的電性熔絲存儲單元面積往往是非常大的。可編程電阻元件可以是可逆的電阻元件，可以重複編程且可逆編程成數字邏輯值「0」或「1」。可編程電阻元件可從相變材料來製造，如鍺(Ge)，銻(Sb)，碲(Te)的組成 Ge2Sb2Te5(GST-225)或包括成分銦( ),錫(Sn)或硒(Se)的GeSbTe類材料。經由高電壓短脈衝或低電壓長脈衝，相變材料可被編程成非晶體態高電阻狀態或結晶態低電阻狀態。 可逆電阻元件可以是電阻式隨機存取記憶體(電阻式記憶體RRAM)，存儲單元由在金屬或金屬合金電極之間的金屬氧化物，如鉬/氧化鎳/鉬(Pt/Ni0/Pt)，氮化鈦/氧化鋅/氧化鉿/氮化鈦(TiN/Ti0x/Hf02/TiN)製成。該電阻狀態可逆性的改變是經由電壓或電流脈衝的極性，強度，持續時間，產生或消滅導電細絲。另一種類似電阻式隨機存取記憶體(RRAM) 的可編程電阻元件，就是導電橋隨機存取記憶體(CBRAM)。此記憶體是基於電化學沉積和移除在金屬或金屬合金電極之間的固態電解質薄膜裡的金屬離子。電極可以是一個可氧化
5陽極和惰性陰極，而且電解質可以是摻銀或銅的硫是玻璃如硒化鍺(GeSe)或硒化硫(GeS) 等。該電阻狀態可逆性的改變是經由電壓或電流脈衝的極性，強度，持續時間，產生或消滅導電橋。如圖加所示，相變記憶體(PCM)是另一種傳統的可編程電阻元件20。PCM存儲單元包含相變材料(Phase Change Material)薄膜21和一當作編程選擇器的雙極性電晶體22，其具有P+射極23，N型基極27和集極25 (為P型基體)。相變薄膜21 —端耦合到雙極性電晶體22的射極23，另一端耦合到正電壓V+。雙極性電晶體22的N型基極27耦合到負電壓V-，而集極25耦合到接地。在V+和V-間施加適當的電壓持續適當的時間，相變薄膜21可被編程成高或低電阻狀態，根據電壓和持續時間而定。按照慣例，編程一相變記憶體成高電阻狀態(或重設狀態)大約需要持續50ns的3V電壓，消耗大約300uA的電流。編程相變記憶體成低電阻狀態(或設置狀態)需要持續300ns左右的2V電壓，消耗大約IOOuA的電流。這種存儲單元需要特殊工藝來妥善隔離每個存儲單元，因而需要比標準 CMOS邏輯工藝多3-4道掩膜，而使得它的製作比較貴。另一種相變記憶體(PCM)的可編程電阻元件如圖2b所示。相變記憶體材料有相變薄膜21'和一二極體22'。相變薄膜21'被耦合在二極體陽極22'和正電壓V+之間。二極體的陰極22'被耦合到負電壓V-。施加適當的電壓在V+和V-之間持續一段適當的時間，相變薄膜21'可以被編程為高或低電阻狀態，根據電壓和持續時間而定。請見 "Kwang-Jin Lee et al. ,"A 90nm 1.8V512Mb Diode-Switch PRAM with 266MB/s Read Throughput,，，International Solid-State Circuit Conference, 2007, pp. 472-273，，，圖 2b所示為使用二極體作為每一相變記憶體(PCM)存儲單元的編程選擇器的例子。雖然這項技術可以減少PCM存儲單元尺寸到只有6. 8F2 (F代表特徵大小)，二極體需要非常複雜的製造過程，如選擇性磊晶(外延)成長(SEG)。如此一來對嵌入式PCM的應用，將變的非常昂
蟲貝O圖3a和3b顯示經由電流方向來編程磁記憶體(MRAM)存儲單元210成磁平行(或狀態0)和磁反平行(或狀態1)示意圖。MRAM存儲單元210由一磁性隧道接面(MTJ)211 和一 NMOS編程選擇器218組成。磁隧道接面211擁有多層次的鐵磁(ferromagnetic)或反鐵磁(anti-ferromagnetic)疊與如A1203或MgO的金屬氧化物，其作為多層次之間的絕緣體。磁隧道接面211包括自由堆棧層212和固定堆棧層213。打開編程選擇器CMOS 218， 施加適當的電流到磁性隧道接面(MTJ) 211，自由層堆212就可排列成磁平行或磁反平行於固定層堆213，此根據電流的流出或流入固定層堆213而定。因此，磁狀態可以進行編程，而狀態結果可以由電阻值來決定，亦即磁平行狀態的低電阻或磁反平行狀態的高電阻。狀態0 或1電阻值分別為約證Ω或10K Ω，而且編程電流約+/-100-200 μ A。編程MRAM存儲單元的一例子描述在，，2Mb Spin-Transfer Torque RAM with Bit-by-Bit Bidirectional Current Write and Parallelizing-Direction Current Read,，，International Solid-State Circuit Conference,2007, pp. 480-481」。二極體也可以從多晶矽製造。圖如顯示一多晶矽二極體的橫截面。要形成多晶矽二極體，多晶矽是由N+植入一端而P+植入另一端，二端之間的間距Lc含有固有 (intrinsic)的摻雜劑。固有的摻雜劑是由外擴散或汙染所造成的稍微N型或P型摻雜劑， 而非刻意的摻雜。矽化物阻擋層應用於多晶矽上以防止矽化物在多晶矽的表面上形成，從而防止短路。多晶矽的P+和N+兩端由接點帶出以形成二極體的PN兩端。作為一例子，多晶娃二極體可見 Ming-Dou Ker et al·，"Ultra High-Voltage Charge Pump Circuit in Low-Voltage Bulk CMOS Processes with Polysilicon Diodes，，，IEEE Transaction of Circuit and System-II, Vol. 54, No. 1, January 2007，pp. 47—51。圖4b顯示圖如多晶矽的二極體的電流電壓特性。目前的電流電壓曲線顯示有用的二極體行為，如二極體的閾值電壓約為0. 6V而漏電流低於InA。經由改變間距Lc，多晶矽二極體的擊穿電壓和漏電流可以相應調整。

發明內容
本發明的目的在於提供一種磁性記憶體、電子系統、記憶體及其提供方法，二極體作為編程選擇器的可編程電阻元件存儲單元的實施例。可編程的電阻元件可以使用標準互補金屬氧化物半導體(CM0Q邏輯工藝，以減少存儲單元的大小和成本。因此本發明提供一種記憶體，包括多個記憶存儲單元，至少有一記憶存儲單元包括一存儲元件有第一端和第二端，該第一端被耦合到第一電源電壓線；及一第一二極體包括至少一第一端和一第二端，其中該第一端具有一第一類型摻雜，該第二端有一第二類型摻雜，該第一二極體的該第一端耦合到該存儲元件的該第二端，一第二二極體包括至少一第一端和一第二端，其中該第一端具有一第一類型摻雜，該第二端具有一第二個類型摻雜，該第二二極體的該第二端被耦合到該存儲元件的該第二端，其中該第一二極體的該第二端被耦合到第二電源電壓線，其中該第二二極體的該第一端被耦合到第二或第三電源電壓線；其中該第一或第二二極體的該第一端或該第二端的摻雜是從互補式金屬氧化物半導體(CM0Q元件的源極或漏極的摻雜植入製造，其中，至少有一二極體是構建在多晶矽基體上，其中，經由施加電壓到該第一，第二和/或第三電源電壓線，從而導通該第一二極體而切斷了該第二二極體到一邏輯狀態，或導通該第二二極體而切斷了該第一二極體到另一邏輯狀態，該存儲元件被配置為可編程到不同的邏輯狀態。因此本發明提供一種記憶體，包括多個記憶存儲單元，至少有一記憶存儲單元包括一存儲元件有第一端和第二端，該第一端被耦合到第一電源電壓線；及一第一二極體包括至少一第一端和一第二端，其中該第一端具有一第一類型摻雜，該第二端具有一第二類型摻雜，該第一二極體的該第一端被耦合到該存儲元件的該第二端，一第二二極體包括至少一第一端和一第二端，其中該第一端具有一第一類型摻雜，該第二端具有一第二個類型摻雜，該第二二極體的該第二端被耦合到該存儲元件的該第二端，其中，該第一二極體的該第二端和該第二二極體的該第一端被耦合到第二電源電壓線，其中該第一或第二二極體的摻雜是從互補式金屬氧化物半導體(CM0Q元件的源極或漏極的摻雜植入製造，其中，至少有一二極體是構建在多晶矽基體上，其中，經由施加電壓到該第一和第二電源電壓線，從而導通該第一二極體而切斷了該第二二極體到一邏輯狀態，或導通該第二二極體而切斷了該第一二極體到另一邏輯狀態，該存儲元件被配置為可編程到不同的邏輯狀態。因此本發明提供一種電子系統，包括一處理器；及一記憶體可操作地連接到該處理器，該記憶體包括多個記憶存儲單元來提供數據存儲，每個記憶存儲單元包括一存儲元件有第一端和第二端，該第一端被耦合到第一個電源電壓線；及一第一二極體包括至少
7一第一端和一第二端，其中該第一端具有一第一類型摻雜，該第二端具有一第二類型摻雜， 該第一二極體的該第一端被耦合到該存儲元件的該第二端，而該第一二極體的該第二端被耦合到第二電源電壓線；一第二極體包括至少一第一端和一第二端，其中該第一端具有一第一型類摻雜，該第二端具有一第二類型摻雜，該第二二極體的該第二端被耦合到該存儲元件的該第二端，而該第二二極體的該第一端被耦合到第二或第三電源電壓線；其中該第一或第二二極體的摻雜劑是從互補式金屬氧化物半導體(CM0Q元件的源極或漏極的摻雜植入製造，其中，至少有一二極體是構建在多晶矽基體上，其中，經由施加電壓到該第一，第二和/或第三電源電壓線，從而導通該第一二極體而切斷了該第二二極體到一邏輯狀態， 或導通該第二二極體而切斷了該第一二極體到另一邏輯狀態，該存儲元件被配置為可編程到不同的邏輯狀態。因此本發明提供一種方法來提供一記憶體，包括提供多個記憶存儲單元，至少有一記憶存儲單元包括至少(i) 一存儲元件有第一端和第二端，該第一端被耦合到第一電源電壓線；及(ii) 一第一二極體包含至少一第一端和一第二端，該第一端具有第一類型摻雜，而該第二端具有第二類型摻雜，該第一和第二摻雜劑是從互補式金屬氧化物半導體 (CMOS)元件的源極或漏極的摻雜植入製造，該第一二極體的該第一端被耦合到該存儲元件的該第二端而該第一二極體的該第二端被耦合到第二電源電壓線；(iii) 一第二二極體包含至少一第一端和一第二端，該第一端具有第一類型摻雜，而該第二端具有第二類型摻雜， 該第一和第二摻雜是從CMOS元件的源極或漏極的摻雜植入製造，該第二二極體的該第二端被耦合到該存儲元件的該第二端而該第二二極體的該第一端被耦合到第二或第三電源電壓線；(iv)至少有一二極體是構建在多晶矽基體上，及其中經由施加電壓到該第一，第二和/或第三電源電壓線，從而導通該第一二極體而切斷了該第二二極體到一邏輯狀態， 或導通該第二二極體而切斷了該第一二極體到另一邏輯狀態，該存儲元件被配置為可編程到不同的邏輯狀態。因此本發明提供一種磁性記憶體，包括多個磁性記憶存儲單元，至少有一磁性記憶存儲單元包括一磁性存儲元件有第一端和第二端，該第一端被耦合到第一電源電壓線； 及一第一二極體包括至少有一第一端和一第二端，其中該第一端具有一第一類型摻雜，該第二端具有一第二類型摻雜，該第一二極體的該第一端被耦合到該存儲元件的該第二端， 一第二二極體包括至少一第一端和一第二端，其中該第一端具有一第一類型摻雜，該第二端具有一第二類型摻雜，該第二二極體的該第二端被耦合到該存儲元件的該第二端，其中該第一二極體的該第二端被耦合到第二電源電壓線；該第二二極體的該第一端被耦合到第二或第三電源電壓線；其中該第一或第二二極體的的摻雜是從互補式金屬氧化物半導體 (CMOS)元件的源極或漏極的摻雜植入製造，其中，至少有一二極體是構建在多晶矽基體上， 經由施加電壓到該第一，第二和/或第三電源電壓線，從而導通該第一二極體而切斷了該第二二極體到一邏輯狀態，或導通該第二二極體而切斷了該第一二極體到另一邏輯狀態， 該存儲元件被配置為可編程到不同的邏輯狀態。以下結合附圖和具體實施例對本發明進行詳細描述，但不作為對本發明的限定。


圖1顯示了一種傳統的可編程電阻式記憶存儲單元示意圖加顯示相變記憶體(PCM)用的另一種傳統可編程電阻式元件示意圖，其採用雙極型電晶體作為編程選擇器；圖2b顯示一種傳統相變記憶體(PCM)截面圖，其採用二極體作為編程選擇器；圖3a和北顯示經由電流方向來編程一個傳統磁記憶體(MRAM)存儲單元成平行 (或狀態0)和反平行(或狀態1)的磁方向示意圖；圖如顯示一多晶矽二極體的橫截面；圖4b顯示如圖如所示的多晶矽二極體的電流電壓特性圖；圖5顯示使用根據本發明的多晶矽二極體記憶存儲單元的方框圖；圖6a顯示一可編程電阻式的俯視圖，此可編程電阻式實施例使用多晶矽二極體為編程選擇器；圖6b顯示一實施例的MRAM存儲單元的採用二極體作為編程選擇器；圖7a顯示一 MRAM存儲單元的俯視圖，具有磁隧道接面(MTJ)作為電阻元件和多晶矽二極體，為一實施例；圖7b顯示另一 MRAM存儲單元的俯視圖，其具有磁隧道接面(MTJ)作為電阻元件和多晶矽二極體，為另一實施例；圖7c顯示另外一 MRAM存儲單元的俯視圖，其具有一多晶矽二極體和一接面二極體，為一實施例；圖7d顯示另外一 MRAM存儲單元的俯視圖，其具有一多晶矽二極體和一接面二極體鄰接(abut)，為一實施例；圖fe顯示一具三端點的2X2 MRAM存儲單元陣列的實施例示意圖，其使用至少一多晶矽二極體作為編程選擇器，而且根據此一實施例，編程右上邊的存儲單元為1的條件；圖8b顯示另一種實施例示意圖，把2X2 MRAM存儲單元陣列右上邊的存儲單元編程為1的條件；圖9a顯示一具三端點的2X2 MRAM存儲單元陣列的實施例示意圖，其使用至少一多晶矽二極體作為編程選擇器，而且根據此一實施例，編程右上邊的存儲單元為0的條件；圖9b顯示另一種實施例示意圖，把2X2 MRAM存儲單元陣列右上邊的存儲單元編程為0的條件；圖IOa及IOb顯示一實施例示意圖，在一二端點的2X2 MRAM存儲單元陣列裡，分別把右上邊的存儲單元編程為1和0 ；圖Ila顯示一可編程電阻式記憶體的一部分示意圖，根據此一實施例，MRAM陣列由3端點的存儲單元構成；圖lib顯示另一實施例示意圖，由二端點的MRAM存儲單元構成一部分MRAM的記憶體；圖1 描繪一種編程一可編程電阻式記憶體方法的流程圖；圖12b描繪一種讀取一可編程電阻式記憶體方法的流程圖；圖13顯示一種處理器(Processor)的系統的實施例示意圖。
具體實施例方式下面結合附圖對本發明的結構原理和工作原理作具體的描述
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在此揭露實施例，使用至少一多晶矽二極體當編程選擇器的可編程電阻式元件。 此二極體可以包括於一多晶矽基板內的P+和N+植入層。由於P+和N+植入層都是以現成的標準CMOS邏輯工藝，這些元件可用有效率及符合成本效益的方法做成。沒有額外的掩膜或工藝步驟，以節省成本。這可編程電阻式元件可以包括在一電子系統裡。圖5所示為使用至少一多晶矽二極體的記憶體存儲單元30的實施例方框圖。特別是，存儲單元30包括一電阻元件31和二極體3 和32b。電阻元件31可耦合在多晶矽二極體32a的陽極和電壓V之間。多晶矽二極體32a的陰極可耦合到負電壓V-。電阻元件31可耦合在多晶矽二極體32b的陰極和電壓V之間。多晶矽二極體32b的陽極可耦合到正電壓V+。在一實施例裡，記憶體存儲單元30可以是磁記憶體(MRAM)存儲單元，其含有磁性隧道接面(MTJ)31。至少一多晶矽二極體3 或3 可作為編程選擇器。電阻元件31 和二極體32a，32b於電源電壓V+和V-之間是可互換的。經由一適當的時間裡施加適當的電壓在V、V+和V-間，電阻元件31可根據導通一二極體而阻通另一二極體而被編程為高或低電阻狀態，因此編程記憶體存儲單元30可存儲數據值(例如，數據的位)。多晶矽二極體的P+和N+植入層可以使用矽化物阻擋層(SBL)來隔離。圖6a顯示用多晶矽二極體作為編程選擇器的一可編程電阻式元件30俯視圖。可編程電阻式單元30包括一可編程電阻式元件31，如磁隧道接面(MTJ)，耦合到第一電源電壓V+和一二極體32。二極體32作為可編程電阻式單元30的編程選擇器。該二極體32是建立在一塊多晶矽34，即多晶矽基板。P+和N+植入層33和37是用來構建PMOS或NMOS 元件的源極或漏極，從而於多晶矽34形成多晶矽二極體32的P，N兩端。矽化物阻擋層36 阻擋矽化物形成於多晶矽的表面，以防止多晶矽二極體32的P和N端短路。P+植入層33 和N+植入層37的距離d可用於調整擊穿電壓和漏電流。一選項層39可以引進N型淺源漏極(NLDD)、P型淺源漏極(PLDD)植入層、NMOS和PMOS門坎電壓的摻雜植入技術於N+植入層37和P+植入層33之間，以進一步控制二極體的導通電阻。選項層39所植入區可於標準CMOS上產生各種類的植入層，且不會增加額外費用。圖6b顯示了一 MRAM存儲單元310的一實施例，其使用二極體317和318作為編程選擇器。照此實施例，MRAM存儲單元310在圖6b裡是三端點的MRAM存儲單元。MRAM存儲單元310具有MTJ 311(包括自由堆棧層312、固定堆棧層313與之間的介電質薄膜)，以及兩二極體317和318。自由堆棧層312被耦合到電源電壓V而且經由介電質薄膜如金屬氧化物的氧化鋁(A12CX3)或氧化鎂(MgO)被耦合到固定堆棧層313。二極體317有N端被耦合到固定堆棧層313，P端被耦合到V+以編程1。二極體318有P端被耦合到固定堆棧層 313，N端被耦合到V-以編程0。如果V+電壓高於V，電流從V+流到V來編程MTJ 311到狀態1。同樣，如果V-電壓低於V，電流從V流到V-來編程MTJ 311進入狀態0。在編程過程中，另一二極體應該在截止區。對於讀取，V+和V-可以均設為OV而節點V和V+/V-之間的電阻可以被感應出，以決定磁隧道接面311是在狀態0或1。圖7a顯示一實施例的MRAM單元80的俯視圖，其具有一磁性隧道接面(MTJ) 89作為電阻元件和多晶矽二極體86和88為編程選擇器。MTJ 89為一傾斜的橢圓形，有自由層堆棧和固定層堆棧，而介電質在中間構成一磁性隧道接面。磁隧道接面耦合到於其上垂直方向延伸的金屬3(metal3)位線。編程1和編程0 二極體86，88為建立在兩段(如矩形) 的多晶矽81上的多晶矽二極體，並排放置且在一端連接，即二極體86的N端連接到在二極CN 102522499 A
說明書
7/12 頁 管88的P端。P+植入層83和N+植入層87定義二極體86和88的P和N端。矽化物阻擋層(SBL)用來隔離P和N端，以防止短路。編程1 二極體86的P端耦合到電源電壓V+ 而N端耦合到MTJ 89的固定堆棧層。編程0 二極體88的N端耦合到電源電壓V-，其P端耦合到MTJ 89的固定堆棧層。每個MRAM單元80的V+和V-電壓分別和水平方向的金屬 2 (metal2)的字符線WLP和WLN連接。圖7b顯示了另一實施例的MRAM單元80』的俯視圖，有磁隧道接面MTJ89作為電阻元件和多晶矽二極體86和88作為編程選擇器。MTJ 89為一傾斜的橢圓形，有自由層堆棧和固定層堆棧，而介電質在中間構成一磁性隧道接面。磁隧道接面89耦合到於其上垂直方向延伸的金屬3(metal3)位線。編程1和編程0 二極體86，88為多晶矽二極體且一體相連在多晶矽81上(如矩形)，即二極體86的N端連接到在二極體88的P端。P+植入層83 和N+植入層87定義二極體86和88的P和N端。矽化物阻擋層(SBL)用來隔離P端和N 端，以防止短路。編程1 二極體86的P端耦合到電源電壓V+而N端耦合到MTJ89的固定堆棧層。編程0 二極體88的N端耦合到電源電壓V-，其P端耦合到MTJ 89的固定堆棧層。 每個MRAM單元80』的V+和V-電源電壓分別和水平方向的金屬2(metal2)字符線WLP和 WLN連接。顯示圖7a和7b是用於說明目的，本領域技術人員可知關於多晶矽二極體，磁隧道接面和金屬有許多方面的作法。圖7c顯示了另一實施例的MRAM單元80」的俯視圖，有磁隧道接面89作為電阻元件，多晶矽二極體88和接面二極體86，作為編程選擇器。P+植入層83，和N+植入層87定義二極體88和86，的P和N端於多晶矽91和主動區92上。接面二極體86，是在一 CMOS 的N井裡，其P端耦合到電源電壓V+，而N端耦合到多晶矽二極體88的P端，而且經由MTJ 89和金屬193耦合到另一電源電壓V。假MOS柵極(Dummy MOS gate)85隔離二極體86， 的P端和N端。同樣的，多晶矽二極體88的N端耦合到電源電壓V-，其P端耦合到接面二極體86，的N端，而且經由MTJ 89和金屬l(metall)93耦合到另一電源電壓V。矽化物阻擋層(SBL)用來隔離二極體88的P端和N端，以防止短路。電源電壓V耦合到垂直方向的金屬3(metal3)位線，而電源電壓V+和V-分別耦合到水平方向的金屬2 (metal2)的字符線 WLP 禾口 WLN0圖7d顯示了另一實施例的MRAM單元80」』的俯視圖，有磁隧道接面89作為電阻元件，多晶矽二極體88和接面二極體86，作為編程選擇器，和鄰接接點(abut contact)84。P+ 植入層83，和N+植入層87定義二極體88和86，的P和N端於多晶矽91和主動區92上。 接面二極體86』是在一 CMOS的N井裡，其P端耦合到電源電壓V+，而N端耦合到多晶矽二極體88的P端，而且經由MTJ 89和金屬l(metall)93耦合到另一電源電壓V。假MOS柵極 (Dummy MOS gate) 85隔離二極體86，的P端和N端。同樣的，多晶矽二極體88的N端耦合到電源電壓V-，其P端耦合到接面二極體86，的N端，而且經由MTJ 98和金屬Kmetal 1)93 耦合到另一電源電壓V。矽化物阻擋層(SBL)用來隔離二極體88的P端和N端，以防止短路。電源電壓V耦合到垂直方向的金屬3(metal3)位線，而電源電壓V+和V-分別耦合到水平方向的金屬2(metal2)的字符線WLP和WLN。一接點耦合到接面二極體86 『的N端和多晶矽二極體88的P端，其是經由鄰接接點(abut contact)84。多晶矽91重疊主動區92， 經由metall 93在上來連結多晶矽和主動區於一單一接點。因此，兩個接點被合併成一個， 從而多晶矽到主動區間距可縮短以節省面積和降低成本，以使這實施例特別有效。連結接
11面二極體和多晶矽二極體為編程1和編程0 二極體，如圖7c和7d所示，可以互換。本領域技術人員可知不同的實施例混合不同類型的二極體在各種配置內是可能的，而且仍然在本發明的範圍內。圖顯示一具三端點的2X2 MRAM存儲單元陣列的實施例，其使用至少一多晶矽二極體317和318作為編程選擇器，且顯示編程1於一存儲單元的條件。存儲單元310-00， 310-01，310-10，和310-11構成一二維陣列。存儲單元310-00具有一 MTJ 311-00，一編程 1 二極體317-00和一編程0 二極體318-00。MTJ 311-00 —端被耦合到電源電壓V，另一端被耦合到編程1 二極體317-00的N端和編程0 二極體318-00的P端。編程1 二極體 317-00的P端被耦合到一電源電壓V+。編程0 二極體318-00的N端被耦合到一電源電壓 V-。其它存儲單元310-01，310-10，310-11都有類似的耦合。在同一行(column)存儲單元
310-00和310-10的電壓V被連接到位線0(BLO)。在同一行存儲單元310-01和310-11的電壓V被連接到位線1 (BLl)。在同一歹丨J (row)的存儲單元310-00和310-01的電壓V+和 V-分別被連接到WLOP和WL0N。在同一列的存儲單元310-10和310-11的電壓V+和V-分別被連接到WLlP和WL1N。為了編寫1到存儲單元310-01JLOP被設成高電壓，BLl被設成低電壓，而設定其它BL和WL在適當的電壓，如圖8a所示，來使其它編程1和編程0 二極體除能。圖8a裡的黑粗線顯示電流的流動方向。圖8b顯示另一種實施例，根據此一實施例，顯示將一 2X2 MRAM存儲單元陣列裡存儲單元310-01編程為1的條件。例如，若需將存儲單元310-01編程為1，則分別設BLl和 Wi)P成低電壓和高電壓。如果BLO被設置為高電壓於條件1裡，札(^和札例可以是高電壓或浮動，並且WLlP可以是低電壓或浮動。MRAM在當今的技術的高和低電壓分別約為高電壓2-3V和低電壓0。如果如條件2裡BLO是浮動的，WLON和WJN能是高電壓，低電壓， 或浮動，並且WLlP可以是低電壓或浮動。在實際執行，浮動節點通常是經由非常弱的元件被耦合到一固定的電壓，以防止漏電。編程為1條件的一實施例顯示於圖8a裡，並無任何浮動節點。圖9a顯示一具三端點的2X2 MRAM存儲單元陣列的實施例，其含MTJ311和至少一多晶矽二極體317和318作為編程選擇器，且顯示編程存儲單元為0的條件。這些存儲單元310-00，310-01，310-10，和310-11構成一二維陣列。該存儲單元310-00具有一 MTJ
311-00，編程1二極體317-00和編程0 二極體318-00。MTJ 311-00—端被耦合到電源電壓V，另一端被耦合到編程1 二極體317-00的N端和編程0 二極體318-00的P端。編程1 二極體317-00的P端被耦合到一電源電壓V+。編程0 二極體318-00的N端被耦合到一電源電壓V-。其它存儲單元310-01，310-10，310-11都有類似的耦合。在同一行(column) 存儲單元310-00和310-10的電壓V被連接到BL0。在同一行存儲單元310-01和310-11 的電壓V被連接到BLl。在同一列(row)的存儲單元310-00和310-01的電壓V+和V-分別被連接到和WL0N。在同一列的存儲單元310-10和310-11的電壓V+和V-分別被連接到WJP和WJN。為了編寫ο到存儲單元310-01，mi)N被設成低電壓，BLI被設成高電壓，而設定其它BL和WL在適當的電壓，如圖9a所示，來使其它編程1和編程0 二極體除能。圖9a裡的黑粗線顯示電流的流動方向。圖9b顯示另一種實施例，根據此一實施例，顯示將一 2X2 MRAM存儲單元陣列裡存儲單元310-01編程為0的條件。例如，若需將存儲單元310-01編程為0，則分別設BLl和WLON成高電壓和低電壓。於條件1裡，如果BLO被設置為低電壓，Wi)P和WJP可以是低電壓或浮動，並且WLlN可以是高電壓或浮動。MRAM在當今的技術的高和低電壓分別約為高電壓2-3V和低電壓0。如條件2裡，如果BLO是浮動的，WLOP和WJP能是高電壓，低電壓， 或浮動，並且WLlN可以是高電壓或浮動。在實際執行，浮動節點通常是經由非常弱的元件被耦合到一固定的電壓，以防止漏電。編程為0條件的一實施例顯示於圖9a裡，無任何浮動節點。在圖&1，8b，9a及9b的2x2 MRAM陣列的存儲單元裡，是三端存儲單元，即存儲單元具有V，V+和V-節點。但是，如果編程電壓VDDP小於兩倍的二極體臨界電壓Vd，即VDDP < 2*Vd，同一存儲單元的V+和V-節點可以被連接在一起作為一雙端存儲單元。由於在室溫下VD約為0. 6-0. 7V，這種雙端存儲單元可正常工作，如果編程高電壓低於1. 2V而低電壓為0V。MRAM陣列在先進的CMOS技術裡常見的電壓配置為具有約1. OV的電源電壓。圖 IOa及IOb分別顯示在具有兩端的2X2 MRAM陣列裡編程1和0的電路圖。圖IOa及IOb顯示一個分別編程1和0的實例，在具兩端的2X2 MRAM存儲單元的陣列裡。這些存儲單元310-00，310-01，310-10，和310-11構成一個二維陣列。該存儲單元310-00具有MTJ 311-00，編程1 二極體317-00和編程0 二極體318-00。至少一二極體為多晶矽二極體。MTJ 311-00 —端被耦合到電源電壓V，另一端被耦合到編程1 二極體 317-00的N端和編程0 二極體318-00的P端。編程1 二極體317-00的P端被耦合到電源電壓V+。編程0 二極體318-00的N端被耦合到另電源電壓V-。電壓V+和V-在存儲單元層次連接在一起，如果可以滿足VDDP < 2*Vd。其它存儲單元310-01，310-10，310-11有類似的耦合。在同一行存儲單元310-00和310-10的電壓V被連接到BL0。在同一行存儲單元310-01和310-11的電壓V被連接到BL1。在同一列的存儲單元310-00和310-01的電壓V+和V-被連接到mi)。在同一列的存儲單元310-10和310-11的電壓V+和V-被連接至Ij WLlo為了編寫1到存儲單元310-01，WLO被設成高電壓，BLl被設成低電壓，而設定適當的電壓在其它BL和WL，如圖IOa所示來使其它編程1和編程0 二極體除能。圖IOa裡的黑粗線顯示電流的流動方向。為了編寫0到存儲單元310-01JLO被設成低電壓，BLl被設成高電壓，而設定適當的電壓在其它BL和WL，如圖IOb所示，來使其它編程1和編程0 二極體除能。圖IOb裡的黑粗線顯示電流的流動方向。如圖&i-10b所示，構建MRAM存儲單元於一陣列裡的實例，是用於說明目的。 本領域技術人員可知在一記憶體裡存儲單元行或列的數目可以任意改變，並且行和列是可互換的。磁記憶體(MRAM)存儲單元成磁平行或磁反平行可能會隨時間而改變對存儲單元的穩定。但是，大多數應用需要保留數據10年，從工作溫度0到85°C或-40到125°C。為了維持存儲單元的穩定性在元件的壽命期限和在如此寬的溫度範圍內，磁記憶體可以被定期讀取出，然後將數據寫回相同的存儲單元，此為更新機制。更新周期可能會相當長，如超過一秒鐘(例如，分鐘，小時，天，星期，甚至幾個月)。更新機制可由記憶體內部產生或從記憶體外部觸發。長時間的更新周期以維持存儲單元的穩定性，也可以應用於其它新興的記憶體，如電阻式記憶體(RRAM)，導電橋隨機存取記憶體(CBRAM)和相變記憶體(PCM)等。根據另一實施例，可編程電阻元件可用於建立一記憶體。圖Ila顯示一可編程電阻記憶體100的一部分，由η列(row)x(m+l)行(column)的3端MRAM存儲單元110的一陣列101和η對字符線驅動器150-i和151-i，其中i = 0,1, ... , n_l，所構建。記憶體陣列101有m個正常列和一個參考列共享一感應放大器做差動感應。每個記憶體存儲單元110有一個電阻元件111耦合到一編程0 二極體112的P端和一編程1 二極體113的N 端。編程0 二極體112和編程1 二極體113用來當作編程選擇器。對那些記憶體存儲單元 110在同一行的每個電阻元件111也耦合到一個位線BLj 170-j (j = 0,1, .. m-1)或參考位線ΒΙΛ175-0。對那些記憶體存儲單元於110於同一列的二極體112N端被耦合到一字符線WLNi 152-i，經由局部字符線LWLNi 154_i，此處i = 0，1，. . .，n_l，。對那些存儲單元於同一列的二極體113P端被耦合到一字符線WLPi 153-i，經由局部字符線LWLPi 155-i, 此處i = 0，1，. . .，n-1。每個字符線WLNi或WLPi分別被耦合到至少一局部字符線LWLNi 或 LWLPi，其中 i = 0，1，. . .，n-1。該 LWLNi 154-i 和 LWLPi 155-i 一般都是由高電阻材料，如N井或多晶娃，連接到存儲單元來構建，然後被耦合到WLNi或WLPi (例如，低電阻金屬WLM或WLPi)分別經由導電接點或層間接點，緩衝器，或後解碼器172-i或173-i，其中 i = 0，1，. . .，n-l。當使用二極體作為編程選擇器，緩衝器172-i或後解碼器173-i可能是必需的，因為有電流流過WLNi或WLPi，特別是在一些實施例裡當一 WLNi或WLPi驅動多個存儲單元來同時編程和讀取。字符線WLNi和WLPi分別由字符線驅動器150-i和151-i來驅動。為編程和讀取，其電源電壓vddi可以在不同的電壓的間被切換。每個BLj 170-j或 BLR0175-0都經由一個Y-write-Ο通道柵極120_j或125被耦合到一電源電壓VDDP來編程 0，其中每個 BLj 170-j 或 BLRol75-0 分別由 YSOWBj (j = 0,1,.. , m-1)或 YSOffRB0 來選取。 Y-write-Ο 通道柵極 120-j (j = 0,1,. . . ,m-1)或 125 可用 PMOS 來建構，然而 NM0S、二極體或雙極型元件可以在一些實施例裡使用。同樣，每一個BLj 170-j或BLRtl 175-0都經由一個Υ-write-l通道柵極121-j或1 被耦合到一為OV的電源電壓來編程1，其中每個BLj 170-j 或 BLR0175-0 分別由 YSlWj (j = 0,1,.. ,m-1)或 YSlffR0 來選取。Y-write-l 通道柵極121-j或1 是可用NMOS來建構，然而PM0S、二極體或雙極型元件可以在一些實施例裡使用。每個BLj或BLRtl都經由一個Y-read通道柵極130_j或135被耦合到數據線DLj或參考數據線DLR0,分別由YSRj (j = 0,1,..，m-1)或YSRR0來選取。在記憶體陣列101這部分，m正常的數據線DLj (j = 0，1，. . .，m-1)被連接到一感應放大器140的一輸入端160。 該參考數據線DLRO提供了感應放大器140的另一輸入端161，然而在參考分部裡一般不需要多任務器。感應放大器140的輸出端是％。 要編程0到一存儲單元，如圖9a或9b所示，特定的WfLNi，WLPi和BLj被字符線驅動器150-i，151-i選上而Y-write-Ο通道柵極120-j被YSOWBj分別選上，其中i = 0，1，· ·， n-1和j = 0，1，. . .，m-1，而其它字符線和位線也被適當的設定。高電壓被施加於VDDP。在一些實例裡，參考存儲單元可以被編程為0，由設定適當電壓到WfLRNi 158-i, WLRPi 159-i 和YS0WRB。，其中，i = 0，1，...，n-1。要編程1到一存儲單元，如圖8a或汕所示，特定的WLNi，WLPi和BLj被字符線驅動器150-i，151-i選上，而Υ-write-l通道柵極121-j被 YSlffBj選上，其中i = 0，1. . n-1和j = 0，1，. . .，m_l，而其它字符線和位線也被適當的設定。在一些實施例裡，參考存儲單元可以被編程為1，由設定適當電壓到WfLRNi 158-i JLRPi 159-i和YS1WR。，其中，i = 0，1，...，n-l。要讀取一存儲單元，一數據列160可以由打開特定的 WLNi，WLPi 和 YSRj (其中 i = 0，1，. . .，n_l，和 j = 0，1，. . . ,m-1)被選到，而一參考數據線DLRq161可以由打開特定的參考存儲單元，其均被耦合到於感應放大器140來感應和比較DLj和DLRtl與接地的間的電阻差異，同時使所有YSOWBj，YSOffRB0, YSlffj和YS1WR。 失效，其中 j = 0，1，...，m-l。另一個以二端點的MRAM存儲單元來構成MRAM記憶體的實施例顯示在圖lib裡。 根據此實施例，須要VDDP電壓差在高與低狀態之間，小於二極體臨界電壓Vd的兩倍，即 VDDP < 2*Vd。如圖lib所示，每行的兩個字符線WLNi 152-i和WLPi 153-i於圖Ila裡可以被合併成一字符線驅動器WLNi 152-i，其中i = 0，1，...，n-1。此外，每行的局部字符線LWLNi 154-i和LWLP 155_i於圖Ila裡，可以被合併成一局部字符線LWLNi 154_i，如圖 lib所示，其中i =0，1，...，n-l。更進一步，在圖Ila裡的兩字符線驅動器150-i和151-i 可以被合併成一個，即字符線驅動器150-i。未選的存儲單元的BL群和WLN群被安排適當的編程1和0的條件，如圖IOa及IOb分別所示。由於一半的字符線，局部字符線和字符線驅動器可以在此實施例裡被移除，存儲單元和記憶體的面積可以大幅度減小。圖1 和12b顯示一流程圖實施例，分別描繪可編程電阻式記憶體的編程方法700 和讀取方法800。方法700和800描述了對可編程電阻式記憶體(如圖11a，lib的可編程電阻記憶體100)的編程和讀取。此外，雖然說是一步驟流程，本領域技術人員可知至少一些步驟可能會以不同的順序進行，包括同時或跳過。圖1 描繪一可編程電阻記憶體編程方法700的流程圖於。根據此實施例，在第一步驟710，選擇適當的電源選擇器以施加高電壓電源到字符線和位線驅動器。在第二步驟720，在控制邏輯(在圖11a，lib裡沒有顯示)裡進行分析要被編程的數據，根據什麼類型的可編程電阻元件。對於電性熔絲，這是一個單次性可編程元件(OTP)，所以編程通常意味著燒錄熔絲到非原始狀態，而且是不可逆轉的。編程電壓和持續時間往往是由外部控制信號決定，而不是從記憶體內部產生。對於磁性存取記憶體(MRAM)，電流流過磁性隧道接面 (MTJ)的方向比持續時間更重要。控制邏輯決定字符線和位線的適當電源選擇器並且啟動控制信號，以確保電流在所需的時間裡流過所需的方向。在第三步驟730，選擇一存儲單元的一列(群)，所以相對的局部字符線可被開啟。在第四步驟740，停用感應放大器，以節省電源和防止幹擾到編程的運作。在第五步驟750，一存儲單元的一行(群)，可以被選定並且相對應的Yirite通道柵極可以被打開來耦合所選的位線到一電源電壓。在最後一步驟 760，在已建立的傳導路徑來驅動所需的電流一段所需要的時間來完成編程的運作。對於大多數可編程電阻記憶體，這個傳導路徑是由高壓電源，通過被選的一位線，電阻元件，作為編程選擇器的二極體，以及一局部字符線驅動器的NMOS下拉元件到接地。特別是對於編程 1到一 MRAM，傳導路徑是由高壓電源，通過一局部字符線驅動器的PMOS上拉元件，作為編程選擇器的二極體，電阻元件，被選的位線到接地。圖12b描繪一可編程電阻記憶體讀取方法800流程圖。在第一步驟810，提供合適的電源選擇器來選電源電壓給局部字符線驅動器，感應放大器和其它電路。在第二步驟 820，所有Y-write通道柵極，例如位線編程選擇器(群)，可以被關閉。在第三步驟830， 所需的局部字符線驅動器(群)可以被選，使作為編程選擇器(群)的二極體(群)具有傳導路逕到接地。在第四步驟840，啟動感應放大器和準備感應的輸入信號。在第五步驟 850，數據線和參考數據線被預先充電到可編程電阻元件存儲單元的V-電壓。在第六步驟 860，選所需的Y-read通道柵極，使所需的位線(群)被耦合到感應放大器的一輸入端。一傳導路徑(群)於是被建立，從位線(群)到所要的存儲單元的電阻元件，作為編程選擇器 (群)的二極體(群)和局部字符線驅動器(群)的下拉元件到接地。這同樣適用於參考分支。在最後一步驟870，感應放大器可以比較讀取電流與參考電流的差異來決定邏輯輸出是0或1以完成讀取操作。圖13顯示了一處理器系統700實施例。根據此實施例，處理器系統700可以包括可編程電阻元件744，例如其在記憶體740中的一存儲單元陣列742裡。處理器系統700 可以，例如，屬於一計算機系統。計算機系統可以包括一中央處理單元(CPU)710，它經由一共同總線715來和多種記憶體和周邊裝置溝通，如輸入輸出單元720，硬碟驅動器730，光碟750，記憶體740，和其它記憶體760。其它記憶體760是一種傳統的記憶體如靜態記憶體(SRAM)，動態記憶體(DRAM)，或快閃記憶體記憶體(flash)，通常經由記憶體控制器來和與中央處理單元710溝通。中央處理單元710 —般是一種微處理器，數位訊號處理器，或其它可編程數字邏輯元件。記憶體740最好是以集成電路來構造，其中包括擁有至少有可編程電阻元件744的記憶體陣列742。通常記憶體740經由記憶體控制器來接觸中央處理單元710。 如果需要，可合併記憶體740與處理器(例如中央處理單元710)在單片集成電路。本發明可以部分或全部實現於集成電路上，印刷電路板(PCB)上，或在系統上。該可編程電阻元件可以是熔絲，反熔絲，或新出現的非揮發行性記憶體。熔絲可以是矽化或非矽化多晶矽熔絲、熱隔離的主動區熔絲、金屬熔絲、接點熔絲或層間接點熔絲。反熔絲可以是柵極氧化層崩潰反熔絲，介電質於其間的接點或層間接點反熔絲。新出現的非揮發行性記憶體可以是磁性記憶體(MRAM)，相變記憶體(PCM)，導電橋隨機存取記憶體(CBRAM)，或電阻隨機存取記憶體(RRAM)。雖然編程機制不同，其邏輯狀態可以由不同的電阻值來區分。當然，本發明還可有其它多種實施例，在不背離本發明精神及其實質的情況下，熟悉本領域的技術人員當可根據本發明作出各種相應的改變和變形，但這些相應的改變和變形都應屬於本發明所附的權利要求的保護範圍。
1權利要求
1.一種記憶體，其特徵在於，包括多個記憶存儲單元，至少有一記憶存儲單元包括 一存儲元件有第一端和第二端，該第一端被耦合到第一電源電壓線； 一第一二極體包括至少一第一端和一第二端，其中該第一端具有一第一類型摻雜，該第二端有一第二類型摻雜，該第一二極體的該第一端耦合到該存儲元件的該第二端；及一第二二極體包括至少一第一端和一第二端，其中該第一端具有一第一類型摻雜，該第二端具有一第二類型摻雜，該第二二極體的該第二端被耦合到該存儲元件的該第二端， 其中該第一二極體的該第二端被耦合到第二電源電壓線； 其中該第二二極體的該第一端被耦合到第二或第三電源電壓線； 其中該第一或第二二極體的該第一端或該第二端的摻雜是從互補式金屬氧化物半導體元件的源極或漏極的摻雜植入製造；其中，至少有一二極體是構建在多晶矽基體上；其中，經由施加電壓到該第一，第二和/或第三電源電壓線，從而導通該第一二極體而切斷了該第二二極體到一邏輯狀態，或導通該第二二極體而切斷了該第一二極體到另一邏輯狀態，該存儲元件被配置為可編程到不同的邏輯狀態。
2.根據權利要求1所述的記憶體，其特徵在於，該存儲元件是一磁性隧道接面，包含有多層次的鐵磁或反鐵磁疊的固定堆棧層，和多層次的鐵磁或反鐵磁疊的自由堆棧層，及在二堆棧層之間的絕緣體。
3.根據權利要求2所述的記憶體，其特徵在於，該存儲元件是一磁性隧道接面，且在矽表面為一橢圓形。
4.根據權利要求2所述的記憶體，其特徵在於，該存儲元件是一磁性隧道接面，且在矽表面對第一或第二電源電壓線為一傾斜橢圓形。
5.根據權利要求1所述的記憶體，其特徵在於，該存儲元件是金屬或金屬合金電極和電極之間的金屬氧化物。
6.根據權利要求1所述的記憶體，其特徵在於，該存儲元件是電極和電極之間的固態電解質薄膜。
7.根據權利要求1所述的記憶體，其特徵在於，該第一和第二二極體是構建在多晶矽基材上。
8.根據權利要求1所述的記憶體，其特徵在於，至少有一二極體兩端的植入層被一個矽化物阻擋層分開，而該矽化物阻擋層重疊兩植入層。
9.一種記憶體，其特徵在於，包括多個記憶存儲單元，至少有一記憶存儲單元包括 一存儲元件有第一端和第二端，該第一端被耦合到第一電源電壓線； 一第一二極體包括至少一第一端和一第二端，其中該第一端具有一第一類型摻雜，該第二端具有一第二類型摻雜，該第一二極體的該第一端被耦合到該存儲元件的該第二端； 及一第二二極體包括至少一第一端和一第二端，其中該第一端具有一第一類型摻雜，該第二端具有一第二個類型摻雜，該第二二極體的該第二端被耦合到該存儲元件的該第二端；其中該第一二極體的該第二端和該第二二極體的該第一端被耦合到第二電源電壓線.一入 ，其中該第一或第二二極體的的摻雜是從互補式金屬氧化物半導體元件的源極或漏極的摻雜植入製造；其中，至少有一二極體是構建在多晶矽基體上；其中，經由施加電壓到該第一和第二電源電壓線，從而導通該第一二極體而切斷了該第二二極體到一邏輯狀態，或導通該第二二極體而切斷了該第一二極體到另一邏輯狀態， 該存儲元件被配置為可編程到不同的邏輯狀態。
10.一種電子系統，其特徵在於，包括 一處理器；及一記憶體可操作地連接到該處理器，該記憶體包括至少多個記憶存儲單元來提供數據存儲，每個記憶存儲單元包括一存儲元件有第一端和第二端，該第一端被耦合到第一個電源電壓線； 一第一二極體包括至少一第一端和一第二端，其中該第一端具有一第一類型摻雜，該第二端具有一第二類型摻雜，該第一二極體的該第一端被耦合到該存儲元件的該第二端， 而該第一二極體的該第二端被稱合到第二電源電壓線；及一第二極體包括至少一第一端和一第二端，其中該第一端具有一第一型類摻雜，該第二端具有一第二類型摻雜，該第二二極體的該第二端被耦合到該存儲元件的該第二端，而該第二二極體的該第一端被耦合到第二或第三電源電壓線；其中該第一或第二二極體的摻雜劑是從互補式金屬氧化物半導體元件的源極或漏極的摻雜植入製造；其中，至少有一二極體是構建在多晶矽基體上；其中，經由施加電壓到該第一，第二和/或第三電源電壓線，從而導通該第一二極體而切斷了該第二二極體到一邏輯狀態，或導通該第二二極體而切斷了該第一二極體到另一邏輯狀態，該存儲元件被配置為可編程到不同的邏輯狀態。
11.根據權利要求10所述的一種電子系統，其特徵在於，電子系統被構建成定期讀取每個存儲單元的內容，並寫回內容。
12.一種提供一記憶體的方法，其特徵在於，包括提供多個記憶存儲單元，至少有一記憶存儲單元包括至少(i) 一存儲元件有第一端和第二端，該第一端被耦合到第一電源電壓線；及(ii) 一第一二極體包含至少一第一端和一第二端，該第一端具有第一類型摻雜，而該第二端具有第二類型摻雜，該第一和第二摻雜劑是從互補式金屬氧化物半導體元件的源極或漏極的摻雜植入製造，該第一二極體的該第一端被耦合到該存儲元件的該第二端而該第一二極體的該第二端被耦合到第二電源電壓線； (iii) 一第二二極體包含至少一第一端和一第二端，該第一端具有第一類型摻雜，而該第二端具有第二類型摻雜，該第一和第二摻雜是從CMOS元件的源極或漏極的摻雜植入製造，該第二二極體的該第二端被耦合到該存儲元件的該第二端而該第二二極體的該第一端被耦合到第二或第三電源電壓線；(iv)至少有一二極體是構建在多晶矽基體上，及；其中經由施加電壓到該第一，第二和/或第三電源電壓線，從而導通該第一二極體而切斷了該第二二極體到一邏輯狀態，或導通該第二二極體而切斷了該第一二極體到另一邏輯狀態，該存儲元件被配置為可編程到不同的邏輯狀態。
13.一種磁性記憶體，其特徵在於，包括多個磁性記憶存儲單元，至少有一磁性記憶存儲單元包括 一磁性存儲元件有第一端和第二端，該第一端被耦合到第一電源電壓線； 一第一二極體包括至少有一第一端和一第二端，其中該第一端具有一第一類型摻雜， 該第二端具有一第二類型摻雜，該第一二極體的該第一端被耦合到該存儲元件的該第二端；及一第二二極體包括至少一第一端和一第二端，其中該第一端具有一第一類型摻雜，該第二端具有一第二類型摻雜，該第二二極體的該第二端被耦合到該存儲元件的該第二端； 其中該第一二極體的該第二端被耦合到第二電源電壓線； 其中該第二二極體的該第一端被耦合到第二或第三電源電壓線； 其中該第一或第二二極體的的摻雜是從互補式金屬氧化物半導體元件的源極或漏極的摻雜植入製造；其中，至少有一二極體是構建在多晶矽基體上；其中，經由施加電壓到該第一，第二和/或第三電源電壓線，從而導通該第一二極體而切斷了該第二二極體到一邏輯狀態，或導通該第二二極體而切斷了該第一二極體到另一邏輯狀態，該存儲元件被配置為可編程到不同的邏輯狀態。
14.根據權利要求13所述的磁性記憶體，其特徵在於，該磁性存儲元件是一磁性隧道接面，包含有多層次的鐵磁或反鐵磁疊的固定堆棧層，和多層次的鐵磁或反鐵磁疊的自由堆棧層，及在二堆棧層之間的絕緣體。
全文摘要
磁性記憶體、電子系統、記憶體及其提供方法，記憶體包括多個記憶存儲單元，至少之一包括一存儲元件有第一端和第二端，第一端耦合到第一電源電壓線；一第一二極體及一第二二極體分別包括至少一第一端和一第二端；其中，第一、第二二極體的第一、第二端分別具有第一、第二類型摻雜，第一二極體的第一端耦合到存儲元件的第二端，第二端耦合到第二電源電壓線，第二二極體的第一端被耦合到第二或第三電源電壓線，第二端耦合到存儲元件的第二端，第一或第二二極體的第一端或第二端的摻雜是從CMOS的源極或漏極的摻雜植入製造；至少一二極體構建在多晶矽基體上；加電壓到第一，第二和/或第三電源電壓線，導通第一或第二二極體為一邏輯狀態或另一邏輯狀態。
文檔編號H01L45/00GK102522499SQ20111027995
公開日2012年6月27日 申請日期2011年8月22日 優先權日2010年8月20日
發明者莊建祥 申請人:莊建祥