一種數據比較單元及ldpc碼校驗節點運算電路的製作方法

2023-07-28 19:47:21

專利名稱：一種數據比較單元及ldpc碼校驗節點運算電路的製作方法
技術領域：
本發明涉及一種數據比較單元及LDPC碼校驗節點運算電路，尤其涉及一種對無 序數據輸入比較的通用比較單元及對有序數對或有序數對和一個無序數據輸入比較的專 用比較單元以及應用該通用比較單元和專用比較單元的LDPC碼校驗節點運算電路。
背景技術：
隨著人們對通信的更新、更高的要求，無線與移動通信應用的持續快速發展，研究 和應用新技術以提高無線通信的頻譜利用率，最大限度地利用各種資源，為未來需求提供 大容量通信能力，是全球無線通信技術領域的研究熱點。LDPC (Low Density Parity Check Code，低密度奇偶校驗碼，簡稱 「LDPC」)最早 由R. Gallager在1962年提出。但此後長期被人們忽視，直到1996年被Mkay、Neal等人重 新「發現」。LDPC碼是一種基於稀疏奇偶校驗矩陣的分組碼，能提供約SdB或者更高的編碼 增益，用來大大降低無線設備的發送功率並減少天線尺寸。由於LDPC碼具有接近香農極限 的優異性能，以及具有解碼複雜度低、解碼吞吐率高的優點，十分便於硬體實現，這使其逐 漸成為研究和應用領域的熱點。在Min-Sum算法中，發現對變量節點的處理是對所有來自校驗節點的消息做一系 列的加法運算，而對校驗節點的處理是對所有來自變量節點的消息做一個最小值的比較運 算，該運算的快慢，嚴重影響LDPC碼的解碼速度。

發明內容
本發明解決的技術問題是本發明提出了一種LDPC碼解碼器並行校驗節點運算 電路，克服現有技術中檢驗節點運算速度慢的技術問題。本發明的技術方案是構建一種數據比較單元，所述數據比較單元包括選通器和 減法器，所述選通器包括多個輸入端，所述輸入端接收數據及所述數據的地址信號，所述選 通器包括控制端，所述控制端接收所述減法器輸出結果的符號位，所述選通器在控制信號 的作用下輸出所述輸入端信號中的最小值數據、所述最小值數據的地址及次小值數據。本發明的技術方案是構建一種通用比較單元，所述通用比較單元包括選通器和 減法器，所述選通器包括多個輸入端，所述輸入端接收數據及所述數據的地址信號，所述選 通器包括控制端，所述控制端接收所述減法器輸出結果的符號位，所述減法器為所述選通 器輸入端的數據兩兩相減結果的符號位作為所述選通器的控制信號輸出到所述選通器的 控制端，所述選通器在控制信號的作用下輸出所述輸入端信號中的最小值數據、所述最小 值數據的地址及次小值數據。本發明的進一步技術方案是所述通用比較單元包括輸入端為四路數據信號輸 入、三路數據信號輸入及兩路數據信號輸入。本發明的技術方案是構建一種專用比較單元，所述專用比較單元包括選通器和減法器，所述選通器包括多個輸入端，所述輸入端接收數據及所述數據的地址信號，所述輸 入端接收的數據為有序數對時，各有序數對中的較小數之間在所述減法器中做減法運算的 符號位作為所述選通器的控制信號輸出到所述選通器的控制端，各有序數對中的較大值分 別與其餘有序數對的較小值在所述減法器中做減法運算的符號位作為所述選通器的控制 信號輸出到所述選通器的控制端，所述選通器的輸出端在控制信號的作用下輸出所述輸入 端中最小值數據、所述最小值數據的地址及次小值數據；所述輸入端接收的數據為有序數 對和一個無序數據時，各有序數對中的較小數之間在所述減法器中做減法運算的符號位作 為所述選通器的控制信號輸出到所述選通器的控制端，各有序數對中的較大值分別與其餘 有序數對的較小值在所述減法器中做減法運算的符號位作為所述選通器的控制信號輸出 到所述選通器的控制端，同時，所述無序數據要分別與各有序數對中的較大值和較小值在 所述減法器中做減法運算的符號位作為所述選通器的控制信號輸出到所述選通器的控制 端，所述選通器的輸出端在控制信號的作用下輸出所述輸入端信號中的最小值數據、所述 最小值數據的地址及次小值數據。本發明的進一步技術方案是所述專用比較單元包括輸入端為四路數據信號輸入 和三路數據信號輸入。本發明的技術方案是構建一種LDPC碼校驗節點運算電路，所述校驗節點運算電 路包括選通器、通用比較單元、專用比較單元，假設輸入數據及所述數據的地址信號有d路 信號，將d除以4的餘數定為變量r，則
當r=0、2、3時，所述d路輸入數據及所述數據的地址信號並行輸入到所述通用比較 單元的輸入端，所述通用比較單元的輸出端輸出接入到該通用比較單元的輸入數據及所述 數據的地址信號中的最小值、該最小值數據的地址信號及次小值，所述通用比較單元的輸 出端接所述專用比較單元的輸入端，所述專用比較單元進行級聯連接至輸出一組最小值數 據、所述最小值數據的地址及次小值數據；
當r=l時，將其中一路輸入數據及所述數據的地址信號及相鄰的通用比較單元輸出端 的輸出信號並行輸入到所述專用比較單元的輸入端，其它各路輸入數據及所述數據的地址 信號並行輸入到所述通用比較單元的輸入端，所述通用比較單元的輸出端輸出接入到該通 用比較單元的輸入數據及所述數據的地址信號中的最小值、該最小值數據的地址信號及次 小值，所述通用比較單元的輸出端接所述專用比較單元的輸入端，所述專用比較單元進行 級聯連接至所述校驗節點運算電路輸出一組最小值數據、所述最小值數據的地址及次小值 數據。本發明的進一步技術方案是當r=0時，所述通用比較單元採用輸入端為四路數 據信號輸入的通用比較單元，所述專用比較單元採用輸入端為四路數據信號輸入的通用比 較單元，所述兩組通用比較單元的輸出端輸出到所述一組專用比較單元的輸入端，所述專 用比較單元進行級聯連接至所述校驗節點運算電路輸出一組最小值數據、所述最小值數據 的地址及次小值數據。本發明的進一步技術方案是當r=l時，所述通用比較單元採用輸入端為四路數 據信號輸入的通用比較單元，其中一組所述專用比較單元採用輸入端為三路數據信號輸入 的專用比較單元，所述三路數據信號輸入的專用比較單元接一組通用比較單元輸出的一組 最小值數據、所述最小值數據的地址及次小值數據，再接一路輸入數據及所述數據的地址信號，其它專用比較單元採用四路數據信號輸入的專用比較單元，所述專用比較單元進行 級聯連接至所述校驗節點運算電路輸出一組最小值數據、所述最小值數據的地址及次小值 數據。本發明的進一步技術方案是當r=2時，所述通用比較單元採用一組輸入端為兩 路數據信號輸入的通用比較單元，其它通用比較單元採用輸入端為四路數據信號輸入的通 用比較單元；所述專用比較單元採用輸入端為四路數據信號輸入的專用比較單元，所述專 用比較單元進行級聯連接至所述校驗節點運算電路輸出一組最小值數據、所述最小值數據 的地址及次小值數據。本發明的進一步技術方案是當r=3時，所述通用比較單元採用一組輸入端為三 路數據信號輸入的通用比較單元，其它通用比較單元採用輸入端為四路數據信號輸入的通 用比較單元；所述專用比較單元採用輸入端為四路數據信號輸入的專用比較單元，所述專 用比較單元進行級聯連接至所述校驗節點運算電路輸出一組最小值數據、所述最小值數據 的地址及次小值數據。本發明的技術效果是本發明LDPC碼校驗節點運算電路採用通用比較單元並聯 輸入預比較的數據及該數據的地址，然後採用專用比較單元級聯輸出預比較的數據的最小 值及該最小值的地址以及次小值。本發明校驗節點運算電路在保證了計算的正確性前提 下，優化了電路結構、減少了硬體資源的使用、提高了時鐘頻率。


圖1為本發明數據比較單元結構示意圖。圖2為本發明四輸入二輸出通用比較單元結構示意圖。圖3為本發明三輸入二輸出通用比較單元結構示意圖。圖4為本發明二輸入二輸出通用比較單元結構示意圖。圖5為本發明三輸入二輸出專用比較單元結構示意圖。圖6為本發明四輸入二輸出專用比較單元結構示意圖。圖7為本發明校驗節點運算電路第一種實施方式結構示意圖。圖8為本發明校驗節點運算電路第二種實施方式結構示意圖。圖9為本發明校驗節點運算電路第三種實施方式結構示意圖。圖10為本發明校驗節點運算電路第四種實施方式結構示意圖。
具體實施例方式下面結合具體實施例，對本發明技術方案進一步說明。如圖1所示，本發明的具體實施方式
是構建一種數據比較單元，所述數據比較單 元包括選通器1和減法器2，所述選通器1包括多個輸入端11，所述輸入端11接收數據及 所述數據的地址信號，所述選通器1包括控制端13，所述控制端13接收所述減法器2輸出 的信號，所述選通器1在控制信號的作用下通過所述輸出端12輸出所述輸入端11信號中 的最小值數據、所述最小值數據的地址及次小值數據。
如圖2所示，本發明的具體實施方式
是構建一種通用比較單元(Generic Compare Unit，通用比較單元，簡稱「GOT」)，所述通用比較單元包括選通器1和減法器2，所 述選通器1包括多個輸入端11，所述輸入端11接收數據及所述數據的地址信號，所述選通 器1包括控制端13，所述控制端13接收所述減法器2輸出的信號，所述減法器2為所述選 通器1輸入端11的數據兩兩相減結果的符號位作為所述選通器1的控制信號輸出到所述 選通器1的控制端13，所述選通器1在控制信號的作用下通過所述輸出端12輸出所述輸入 端11信號中的最小值數據、所述最小值數據的地址及次小值數據。本發明具體實施過程中，所述通用比較單元包括輸入端為四路數據信號輸入、三 路數據信號輸入及兩路數據信號輸入。圖2中即為四路數據信號輸入，二路信號輸出，其中 一路信號為所述輸入端11信號中的最小值數據、所述最小值數據的地址，另一路信號為所 述輸入端11信號中的次小值數據。如圖3所示為三路數據信號輸入，圖4所示為兩路數據 信號輸入的通用比較單元，這兩種通用比較單元的輸出同樣為二路信號，其中一路信號為 所述輸入端11信號中的最小值數據、所述最小值數據的地址，另一路信號為所述輸入端11 信號中的次小值數據。如圖5所示，本發明的
具體實施例方式構建一種專用比較單元(Specific Compare Unit,專用比較單元，簡稱「S⑶」)，所述專用比較單元包括選通器1和減法 器2，所述選通器1包括多個輸入端11，所述輸入端11接收數據及所述數據的地址信 號，所述輸入端11接收的數據為有序數對時，各有序數對中的較小數之間在所述減法 器2中做減法運算結果的符號位作為所述選通器1的控制信號輸出到所述選通器1的 控制端13，各有序數對中的較大值分別與其餘有序數對的較小值在所述減法器2中做減 法運算結果的符號位作為所述選通器1的控制信號輸出到所述選通器1的控制端13， 所述選通器1的輸出端12在控制信號的作用下輸出所述輸入端11中最小值數據、所 述最小值數據的地址及次小值數據，假設輸入的數據為η個，那麼減運算單元的個數為 C /2-l)!+ /2x( /2-1)。所述端Ii接收的數據為有序數對和一個無序數據時，各有序數 對中的較小數之間在所述減法器2中做減法運算結果的符號位作為所述選通器1的控制信 號輸出到所述選通器1的控制端13，各有序數對中的較大值分別與其餘有序數對的較小值 在所述減法器2中做減法運算結果的符號位作為所述選通器1的控制信號輸出到所述選通 器1的控制端13，同時，所述無序數據要分別與各有序數對中的較大值和較小值在所述減 法器2中做減法運算結果的符號位作為所述選通器1的控制信號輸出到所述選通器1的 控制端13，所述選通器1的輸出端12在控制信號的作用下輸出所述輸入端11信號中的最 小值數據、所述最小值數據的地址及次小值數據，假設輸入的數據為η個，減運算的個數為 ( /2-1)Ι+ /2χ( /2-1)+ 。具體實施例中，所述專用比較單元包括輸入端11為四路數據 信號輸入和三路數據信號輸入。具體來說，圖5所示為輸入端11為三路數據信號輸入的專用比較單元，當輸入數 據為有序數對(small，addr ；big)和一個無序數據(llrd，addr)時，由於圖中所示僅一對有 序數對，因此，所述無序數據要分別與各有序數對中的較大值和較小值在所述減法器2中 做減法運算結果的符號位作為所述選通器1的控制信號輸出到所述選通器1的控制端13， 所述選通器1的輸出端12在控制信號的作用下輸出所述輸入端11信號中的最小值數據、 所述最小值數據的地址及次小值數據。即，small- Ilrd結果的符號位和big- Ilrd的結果的符號位分別作為所述選通器1的控制信號輸出到所述選通器1的控制端13。圖6所示輸入數據為兩對有序數對，即(smalll，addr ；bigl)、(small2，addr ； big2)，各有序數對中的較小數之間在所述減法器2中做減法運算結果的符號位作為所述 選通器1的控制信號輸出到所述選通器1的控制端13，各有序數對中的較大值分別與其餘 有序數對的較小值在所述減法器2中做減法運算結果的符號位作為所述選通器1的控制信 號輸出到所述選通器1的控制端13，所述選通器1的輸出端12在控制信號的作用下輸出所 述輸入端11中最小值數據、所述最小值數據的地址及次小值數據。即，smalll-big2結果 的符號位、bigl-small2結果的符號位及smalll-small2結果的符號位分別作為所述選通 器1的控制信號輸出到所述選通器1的控制端13。本發明的具體實施方式
是構建一種LDPC碼校驗節點運算電路，所述校驗節點運 算電路包括選通器MUX、通用比較單元G⑶、專用比較單元SCU，假設輸入數據及所述數據的 地址信號有d路信號，將d除以4的餘數定為變量r，則
當r=0、2、3時，所述d路輸入數據及所述數據的地址信號並行輸入到所述通用比較單 元G⑶的輸入端，所述通用比較單元G⑶的輸出端輸出接入到該通用比較單元G⑶的輸入 數據及所述數據的地址信號中的最小值、該最小值數據的地址信號及次小值，所述通用比 較單元GCU的輸出端接所述專用比較單元SCU的輸入端，所述專用比較單元SCU進行級聯 連接至輸出一組最小值數據、所述最小值數據的地址及次小值數據；
當r=l時，將其中一路輸入數據及所述數據的地址信號及相鄰的通用比較單元G⑶輸 出端的輸出信號並行輸入到所述專用比較單元SCU的輸入端，其它各路輸入數據及所述數 據的地址信號並行輸入到所述通用比較單元G⑶的輸入端，所述通用比較單元G⑶的輸出 端輸出接入到該通用比較單元GCU的輸入數據及所述數據的地址信號中的最小值、該最小 值數據的地址信號及次小值，所述通用比較單元GCU的輸出端接所述專用比較單元SCU的 輸入端，所述專用比較單元SCU進行級聯連接至所述校驗節點運算電路輸出一組最小值數 據、所述最小值數據的地址及次小值數據。如圖7所示，本發明的優選實施方式是當r=0時，所述通用比較單元採用輸入 端為四路數據信號輸入的通用比較單元，所述專用比較單元採用輸入端為四路數據信號輸 入的專用比較單元，所述兩組通用比較單元的輸出端輸出到所述一組專用比較單元的輸入 端，所述專用比較單元進行級聯連接至所述校驗節點運算電路輸出一組最小值數據、所述 最小值數據的地址及次小值數據。如圖8所示，本發明的優選實施方式是當r=l時，所述通用比較單元採用輸入端 為四路數據信號輸入的通用比較單元，其中一組所述專用比較單元採用輸入端為三路數據 信號輸入的專用比較單元，所述三路數據信號輸入的專用比較單元接一組通用比較單元輸 出的一組最小值數據、所述最小值數據的地址及次小值數據，再接一路輸入數據及所述數 據的地址信號，其它專用比較單元採用四路數據信號輸入的專用比較單元，所述專用比較 單元進行級聯連接至所述校驗節點運算電路輸出一組最小值數據、所述最小值數據的地址 及次小值數據。如圖9所示，本發明的優選實施方式是當r=2時，所述通用比較單元採用一組輸 入端為兩路數據信號輸入的通用比較單元，其它通用比較單元採用輸入端為四路數據信號 輸入的通用比較單元；所述專用比較單元採用輸入端為四路數據信號輸入的專用比較單元，所述專用比較單元進行級聯連接至所述校驗節點運算電路輸出一組最小值數據、所述 最小值數據的地址及次小值數據。如圖10所示，本發明的優選實施方式是當r=3時，所述通用比較單元採用一組 輸入端為三路數據信號輸入的通用比較單元，其它通用比較單元採用輸入端為四路數據信 號輸入的通用比較單元；所述專用比較單元採用輸入端為四路數據信號輸入的專用比較單 元，所述專用比較單元進行級聯連接至所述校驗節點運算電路輸出一組最小值數據、所述 最小值數據的地址及次小值數據。具體舉例如下一種並行LDPC碼校驗節點運算單元的電路結構，其結構包括二 選一選通器MUX、通用比較單元G⑶、專用比較單元S⑶，其中，通用比較單元G⑶包括四輸入 兩輸出的通用比較單元G⑶、三輸入兩輸出的通用比較單元G⑶和兩輸入兩輸出的通用比 較單元G⑶，所述專用比較單元S⑶包括四輸入兩輸出的專用比較單元S⑶和三輸入兩輸出 的專用比較單元SCU。第一級的通用比較單元GCU用於選擇出無序輸入的最小值數據及所 述最小值數據的地址和不帶地址的次小值數據；後續各級的專用比較單元SCU用於選擇出 兩對有序數據中的最小值數據及所述最小值數據的地址和不帶地址的次小值數據。對於整體結構，根據LDPC碼Min-sum算法，實現了可用於不同輸入個數(即深度d) 的檢驗節點運算單元，以d=20為例
所有輸入都將通過二選一選通器進入第一級G⑶，輸入為4個無序的數，在經過G⑶後 得出最小值數據及所述最小值數據的地址和不帶地址的次小值數據，πι η(Γ4)代表輸入 廣4中的帶地址的最小值數據及所述最小值數據的地址，min_2nd(廣4)代表輸入廣4中 的不帶地址的次小值數據，以此類推:min(廣4)、min_2nd(廣4)、min(5 8)、min_2nd(5 8)、 min(9 12)、min_2nd(9 12) min(13 16)、min_2nd(13 16)、min (17 20)、min_2nd (17 20)。GCU輸出的有序數據對(廣4)、(5、)、(9 12)、(13 16)作為第二級SCU的輸入， 通過SCU的運算可得到8個輸入的最小值數據，所述最小值數據的地址及次小值數據 min(1 8)、min_2nd(1 8)、min(9 16)、min_2nd(9 16)；
第二級SCU的輸出作為第三級SCU的輸入，得到16個輸入中的最小值數據，所述最小 值數據的地址及次小值數據min (廣16)、min_2nd (廣16)；
將第三級SCU的輸出與第一級GSU的輸出min(17 20)、min_2nd(17 20)作為第四級 (最後一級)SCU的輸入，從而求出了 20個輸入的最小值數據，所述最小值數據的地址及次 小值數據。此外，當d不為一個恆定的常數時，第一級前的二選一選通器將把大於d的輸入置 為最大值『 1』，這將不會影響到計算的正確性。所述的並行校驗節點運算單元的電路結構不 僅適用於規則碼，還適用於非規則碼。並行結構的總級數一「tog,(d/2)"),少於其他兩兩比較結構的級數，並且所述結構的
前後級之間不會產生關聯性，即已作為下一級輸入的輸出不會再作為其它級的輸入，這樣 有利於流水線結構的實現，寄存中間數據不會浪費很多的硬體資源。對於4-2GSU的通用比較單元電路結構，四個輸入llrl_4與一個四選二選通器相 連，並將輸入兩兩做減法，符號位作為選通器的控制端，從而選擇出最小值數據，所述最小 值數據的地址及次小值數據。GCU是對4個無序的輸入值進行比較和選擇，採用了 6個減法 器和1個6bit控制端的四選二選通器。
對於3-2GSU的通用比較單元電路結構，三個輸入llrl_3與三選二選通器相連，並 將輸入兩兩做減法，符號位作為選通器的控制端，從而選擇出最小值數據，所述最小值數據 的地址及次小值數據。對於2-2GSU的通用比較單元電路結構，兩個輸入llrl_2與二選二選通器相連，並 將兩輸入做減法，符號位作為選通器的控制端，從而選擇出最小值數據，所述最小值數據的 地址及次小值數據。對於3-2S⑶的專用比較單元電路結構，一個輸入Ilr與一對有序數據與三選二的 選通器相連，並將Ilr分別於兩個有序數據做減法，符號位作為選通器的控制端，從而選擇 出最小值數據，所述最小值數據的地址及次小值數據。對於4-2S⑶的專用比較單元電路結構，輸入為一兩組最小值-地址及次小值，其 與四選二選通器相連，並將兩最小值做減法，最小值與另一組的次小值分別做減法，符號位 作為選通器的控制端，選擇出最小值數據，所述最小值數據的地址及次小值數據。4-2SCSU 是對4個有序的輸入值進行比較和選擇，4-2SCU簡化了電路結構，只採用了 3個減法器和1 個3bit控制端的四選二選通器。並且，在G⑶和S⑶的電路結構中，都採用了 一級比較結構，有效的縮短了運算時 間，這對增大整個校驗節點運算單元的時鐘頻率是有效的。本發明的技術效果是本發明LDPC碼校驗節點運算電路採用通用比較單元並聯 輸入預比較的數據及該數據的地址，然後採用專用比較單元級聯輸出預比較的數據的最小 值及該最小值的地址以及次小值。本發明校驗節點運算電路在保證了計算的正確性前提 下，優化了電路結構、減少了硬體資源的使用、提高了時鐘頻率。以上內容是結合具體的優選實施方式對本發明所作的進一步詳細說明，不能認定 本發明的具體實施只局限於這些說明。對於本發明所屬技術領域的普通技術人員來說，在 不脫離本發明構思的前提下，還可以做出若干簡單推演或替換，都應當視為屬於本發明的 保護範圍。
權利要求
1.一種數據比較單元，其特徵在於，所述數據比較單元包括選通器和減法器，所述選通 器包括多個輸入端，所述輸入端接收數據及所述數據的地址信號，所述選通器包括控制端， 所述控制端接收所述減法器輸出結果的符號位，所述選通器在控制信號的作用下輸出所述 輸入端信號中的最小值數據、所述最小值數據的地址及次小值數據。
2.一種應用權利要求1所述數據比較單元的通用比較單元，其特徵在於，所述通用比 較單元包括選通器和減法器，所述選通器包括多個輸入端，所述輸入端接收數據及所述數 據的地址信號，所述選通器包括控制端，所述控制端接收所述減法器輸出結果的符號位，所 述減法器為所述選通器輸入端的數據兩兩相減結果的符號位作為所述選通器的控制信號 輸出到所述選通器的控制端，所述選通器在控制信號的作用下輸出所述輸入端信號中的最 小值數據、所述最小值數據的地址及次小值數據。
3.根據權利要求2所述的通用比較單元，其特徵在於，所述通用比較單元包括輸入端 為四路數據信號輸入、三路數據信號輸入及兩路數據信號輸入。
4.一種應用權利要求1所述數據比較單元的專用比較單元，其特徵在於，所述專用比 較單元包括選通器和減法器，所述選通器包括多個輸入端，所述輸入端接收數據及所述數 據的地址信號，所述輸入端接收的數據為有序數對時，各有序數對中的較小數之間在所述 減法器中做減法運算的符號位作為所述選通器的控制信號輸出到所述選通器的控制端，各 有序數對中的較大值分別與其餘有序數對的較小值在所述減法器中做減法運算的符號位 作為所述選通器的控制信號輸出到所述選通器的控制端，所述選通器的輸出端在控制信號 的作用下輸出所述輸入端中最小值數據、所述最小值數據的地址及次小值數據；所述輸入 端接收的數據為有序數對和一個無序數據時，各有序數對中的較小數之間在所述減法器中 做減法運算的符號位作為所述選通器的控制信號輸出到所述選通器的控制端，各有序數對 中的較大值分別與其餘有序數對的較小值在所述減法器中做減法運算的符號位作為所述 選通器的控制信號輸出到所述選通器的控制端，同時，所述無序數據要分別與各有序數對 中的較大值和較小值在所述減法器中做減法運算的符號位作為所述選通器的控制信號輸 出到所述選通器的控制端，所述選通器的輸出端在控制信號的作用下輸出所述輸入端信號 中的最小值數據、所述最小值數據的地址及次小值數據。
5.根據權利要求4所述的專用比較單元，其特徵在於，所述專用比較單元包括輸入端 為四路數據信號輸入和三路數據信號輸入。
6.一種應用權利要求2及4中任一權利要求的LDPC碼校驗節點運算電路，其特徵在 於，所述校驗節點運算電路包括選通器、通用比較單元、專用比較單元，假設輸入數據及所 述數據的地址信號有d路信號，將d除以4的餘數定為變量r，則當r=0、2、3時，所述d路輸入數據及所述數據的地址信號並行輸入到所述通用比較 單元的輸入端，所述通用比較單元的輸出端輸出接入到該通用比較單元的輸入數據及所述 數據的地址信號中的最小值、該最小值數據的地址信號及次小值，所述通用比較單元的輸 出端接所述專用比較單元的輸入端，所述專用比較單元進行級聯連接至輸出一組最小值數 據、所述最小值數據的地址及次小值數據；當r=l時，將其中一路輸入數據及所述數據的地址信號及相鄰的通用比較單元輸出端 的輸出信號並行輸入到所述專用比較單元的輸入端，其它各路輸入數據及所述數據的地址 信號並行輸入到所述通用比較單元的輸入端，所述通用比較單元的輸出端輸出接入到該通用比較單元的輸入數據及所述數據的地址信號中的最小值、該最小值數據的地址信號及次 小值，所述通用比較單元的輸出端接所述專用比較單元的輸入端，所述專用比較單元進行 級聯連接至所述校驗節點運算電路輸出一組最小值數據、所述最小值數據的地址及次小值 數據。
7.根據權利要求6所述的LDPC碼校驗節點運算電路，其特徵在於，當r=0時，所述通用 比較單元採用輸入端為四路數據輸入的通用比較單元，所述專用比較單元採用輸入端為四 路數據輸入的專用比較單元，所述兩組通用比較單元的輸出端輸出到所述一組專用比較單 元的輸入端，所述專用比較單元進行級聯連接至所述校驗節點運算電路輸出一組最小值數 據、所述最小值數據的地址及次小值數據。
8.根據權利要求6所述的LDPC碼校驗節點運算電路，其特徵在於，當r=l時，所述通用 比較單元採用輸入端為四路數據信號輸入的通用比較單元，其中一組所述專用比較單元採 用輸入端為三路數據信號輸入的專用比較單元，所述三路數據信號輸入的專用比較單元接 一組通用比較單元輸出的一組最小值數據、所述最小值數據的地址及次小值數據，再接一 路輸入數據及所述數據的地址信號，其它專用比較單元採用四路數據信號輸入的專用比較 單元，所述專用比較單元進行級聯連接至所述校驗節點運算電路輸出一組最小值數據、所 述最小值數據的地址及次小值數據。
9.根據權利要求6所述的LDPC碼校驗節點運算電路，其特徵在於，當r=2時，所述通用 比較單元採用一組輸入端為兩路數據信號輸入的通用比較單元，其它通用比較單元採用輸 入端為四路數據信號輸入的通用比較單元；所述專用比較單元採用輸入端為四路數據信號 輸入的專用比較單元，所述專用比較單元進行級聯連接至所述校驗節點運算電路輸出一組 最小值數據、所述最小值數據的地址及次小值數據。
10.根據權利要求6所述的LDPC碼校驗節點運算電路，其特徵在於，當r=3時，所述通 用比較單元採用一組輸入端為三路數據信號輸入的通用比較單元，其它通用比較單元採用 輸入端為四路數據信號輸入的通用比較單元；所述專用比較單元採用輸入端為四路數據信 號輸入的專用比較單元，所述專用比較單元進行級聯連接至所述校驗節點運算電路輸出一 組最小值數據、所述最小值數據的地址及次小值數據。
全文摘要
本發明涉及一種數據比較單元，所述數據比較單元包括選通器和減法器，所述選通器包括多個輸入端，所述輸入端接收數據及所述數據的地址信號，所述選通器包括控制端，所述控制端接收所述減法器輸出結果的符號位，所述選通器在控制信號的作用下輸出所述輸入端信號中的最小值數據、所述最小值數據的地址及次小值數據。本發明LDPC碼校驗節點運算電路採用通用比較電路並聯輸入預比較的數據及該數據的地址，然後採用專用比較單元級聯輸出預比較的數據的最小值及該最小值的地址以及次小值。本發明LDPC碼校驗節點運算電路在保證了計算的正確性前提下，優化了電路結構、減少了硬體資源的使用、提高了時鐘頻率。
文檔編號H03M13/11GK102064836SQ201010561249
公開日2011年5月18日 申請日期2010年11月26日 優先權日2010年11月26日
發明者張巖, 陳金雷 申請人:哈爾濱工業大學深圳研究生院