用於改善階梯覆蓋的通孔結構的製作方法

2023-08-06 19:40:21 1

本發明總體涉及半導體領域，更具體地，涉及通孔結構。

背景技術：

半導體集成電路(IC)工業經歷了快速發展。在IC演進的過程中，功能密度(定義為每個晶片面積互連器件的數量)通常增加，而幾何尺寸(即，可使用製造工藝創建的最小部件(或線))減小。比例縮小工藝通常通過增加生產效率和降低相關成本來提供優勢。但是，這種比例縮小增加了處理和製造IC的複雜度。對於將被實現的進步來說，需要IC製造的類似發展。

例如，隨著半導體IC工業追求更高的器件密度、更高的性能和更低的成本而進行到納米級技術工藝節點，製造和設計的挑戰導致了三維(3D)器件的開發。在三維(3D)器件中，各種層間連接結構(諸如接觸件和通孔)用於連接電晶體和其他器件。當前，由於銅提供了比鋁低的電阻率，並且使用較低的電阻率的連接材料可以降低層間連接結構之間的RC延遲，因此增加器件速度，所以銅一直被用作用於製造層間連接結構的材料。

技術實現要素：

根據本發明的一個方面，提供了一種半導體器件，包括：襯底；介電結構，設置在所述襯底上方，所述介電結構具有穿過所述介電結構的導通孔，並且所述導通孔的側壁包括至少一個凹口；阻擋層，共形地覆蓋所述導通孔的側壁和底部；膠層，共形地覆蓋所述阻擋層；銅晶種層，共形地覆蓋所述膠層；以及銅層，覆蓋所述銅晶種層並且填充所述導通孔。

優選地，所述介電結構是金屬間介電層。

優選地，所述介電結構包括相互堆疊的多個介電膜，並且所述介電膜的材料不是所有都相同。

優選地，所述介電膜的材料選自由氮化矽、碳化矽、氧化矽和它們的組合所組成的組。

優選地，該半導體器件還包括：第一介電層和第二介電層，所述介電結構夾置在所述第一介電層和所述第二介電層之間，並且所述導通孔穿過所述第二介電層、所述介電結構和所述第一介電層。

優選地，所述至少一個凹口設置在所述介電結構中，並且所述介電結構包括多個介電膜，所述介電膜的材料不是所有都相同，並且所述第一介電層和所述第二介電層中的每一個都由單種介電材料形成。

優選地，所述阻擋層包括氮化鉭層或氮化鈦層。

優選地，所述膠層包括鈷層。

根據本發明的另一方面，提供了一種用於形成半導體器件的方法，所述方法包括：提供襯底；在所述襯底上方形成介電結構，所述介電結構形成為具有穿過所述介電結構的導通孔，並且所述導通孔的側壁包括至少一個凹口；形成共形地覆蓋所述導通孔的側壁和底部的阻擋層；形成共形地覆蓋所述阻擋層的膠層；形成共形地覆蓋所述膠層的所述銅晶種層；以及形成覆蓋所述銅晶種層並填充所述導通孔的銅層。

優選地，形成所述介電結構的操作包括形成包括相互堆疊的多個介電膜的所述介電結構，所述介電膜的材料不是所有都相同。

優選地，所述介電膜由氮化矽、碳化矽或氧化矽形成。

優選地，形成所述介電結構的操作包括：通過使用幹蝕刻技術去除所述介電結構的一部分，形成穿過所述介電結構的導通孔。

優選地，該方法還包括：在提供所述襯底和形成所述介電結構的操作之間，在所述襯底上方形成第一介電層；以及在形成所述介電結構的操作之後，在所述介電結構上形成第二介電層，所述介電結構夾置在所述第一介電層和所述第二介電層之間，並且所述導通孔形成為穿過所述第二介電層、所述介電結構和所述第一介電層。

優選地，所述至少一個凹口形成在所述介電結構中，並且形成所述介電結構的操作形成多個介電膜，所述介電膜的材料不是所有都相同，並且所述第一介電層和所述第二介電層中的每一個均由單種介電材料形成。

優選地，形成所述阻擋層的操作形成包括氮化鉭層或氮化鈦層的所述阻擋層。

優選地，形成所述膠層的操作形成包括鈷層的所述膠層。

優選地，形成所述膠層的方法使用化學汽相沉積技術來執行。

根據本發明的又一方面，提供了一種用於形成半導體器件的方法，所述方法包括：提供襯底；在所述襯底上方形成第一介電層；在所述第一介電層上形成介電結構，其中，形成所述介電結構的操作形成包括相互堆疊的多個介電膜的所述介電結構，並且所述介電膜的材料不是所有都相同；在所述介電結構上形成第二介電層；形成穿過所述第二介電層、所述介電結構和所述第一介電層的導通孔；形成共形地覆蓋所述導通孔的側壁和底部的阻擋層；形成共形地覆蓋所述阻擋層的膠層；形成共形地覆蓋所述膠層的銅晶種層；以及形成覆蓋所述銅晶種層並且填充所述導通孔的銅層。

優選地，通過形成所述導通孔的操作所形成的所述導通孔的側壁包括位於所述介電結構中的至少一個凹口。

優選地，形成所述阻擋層的操作形成包括氮化鉭層或氮化鈦層的所述阻擋層；以及形成所述膠層的操作形成包括鈷層的所述膠層。

附圖說明

當閱讀附圖時，根據以下詳細的描述來更好地理解本發明的各個方面。注意，根據工業的標準實踐，各個部件沒有按比例繪製。實際上，為了討論的清楚，可以任意地增加或減小各個部件的尺寸。

圖1是根據各個實施例的半導體器件的示意性截面圖。

圖2A至圖2F是示出根據各個實施例的用於製造半導體器件的方法的中間階段的示意性截面圖。

圖3是根據各個實施例的用於製造半導體器件的方法的流程圖。

圖4A至圖4F是示出根據各個實施例的用於製造半導體器件的方法的中間階段的示意性截面圖。

圖5是根據各個實施例的用於製造半導體器件的方法的流程圖。

具體實施方式

以下公開提供了許多不同的用於實施本發明主題的不同特徵的實施例或實例。以下描述部件或配置的具體實例以簡化本發明。當然，這些僅僅是實例而不用於限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成為直接接觸的實施例，並且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分沒有直接接觸的實施例。此外，本發明可以在各個實例中重複參考標號和/或字母。這些重複是為了簡化和清楚，其本身並不表示所討論的各個實施例和/或結構之間的關係。

此外，為了易於描述，可以使用空間相對術語(諸如「在…下方」、「之下」、「下部」、「上方」、「上部」等)以描述圖中所示一個元件或部件與另一個元件或部件的關係。除圖中所示的定向之外，空間相對術語還包括使用或操作中設備的不同定向。裝置可以以其他方式定向(旋轉90度或處於其他定向)，本文所使用的空間相對描述可因此進行類似的解釋。

在用於製造通孔的典型工藝中，導通孔被形成為穿過各個介電層，銅晶種層被形成為覆蓋導通孔，然後基於銅晶種層形成銅層以填充導通孔，以完成通孔的形成。穿過介電層的導通孔具有高縱橫比，使得難以沉積均勻且連續的銅晶種層。銅晶種層的較厚部分比銅晶種層的較薄部分具有更低的電阻率，使得銅晶種層的較厚部分上的銅層的鍍銅速率大於銅晶種層的較薄部分上的銅層的鍍銅速率，因此導致形成在銅層中的空隙。當導通孔穿過具有不同蝕刻速率的介電層時，導通孔由於介電層的不同蝕刻速率而具有不平坦的側壁，從而導致銅晶種層較差的階梯覆蓋。為了改善導通孔的側壁的不平坦，在一些介電層中形成多個金屬環以阻擋包括金屬環的介電層的蝕刻。然而，由於通孔持續縮小，所以具有較小尺寸的金屬環的形成變得越來越困難，因此引發通孔之間的橋接問題。

本公開的實施例的目的在於提供一種半導體器件以及用於製造半導體器件的方法，其中在形成阻擋層的操作和形成銅晶種層的操作之間形成膠層。銅晶種層具有與膠層非常好的粘合性，使得當銅晶種層形成在膠層上時有效防止銅晶種層的銅的自附聚，因此顯著增強了銅晶種層的階梯覆蓋，從而獲得均勻且連續的銅晶種層。從而，均勻地形成基於銅晶種層生長且填充導通孔的銅層，並且實現不具有空隙的通孔。

圖1是根據各個實例的半導體器件的示意性截面圖。在一些實施例中，如圖1所示，半導體器件100包括襯底102、介電結構104、阻擋層106、膠層108、銅晶種層110和銅層112。襯底102可以是半導體襯底。襯底102可以由單晶半導體材料或化合物半導體材料組成。例如，矽或鍺可用作形成襯底102的材料。在一些示例性實例中，襯底102由矽組成。

介電結構104設置在襯底102的表面114上方。在一些實例中，如圖1所示，介電結構104包括相互堆疊的各個介電膜104a、104b、104c、104d、104e、104f和104g。介電膜104a、104b、104c、104d、104e、104f和104g順序堆疊在襯底102的表面114上方。介電膜104a、104b、104c、104d、104e、104f和104g的材料可以不是完全相同。例如，介電膜104a、104b、104c、104d、104e、104f和104g可以由不同材料形成。介電膜104a、104b、104c、104d、104e、104f和104g的一部分可以由相同材料形成，而介電膜104a、104b、104c、104d、104e、104f和104g的另一部分可以由不同材料形成。在一些示例性實例中，從由氮化矽、碳化矽、氧化矽和它們的組合所組成的組中選擇介電膜104a、104b、104c、104d、104e、104f和104g的材料。

介電結構104具有穿過介電結構104的導通孔116。導通孔116的側壁118包括至少一個凹口(indentation)120。例如，如圖1所示，導通孔116的側壁118包括各種凹口120。在一些示例性實例中，凹口120分別在介電膜104b、104d和104f中凹陷。

任選地，半導體器件199可以進一步包括第一介電層122和/或第二介電層124。在半導體器件100包括第一介電層122和第二介電層124的實例中，如圖1所示，第一介電層122可以設置在介電結構104下方，並且第二介電層124可設置在介電結構104上方，使得介電結構104夾置在第一介電層122和第二介電層124之間。例如，介電結構104可以是金屬間介電層。在一些示例性實例中，導通孔116順序穿過第二介電層124、介電結構104和第一介電層122，並且導通孔116可以是用於多重鑲嵌結構的孔，諸如用於三重鑲嵌結構的孔。

凹口120可以僅形成在介電結構104中，或者可以形成在介電結構104、第二介電層124和/或第一介電層122中。在一些示例性實例中，第一介電層122和第二介電層124中的每一個都由單一介電材料形成，而介電結構104包括介電膜104a、104b、104c、104d、104e、104f和104g，並且介電膜104a、104b、104c、104d、104e、104f和104g的材料不是所有都相同。第一介電層122的材料可以與第二介電層124的材料相同，或者可以不同於第二介電層124的材料。

再次參照圖1，阻擋層106共形地覆蓋導通孔116的側壁118和底部128。阻擋層106適合於防止銅擴散到介電結構104和/或襯底102中。在一些示例性實例中，阻擋層106包括氮化鉭層或氮化鈦層。膠層108共形地覆蓋阻擋層106(覆蓋導通孔116的側壁118)。在一些示例性實例中，膠層108包括鈷層。

如圖1所示，銅晶種層110共形地覆蓋膠層108。銅晶種層110具有與膠層108良好的粘合性，使得當銅晶種層110形成在膠層108上時，防止銅晶種層110中的銅的自附聚(self-agglomeration)，並且顯著增強銅晶種層110的階梯覆蓋，從而增加了銅晶種層110的均勻性和連續性。

銅層112覆蓋銅晶種層110並填充導通孔116以完成通孔126的形成。例如，通孔126可以包括多重鑲嵌結構，諸如三重鑲嵌結構。在一些示例性實例中，銅層112通過使用電鍍技術基於銅晶種層110形成。由於銅晶種層110是均勻且連續的，所以銅晶種層110的電阻率分布是均勻的，並且基於銅晶種層110形成的銅層112均勻生長，從而得到不具有空隙的通孔126。從而，增強了半導體器件100的電性能。

圖2A至圖2F是示出根據各個實施例的用於製造半導體器件的方法的中間階段的示意性截面圖。如圖2A所示，提供襯底200。襯底200可以是半導體襯底。襯底200可以由單晶半導體材料或化合物半導體材料組成。在一些示例性實例中，矽或鍺被用作形成襯底200的材料。在一些實例中，襯底200包括半導體基底，並且各個金屬層和各個層間介電層被設置在半導體基底上。

介電結構202形成在襯底200的表面204上。可以使用沉積技術(諸如化學汽相沉積(CVD)技術或物理汽相沉積(PVD)技術)來執行形成介電結構202的操作。在一些實例中，形成介電結構202的操作包括形成相互堆疊的各個介電膜202a、202b、202c、202d、202e、202f和202g。在一些示例性實例中，介電膜202a、202b、202c、202d、202e、202f和202g的材料可以不是所有都相同。例如，介電膜202a、202b、202c、202d、202e、202f和202g可以由氮化矽、碳化矽或氧化矽形成。介電膜202a、202b、202c、202d、202e、202f和202g的蝕刻速率可以不是所有都相同。

如圖2B所示，導通孔206形成在介電結構202中。例如，導通孔206可以穿過介電結構202的介電膜202a、202b、202c、202d、202e、202f和202g並且露出襯底200的表面204的一部分。形成導通孔206的操作可以包括使用蝕刻技術(諸如幹蝕刻技術)去除介電膜202a、202b、202c、202d、202e、202f和202g中的每一個的一部分。在一些實例中，在去除介電膜202a、202b、202c、202d、202e、202f和202g中的每一個的一部分的操作中，由於介電膜202a、202b、202c、202d、202e、202f和202g的蝕刻速率不是完全都相同，並且介電膜202a、202b、202c、202d、202e、202f和202g中的至少一個的蝕刻速率大於其他的蝕刻速率，所以至少一個凹口208形成在導通孔206的側壁210中。例如，如圖2B所示，介電膜202b、202d和202f的蝕刻速率可以大於其他的蝕刻速率，因此各個凹口208可分別形成在介電結構202的介電膜202b、202d和202f中。

如圖2C所示，阻擋層212形成為共形地覆蓋導通孔206的側壁210和底部213。例如，可以使用PVD技術執行形成阻擋層212的操作。阻擋層212適合用於防止銅擴散到介電結構202和襯底200中。在一些實例中，形成阻擋層212的操作形成包括氮化鉭層或氮化鈦層的阻擋層212。

如圖2D所示，膠層214被形成為共形地覆蓋阻擋層212。例如，形成膠層214的操作可以使用諸如金屬有機化學汽相沉積(MOCVD)技術的CVD技術來執行。CVD技術具有良好的階梯覆蓋能力，使得通過使用CVD技術形成的膠層214共形、均勻且連續地覆蓋阻擋層212。膠層214具有與銅超強的粘合力，使得膠層214可用作用於銅晶種層216(參見圖2E)的膠介質。在一些實例中，形成膠層214的操作形成包括鈷層的膠層214。

如圖2E所示，銅晶種層216被形成為共形地覆蓋膠層214。例如，可以使用PVD技術、CVD技術或原子層沉積(ALD)技術來執行銅晶種層216的形成操作。銅晶種層216具有與膠層214良好的粘合性，使得當銅晶種層216形成在膠層214上時，有效地消除了銅晶種層216中的銅的自附聚，並且顯著增強銅晶種層216的階梯覆蓋，從而增加銅晶種層216的均勻性和連續性。

如圖2F所示，銅層218被形成為覆蓋銅晶種層216並填充導通孔216以形成通孔220，以完成半導體器件222的形成。通孔220包括阻擋層212、膠層214、銅晶種層216和銅層218。銅層218用作半導體器件222中的互連層。例如，可以基於銅晶種層216且使用電鍍技術來執行形成銅層218的操作。

通過使膠層214形成在阻擋層212和銅晶種層216之間，銅晶種層216是均勻且連續的，並且銅晶種層216的電阻率分布是均勻的，使得基於銅晶種層216而形成的銅層218均勻生長，從而獲得不具有空隙的通孔220。因此，增強了半導體器件222的電性能。

參照圖3以及圖2A至圖2F，圖3是根據各個實施例的用於製造半導體器件的方法的流程圖。該方法開始於操作300，提供襯底200。襯底200可以是半導體襯底，諸如單晶半導體襯底或化合物半導體襯底。在一些示例性實例中，矽或鍺被用作形成襯底200的材料。在一些實例中，襯底200包括半導體基底，並且各個金屬層和各個層間介電層設置在半導體基底上。

在操作302中，如圖2A所示，使用諸如CVD技術或PVD技術的沉積技術，在襯底200的表面204上形成介電結構202。在一些實例中，形成介電結構202的操作包括形成相互堆疊的介電膜202a、202b、202c、202d、202e、202f和202g。在一些示例性實例中，介電膜202a、202b、202c、202d、202e、202f和202g的材料不是所有都相同。例如，介電膜202a、202b、202c、202d、202e、202f和202g可以由氮化矽、碳化矽或氧化矽形成。介電膜202a、202b、202c、202d、202e、202f和202g的蝕刻速率可以不是所有都相同。

如圖2B所示，形成介電結構202的操作包括形成具有導通孔206的介電結構202。例如，導通孔206可以穿過介電結構202的介電膜202a、202b、202c、202d、202e、202f和202g並露出襯底200的表面204的一部分。形成導通孔206的操作可以包括使用諸如幹蝕刻工藝的蝕刻技術來去除介電膜202a、202b、202c、202d、202e、202f和202g中的每一個的一部分。在一些實例中，在去除介電膜202a、202b、202c、202d、202e、202f和202g中的每一個的一部分的操作中，至少一個凹口208形成在導通孔206的側壁210中。例如，如圖2B所示，各個凹口208可分別形成在介電結構202的介電膜202b、202d和202f中。

在操作304中，如圖2C所示，例如使用PVD技術，阻擋層212被形成為共形地覆蓋導通孔206的側壁210和底部213。阻擋層212適合用於防止銅擴散到介電結構202和襯底200中。在一些實例中，形成阻擋層212的操作形成包括氮化鉭層或氮化鈦層的阻擋層212。

在操作306中，如圖2D所示，膠層214被形成為共形地覆蓋阻擋層212。例如，形成膠層214的操作可以使用諸如MOCVD技術的CVD技術來執行。CVD技術具有良好的階梯覆蓋能力，使得通過使用CVD技術形成的膠層214共形、均勻且連續地覆蓋阻擋層212。膠層214具有與銅的超強粘合性，使得膠層214可用作用於銅晶種層216(參照圖2E)的膠介質。在一些實例中，膠層214由鈷形成。

在操作308中，如圖2E所示，例如使用PVD技術、CVD技術或原子層沉積(ALD)技術，銅晶種層216被形成為共形地覆蓋膠層214。銅晶種層216具有與膠層214良好的粘合性，使得當銅晶種層216形成在膠層214上時，防止銅晶種層216的銅的自附聚，並且顯著增強銅晶種層216的階梯覆蓋，從而增加銅晶種層216的均勻性和連續性。

在操作310中，如圖2F所示，銅層218形成為覆蓋銅晶種層216並填充導通孔206以形成通孔220，以完成半導體器件222的形成。例如，通過使用電鍍技術且基於銅晶種層216來執行形成銅層218的操作。

圖4A至圖4F是示出根據各個實施例的製造半導體器件的方法的中間階段的示意性截面圖。如圖4A所示，提供襯底400。襯底400可以是半導體襯底。襯底400可以由單晶半導體材料或化合物半導體材料組成。在一些示例性實例中，矽或鍺被用作形成襯底400的材料。

第一介電層402形成在襯底400的表面404上方。形成第一介電層402的操作可以使用諸如CVD技術或PVD技術的沉積技術來執行。在一些特定實例中，第一介電層402由單種介電材料形成。例如，第一介電層402可以由矽介電質、氮化矽或碳化矽形成。

介電結構406形成在第一介電層402上。可以使用諸如CVD技術或PVD技術的沉積技術來執行介電結構406的形成操作。在一些實例中，如圖4A所示，形成介電結構406的操作包括形成相互堆疊的介電膜406a、406b、406c、406d、406e、406f和406g。在一些示例性實例中，介電膜406a、406b、406c、406d、406e、406f和406g的材料不是所有都相同。例如，介電膜406a、406b、406c、406d、406e、406f和406g可以由氮化矽、碳化矽或氧化矽形成。介電膜406a、406b、406c、406d、406e、406f和406g的蝕刻速率可以不是所有都相同。

再次參照圖4A，第二介電層408形成在介電結構406上。形成第二介電層408的操作可以使用諸如CVD技術或PVD技術的沉積技術來執行。在一些特定實例中，第二介電層408由單種介電材料形成。例如，第二介電層408可以由矽介電質、氮化矽或碳化矽形成。第一介電層402可設置在介電結構406下方，而第二介電層408可設置在介電結構406上方，使得介電結構406夾置在第一介電層402和第二介電層408之間。例如，介電結構406可以是金屬間介電層。

如圖4B所示，導通孔410形成在第二介電層408、介電結構406和第一介電層402中。例如，導通孔410可以穿過第二介電層408、介電結構406的介電膜406a、406b、406c、406d、406e、406f和406g以及第一介電層402，並且露出襯底400的表面404的一部分。在一些示例性實例中，導通孔410是用於多重鑲嵌結構的孔，諸如用於三重鑲嵌的孔。

形成導通孔410的操作可以包括使用諸如幹蝕刻工藝的蝕刻技術去除第二介電層408、介電結構406和第一介電層402中的每一個的一部分。在一些實例中，在去除第二介電層408、介電結構406和第一介電層402中的每一個的一部分的操作中，由於介電膜406a、406b、406c、406d、406e、406f和406g的蝕刻速率不是所有都相同，並且介電膜406a、406b、406c、406d、406e、406f和406g中的至少一個的蝕刻速率大於其他的蝕刻速率，所以至少一個凹口412形成在導通孔410的側壁414中。例如，如圖4B所示，介電膜406b、406d和406f的蝕刻速率可大於其他的蝕刻速率，並且各個凹口412可分別形成在介電結構406的406b、406d和406f中。

如圖4C所示，阻擋層416被形成為共形地覆蓋導通孔410的側壁414和底部418。例如，可以使用PVD技術執行阻擋層416的形成操作。阻擋層416適合用於防止銅擴散到第二介電層408、介電結構406、第一介電層402和襯底400中。在一些實例中，形成阻擋層416的操作形成包括氮化鉭層或氮化鈦層的阻擋層416。

如圖4D所示，膠層420形成為共形地覆蓋阻擋層416。例如，形成膠層420的操作可以使用諸如MOCVD技術的CVD技術。CVD技術具有良好的階梯覆蓋能力，使得通過CVD技術形成的膠層420可以共形、均勻且連續地覆蓋阻擋層416。膠層420具有與銅的超強粘合性，使得膠層420可用作用於銅晶種層422(參照圖4E)的膠介質。在一些實例中，膠層420被形成為包括鈷層。

如圖4E所示，銅晶種層422形成為共形地覆蓋膠層420。例如，形成銅晶種層422的操作可以使用PVD技術、CVD技術或ALD技術來執行。銅晶種層422具有與膠層420良好的粘合性，使得當銅晶種層422形成在膠層420上時，有效地消除了銅晶種層422中的銅的自附聚，並且增強了銅晶種層420的階梯覆蓋，從而增加了銅晶種層420的均勻性和連續性。

如圖4F所示，銅層424形成為覆蓋銅晶種層422並填充導通孔410以形成通孔426，以完成半導體器件428的形成。通孔426包括阻擋層416、膠層420、銅晶種層422和銅層424。銅層424被用作半導體器件428中的互連層。例如，通過使用電鍍技術且基於銅晶種層422可以執行形成銅層424的操作。

通過膠層410形成在阻擋層416和銅晶種層422之間，均勻且連續地形成銅晶種層422，因此銅晶種層422的電阻率分布是均勻的，使得基於銅晶種層422形成的銅層424均勻生長，從而獲得沒有空隙的通孔426。因此，增強了半導體器件428的電性能。

參照圖5以及圖4A至圖4F，圖5是根據各個實施例的用於製造半導體器件的方法的流程圖。該方法開始於操作500，提供襯底400。襯底400可以是半導體襯底，諸如單晶半導體襯底或化合物半導體襯底。在一些示例性實例中，矽或鍺被用作形成襯底400的材料。

在操作502中，使用諸如CVD技術或PVD技術的沉積技術，第一介電層402形成在襯底400的表面404上方。在一些特定實例中，第一介電層402由單種介電材料形成。例如，第一介電層402可以由矽介電質、氮化矽或碳化矽形成。

在操作504中，使用諸如CVD技術或PVD技術，介電結構406形成在第一介電層402上。在一些實例中，如圖4A所示，形成介電結構406的操作包括形成相互堆疊的介電膜406a、406b、406c、406d、406e、406f和406g。在一些示例性實例中，介電膜406a、406b、406c、406d、406e、406f和406g的材料不是所有都相同。例如，介電膜406a、406b、406c、406d、406e、406f和406g可以由氮化矽、碳化矽或氧化矽形成。介電膜406a、406b、406c、406d、406e、406f和406g的蝕刻速率可以不是所有都相同。

在操作506中，再次參照圖4A，使用諸如CVD技術或PVD技術的沉積技術，第二介電層408形成在介電結構406上。在一些特定實例中，第二介電層408由單種介電材料形成。例如，第二介電層408可以由矽介電質、氮化矽或碳化矽形成。第一介電層402可設置在介電結構406下方，而第二介電層408可設置在介電結構406上方，使得介電結構406夾置在第一介電層402和第二介電層408之間。例如，介電結構406可以是金屬間介電層。

在操作508中，如圖4B所示，導通孔410形成在第二介電層408、介電結構406和第一介電層402中。例如，導通孔410可以穿過第二介電層408、介電結構406的介電膜406a、406b、406c、406d、406e、406f和406g以及第一介電層402，並露出襯底400的表面404的一部分。在一些示例性實例中，導通孔410是用於多重鑲嵌結構的孔，諸如用於三重鑲嵌的孔。

形成導通孔410的操作可以包括使用諸如幹蝕刻工藝的蝕刻技術去除第二介電層408、介電結構406和第一介電層402中的每一個的一部分。在一些實例中，在形成導通孔410的操作中，至少一個凹口412形成在導通孔410的側壁414中。例如，如圖4B所示，各個凹口412可分別形成在介電結構406的406b、406d和406f中。

在操作510中，如圖4C所示，例如使用PVD技術，阻擋層416被形成為共形地覆蓋導通孔410的側壁414和底部418。阻擋層416適合用於防止銅擴散到第二介電層408、介電結構406、第一介電層402和襯底400中。在一些實例中，阻擋層416被形成為包括氮化鉭層或氮化鈦層。

在操作512中，如圖4D所示，使用諸如MOCVD技術的CVD技術，膠層420形成為共形地覆蓋阻擋層416。CVD技術具有良好的階梯覆蓋能力，使得通過CVD技術形成的膠層420可以共形、均勻且連續地覆蓋阻擋層416。膠層420具有與銅的超強粘合性。在一些實例中，膠層420被形成為包括鈷層。

在操作514中，如圖4E所示，例如使用PVD技術、CVD技術或ALD技術，銅晶種層422形成為共形地覆蓋膠層420。銅晶種層422具有與膠層420良好的粘合性，使得當銅晶種層422形成在膠層420上時，有效地消除了銅晶種層422的銅的自附聚，並且增強了銅晶種層420的階梯覆蓋，從而增加了銅晶種層420的均勻性和連續性。

在操作516中，如圖4F所示，銅層424形成為覆蓋銅晶種層422並填充導通孔410以形成通孔426，以完成半導體器件428的形成。通孔426包括阻擋層416、膠層420、銅晶種層422和銅層424。銅層424被用作半導體器件428中的互連層。例如，可通過使用電鍍技術且基於銅晶種層422執行形成銅層424的操作。

根據一個實施例，本公開提供了一種半導體器件。該半導體器件包括襯底、介電結構、阻擋層、膠層、銅晶種層和銅層。介電結構設置在襯底上方。介電結構具有穿過介電結構的導通孔，並且導通孔的側壁包括至少一個凹口。阻擋層共形地覆蓋導通孔的側壁和底部。膠層共形地覆蓋阻擋層。銅晶種層共形地覆蓋膠層。銅層覆蓋銅晶種層並填充導通孔。

根據另一實施例，本公開提供了一種用於製造半導體器件的方法。在該方法中，提供襯底。介電結構形成在襯底上方，其中介電結構形成為具有穿過介電結構的導通孔，並且導通孔的側壁包括至少一個凹口。阻擋層被形成為共形地覆蓋導通孔的側壁和底部。膠層被形成為共形地覆蓋膠層。銅晶種層形成為共形地覆蓋膠層。銅層被形成為覆蓋銅晶種層並填充導通孔。

根據又一實施例，本公開提供了一種用於製造半導體器件的方法。在該方法中，提供襯底。第一介電層形成在襯底上方。介電結構形成在第一介電層上。形成介電結構的操作形成包括相互堆疊的各個介電膜的介電結構，並且介電膜的材料不是所有都相同。第二介電層形成在介電結構上。導通孔被形成為穿過第二介電層、介電結構和第一介電層。阻擋層被形成為共形地覆蓋導通孔的側壁和底部。膠層被形成為共形地覆蓋阻擋層。銅晶種層形成為共形地覆蓋膠層。銅層被形成為覆蓋銅晶種層並填充導通孔。

上面論述了多個實施例的特徵使得本領域技術人員能夠更好地理解本發明的各個方面。本領域技術人員應該理解，他們可以容易地以本公開為基礎設計或修改用於執行與本文所述實施例相同的目的和/或實現相同優點的其他工藝和結構。本領域技術人員還應該意識到，這些等效結構不背離本發明的精神和範圍，並且可以在不背離本發明的精神和範圍的情況下做出各種變化、替換和改變。