防止金屬矽化物橋接的半導體器件的製造方法
2023-08-05 21:25:46 1
防止金屬矽化物橋接的半導體器件的製造方法
【專利摘要】本發明提供一種防止金屬矽化物橋接的半導體器件的製造方法，通過在所述硬掩膜層中形成溝槽，並在溝槽側壁依次形成第一側牆和第二側牆，去除硬掩膜層後，對所述第一側牆進行回拉工藝(Pullback)，從而形成上寬下窄的柵極結構，從而在後續進行金屬化工藝的過程中，沉積的金屬材料層無法停留在柵極結構的部分側壁上，在所述柵極層上和所述半導體襯底上形成間隔開的金屬材料層，從而有效避免金屬材料層在所述柵極層中的擴散，導致柵極結構和半導體襯底中的源漏區導通的問題，防止金屬矽化物橋接問題，降低半導體器件的失效問題的發生，進而提高半導體器件的良率。
【專利說明】防止金屬矽化物橋接的半導體器件的製造方法
【技術領域】
[0001]本發明涉及集成電路製造方法，尤其涉及一種防止金屬矽化物橋接的半導體器件的製造方法。
【背景技術】
[0002]隨著半導體器件的集成度越來越高，半導體器件工作需要的電壓和電流不斷降低，電晶體開關的速度也隨之加快，隨之對半導體工藝各方面要求大幅提高。現有技術工藝已經將電晶體以及其他種類的半導體器件組成部分做到了幾個分子和原子的厚度，組成半導體的材料已經達到了物理電氣特性的極限。
[0003]業界提出了比二氧化矽具有更高的介電常數和更好的場效應特性的材料-高介電常數材料(High-K Material)，用以更好的分隔柵極和電晶體其他部分，大幅減少漏電量。同時，為了與高介電常數材料兼容，採用金屬材料代替原有多晶矽作為柵導電層材料，從而形成了新的柵極結構。金屬材料的柵極結構在高溫退火工藝過程中，其功函數(WorkFunction)會發生大幅變化、導致柵極耗盡和RC延遲等問題影響半導體器件性能。為解決上述金屬材料的柵極結構的問題，形成了柵極最後工藝(Gate-Last Process),即先形成多晶矽材料的虛設柵極，進行源/漏注入及高溫退火工藝後，再去除虛設柵極多晶矽層，並沉積金屬材料，最終形成金屬柵極。
[0004]金屬氧化物半導體(CMOS)器件包括核心器件層和互連層，在核心器件層中形成柵極、源極和漏極等結構，通過互連層中的金屬通孔和金屬互連線將柵極、源極和漏極等結構電性引出。隨著器件尺寸的不斷減小，金屬互連線與柵極、源極和漏極的接觸面積不斷縮小，其接觸處的寄生電阻對器件的影響隨之增加。為了減小寄生電阻，矽化金屬工藝(Silicide)應運而生，由於金屬矽化物具有高熔點、穩定性及低電阻率，進而提高了整個元件的驅動電流及操作速度，所以在集成電路工藝上的應用愈來愈普遍。
[0005]一般而言，金屬矽化物以金屬材料層經由熱處理的方式沉積於半導體襯底及柵極上。通常金屬材料層可以蒸鍍(evaporation)或派射(sputtering)的方式來沉積,而這些金屬材料層經由爐管或快速熱退火處理，並在純度極高的氣體(如氮氣或氬氣)中，便由金屬與矽化界面反應而形成金屬矽化物，以改善半導體器件的電連特性。
[0006]然而，當金屬材料層沉積於柵極上時，隨著柵極側牆的寬度不斷減薄，金屬材料層在柵極側牆中沿著水平方向的擴散效應愈發明顯，極易造成柵極與源漏區的連通，形成金屬娃化物橋接(Silicide Bridge)問題,進而引起半導體器件的失效問題。
【發明內容】
[0007]本發明的目的是提供一種防止金屬矽化物橋接的半導體器件的製造方法，以提高半導體器件的良率。
[0008]本發明提供一種防止金屬矽化物橋接的半導體器件的製造方法，包括:
[0009]提供半導體襯底，在所述半導體襯底上形成硬掩膜層，所述掩膜層中具有溝槽；[0010]在所述硬掩膜層及溝槽表面覆蓋第一側牆薄膜；
[0011]刻蝕所述第一側牆薄膜，以在所述溝槽的側壁上形成第一側牆；
[0012]在所述硬掩膜層第一側牆及溝槽表面覆蓋所述第二側牆薄膜；
[0013]刻蝕所述第二側牆薄膜，以在所述溝槽的側壁上形成第二側牆，所述第二側牆覆蓋於所述第一側牆上；
[0014]在所述溝槽中填充柵極層；
[0015]去除所述硬掩膜層；
[0016]對所述第一側牆進行回拉工藝；
[0017]在所述半導體襯底及柵極層表面沉積金屬材料層，以進行金屬化工藝。
[0018]進一步的，所述第一側牆的材質為氮化矽、氧化矽、氮氧化矽，碳氧化矽、氮化矽或無定形碳中的一種或其組合。
[0019]進一步的，所述第二側牆的材質為氮化矽、氧化矽、氮氧化矽，碳氧化矽、氮化矽或無定形碳中的一種或其組合。
[0020]進一步的，所述硬掩膜層的材質為無定形碳、氮化矽、氧化矽或氮氧化矽。
[0021]進一步的，所述第一側牆薄膜的材質為氮化矽，所述第二側牆薄膜的材質為氧化娃，所述硬掩膜的材質為無定形碳。
[0022]進一步的，在刻蝕所述第一側牆薄膜的步驟中，刻蝕反應物包括CH3F和02，環境壓力為IOmTorr?50mTorr,能量為300W?800W，偏壓為200V?500V，所述CH3F的流量為50sccm ?300sccm,所述 O2 的流量為 50sccm ?200sccm。
[0023]進一步的，在刻蝕所述第二側牆薄膜的步驟中，刻蝕物質包括CHF3和He，環境壓力為ImTorr?IOmTorr,能量為200W?600W，偏壓為20V?200V，所述CHF3的流量為IOsccm ?IOOsccm,所述 He 的流量為 50sccm ?200sccm。
[0024]進一步的，在去除所述掩膜層的步驟中，刻蝕物質包括O2，環境壓力為20mTOrr?50mTorr,能量為 100W ?500W，所述 O2 的流量為 300sccm ?lOOOsccm。
[0025]進一步的，在對所述第一側牆進行回拉工藝的步驟中，採用溼法刻蝕所述第一側牆，刻蝕物質包括濃度為85 %的熱磷酸。
[0026]進一步的，在對所述第一側牆進行回拉工藝的步驟中，對所述第一側牆的刻蝕厚度大於10埃。
[0027]進一步的，在去除所述硬掩膜層和對所述第一側牆進行回拉工藝的步驟之間，還包括對所述柵極層兩側的半導體襯底進行源漏區注入。
[0028]進一步的，在對所述第一側牆進行回拉工藝和進行金屬化工藝的步驟之間，還包括對所述柵極層兩側的半導體襯底進行源漏區注入。
[0029]綜上所述，本發明通過在所述硬掩膜層中形成溝槽，並在溝槽側壁依次形成第一側牆和第二側牆，去除硬掩膜層後，對所述第一側牆進行回拉工藝(Pullback)，從而形成上寬下窄的柵極結構，從而在後續進行金屬化工藝的過程中，沉積的金屬材料層無法停留在柵極結構的部分側壁上，在所述柵極層上和所述半導體襯底上形成間隔開的金屬材料層，從而有效避免金屬材料層在所述柵極層中的擴散，導致柵極結構和半導體襯底中的源漏區導通的問題，防止金屬矽化物橋接問題，降低半導體器件的失效問題的發生，進而提高半導體器件的良率。【專利附圖】
【附圖說明】
[0030]圖1為本發明一實施例中防止金屬矽化物橋接的半導體器件的製造方法的簡要流程示意圖。
[0031]圖2?圖10為本發明一實施例中防止金屬矽化物橋接的半導體器件的製造過程的簡要結構示意圖。
【具體實施方式】
[0032]為使本發明的內容更加清楚易懂，以下結合說明書附圖，對本發明的內容作進一步說明。當然本發明並不局限於該具體實施例，本領域內的技術人員所熟知的一般替換也涵蓋在本發明的保護範圍內。
[0033]其次，本發明利用示意圖進行了詳細的表述，在詳述本發明實例時，為了便於說明，示意圖不依照一般比例局部放大，不應以此作為對本發明的限定。
[0034]圖1為本發明一實施例中防止金屬矽化物橋接的半導體器件的製造方法的簡要流程示意圖。如圖1所示，本發明提供一種防止金屬矽化物橋接的半導體器件的製造方法，包括以下步驟:
[0035]步驟SOl:提供半導體襯底，在所述半導體襯底上形成硬掩膜層，所述掩膜層中具有溝槽；
[0036]步驟S02:在所述硬掩膜層及溝槽表面覆蓋第一側牆薄膜；
[0037]步驟S03:刻蝕所述第一側牆薄膜，以在所述溝槽的側壁上形成第一側牆；
[0038]步驟S04:在所述硬掩膜層第一側牆及溝槽表面覆蓋所述第二側牆薄膜；
[0039]步驟S05:刻蝕所述第二側牆薄膜，以在所述溝槽的側壁上形成第二側牆，所述第二側牆覆蓋於所述第一側牆上；
[0040]步驟S06:在所述溝槽中填充柵極層；
[0041]步驟S07:去除所述硬掩膜層；
[0042]步驟S08:對所述第一側牆進行回拉工藝；
[0043]步驟S09:在所述半導體襯底及柵極層表面沉積金屬材料層，以進行金屬化工藝。
[0044]圖2?圖10為本發明一實施例中防止金屬矽化物橋接的製造過程的簡要結構示意圖。以下結合圖2?圖10詳細說明本發明防止金屬矽化物橋接的製造過程。
[0045]如圖2所示，在步驟SOl中，提供半導體襯底100，在所述半導體襯底100上形成硬掩膜層102，所述硬掩膜層102中具有溝槽200 ;具體形成過程包括:在半導體襯底100上沉積硬掩膜層102，接著在所述硬掩膜層102上塗覆光刻膠(圖中未標示)，並對光刻膠進行曝光和顯影，以圖案化所述光刻膠，然後利用圖案化的所述光刻膠為掩膜，刻蝕所述硬掩膜層102，以在所述硬掩膜層102中形成溝槽200，所述硬掩膜層102的厚度可以根據後續形成柵極層的厚度確定，所述溝槽200的形狀根據後續柵極層及第一側牆、第二側牆的形狀進行定義。在本實施例中，所述半導體襯底100的材質可以為單質矽、矽鍺化合物或絕緣體上矽(S0I)等，其他半導體材料亦可作為半導體襯底100的材料。所述硬掩膜層102的材質可以為無定形碳、氮化矽、氧化矽或氮氧化矽，在較佳的實施例中，所述硬掩膜102的材質為無定形碳，可以採用化學氣相沉積(CVD)的方法形成。[0046]如圖3所示，在步驟S02中，在所述硬掩膜層102及溝槽200表面覆蓋第一側牆薄膜104a ;所述第一側牆薄膜104a的材質可以為氮化矽、氧化矽、氮氧化矽，碳氧化矽、氮化矽或無定形碳中的一種或其組合，所述第一側牆薄膜104a的材質為氮化矽，所述第一側牆薄膜104a可以採用採用化學氣相沉積(CVD)的方法形成。所述第一側牆薄膜104a的厚度為100埃?200埃。
[0047]如圖4所示，在步驟S03中，刻蝕所述第一側牆薄膜104a，以在所述溝槽200的側壁上形成第一側牆104a;所述刻蝕反應物包括CH3F(—氟甲烷)和O2，環境壓力壓力IOmTorr?50mTorr (毫託)，能量為300W?800W，偏壓為200V?500V，所述CH3F的流量為50sccm?300sccm,所述O2的流量為50sccm?200sccm,上述刻蝕條件及刻蝕物質能夠以最佳的刻蝕效果和刻蝕速率刻蝕所述第一側牆薄膜104a，是通過創造性的實驗獲得的，並非本領域普通技術人員所熟知的技術手段。由於幹法刻蝕的特性，刻蝕使剩餘的第一側牆薄膜104a停留於所述溝槽200的側壁上，形成如圖4所示的第一側牆104，所述第一側牆104可以覆蓋整個溝槽的側壁或暴露出部分側壁，由於刻蝕的特性，所述第一側牆104的寬度可以由下至上逐漸縮小。
[0048]如圖5所示，在步驟S04中，在所述硬掩膜層102、第一側牆104及溝槽200表面覆蓋所述第二側牆薄膜106a ;所述第二側牆薄膜106a的材質可以為氮化矽、氧化矽、氮氧化矽，碳氧化矽、氮化矽或無定形碳中的一種或其組合，在較佳的實施例中，所述第二側牆薄膜106a的材質為氧化矽，所述第二側牆薄膜106a可以採用採用化學氣相沉積(CVD)的方法形成。所述第二側牆薄膜106a的厚度為100埃?200埃。
[0049]在較佳的實施例中，所述第一側牆104的材質為氮化矽，所述第二側牆106的材質為氧化矽，所述硬掩膜102的材質為無定形碳，能夠在後續步驟中選擇性刻蝕時，能夠選擇不同的物質，產生較佳的刻蝕選擇比。
[0050]如圖6所示，在步驟S05中，刻蝕所述第二側牆薄膜106a，以在所述溝槽200的側壁上形成第二側牆106，所述第二側牆106覆蓋於所述第一側牆104上；刻蝕物質包括CHF3(三氟甲烷)和He，反應環境壓力為ImTorr?IOmTorr，能量為200W?600W，偏壓為20V?200V，所述CHF3的流量為IOsccm?lOOsccm，所述He的流量為50sccm?200sccm，上述刻蝕條件及刻蝕物質能夠以最佳的刻蝕效果和刻蝕速率刻蝕所述第一側牆薄膜104a，是通過創造性的實驗獲得的，並非本領域普通技術人員所熟知的技術手段。由於幹法刻蝕的特性，刻蝕使剩餘的第二側牆薄膜106a停留於所述溝槽200的側壁上，並覆蓋所述第一側牆104，形成如圖7所示的第一側牆106。
[0051]如圖7所示，在步驟S06中，在所述溝槽200中填充柵極層108 ;所述柵極層108的材質為多晶矽，其形成的具體過程為，沉積多晶矽材質的柵極層薄膜(圖中未標示)，所述柵極層薄膜填充所述溝槽200，利用化學機械研磨去除位於溝槽以外的柵極層薄膜，以形成柵極層108。
[0052]如圖8所示，在步驟S07中，去除所述硬掩膜層102 ;硬掩膜層102的去除方法，刻蝕物質包括O2，環境壓力為20mTorr?50mTorr，能量為100W?500W，02的流量為300sccm ?lOOOsccm。
[0053]如圖9所示，在步驟S08中，對所述第一側牆104進行回拉工藝可以採用溼法刻蝕，刻蝕物質包括濃度為85%的熱磷酸；在此步驟中，對所述第一側牆104的刻蝕厚度大於10埃。至此，所述第一側牆104、第二側牆106以及柵極層108共同形成如圖9所示的上寬下窄的結構，該形狀的結構能夠在後續沉積金屬材料層的過程中，使金屬材料層形成不連續的沉積，同時回拉工藝能夠較好對選擇性刻蝕第一側牆106的厚度。
[0054]如圖10所示，在步驟S09中，在所述半導體襯底100及柵極層108表面沉積金屬材料層110，以進行金屬化工藝。所述第一側牆104、第二側牆106以及柵極層108共同形成柵極結構呈上寬下窄的柵極結構，故在沉積金屬材料層的過程中，沉積的金屬材料層無法停留在柵極結構的部分側壁上，從而在所述柵極層上和所述半導體襯底上形成間隔開的金屬材料層，從而有效避免金屬材料層在柵極中的擴散導致柵極結構和半導體襯底中的源漏區導通的問題，防止金屬矽化物橋接問題，降低半導體器件的失效問題的發生，進而提高半導體器件的良率。
[0055]在本實施例中，還包括對所述柵極層兩側的半導體襯底進行源漏區注入的步驟，該步驟可以在步驟S07和步驟S08之間，即進行回拉工藝之前，也可以在步驟S08和步驟S09之間，即進行回拉工藝之後。
[0056]綜上所述，本發明通過在所述硬掩膜層中形成溝槽，並在溝槽側壁依次形成第一側牆和第二側牆，去除硬掩膜層後，對所述第一側牆進行回拉工藝(Pullback)，從而形成上寬下窄的柵極結構，從而在後續進行金屬化工藝的過程中，沉積的金屬材料層無法停留在柵極結構的部分側壁上，在所述柵極層上和所述半導體襯底上形成間隔開的金屬材料層，從而有效避免金屬材料層在所述柵極層中的擴散，導致柵極結構和半導體襯底中的源漏區導通的問題，防止金屬矽化物橋接問題，降低半導體器件的失效問題的發生，進而提高半導體器件的良率。
[0057]雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬【技術領域】中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，因此本發明的保護範圍當視權利要求書所界定者為準。
【權利要求】
1.一種防止金屬矽化物橋接的半導體器件的製造方法，包括: 提供半導體襯底，在所述半導體襯底上形成硬掩膜層，所述掩膜層中具有溝槽； 在所述硬掩膜層及溝槽表面覆蓋第一側牆薄膜； 刻蝕所述第一側牆薄膜，以在所述溝槽的側壁上形成第一側牆； 在所述硬掩膜層第一側牆及溝槽表面覆蓋所述第二側牆薄膜； 刻蝕所述第二側牆薄膜，以在所述溝槽的側壁上形成第二側牆，所述第二側牆覆蓋於所述第一側牆上； 在所述溝槽中填充柵極層； 去除所述硬掩膜層； 對所述第一側牆進行回拉工藝； 在所述半導體襯底及柵極層表面沉積金屬材料層，以進行金屬化工藝。
2.如權利要求1所述的防止金屬矽化物橋接的半導體器件的製造方法，其特徵在於，所述第一側牆的材質為氮化矽、氧化矽、氮氧化矽，碳氧化矽、氮化矽或無定形碳中的一種或其組合。
3.如權利要求1所述的防止金屬矽化物橋接的半導體器件的製造方法，其特徵在於，所述第二側牆的材質為氮化矽、氧化矽、氮氧化矽，碳氧化矽、氮化矽或無定形碳中的一種或其組合。`
4.如權利要求1所述的防止金屬矽化物橋接的半導體器件的製造方法，其特徵在於，所述硬掩膜層的材質為無定形碳、氮化矽、氧化矽或氮氧化矽。
5.如權利要求1所述的防止金屬矽化物橋接的半導體器件的製造方法，其特徵在於，所述第一側牆薄膜的材質為氮化矽，所述第二側牆薄膜的材質為氧化矽，所述硬掩膜的材質為無定形碳。
6.如權利要求1所述的防止金屬矽化物橋接的半導體器件的製造方法，其特徵在於，在刻蝕所述第一側牆薄膜的步驟中，刻蝕反應物包括CH3F和02，環境壓力為IOmTorr~50mTorr,能量為300W~800W，偏壓為200V~500V，所述CH3F的流量為50sccm~300sccm，所述O2的流量為50sccm~200sccm。
7.如權利要求1所述的防止金屬矽化物橋接的半導體器件的製造方法，其特徵在於，在刻蝕所述第二側牆薄膜的步驟中，刻蝕物質包括CHF3和He，環境壓力為lmTorr~IOmTorr,能量為200W~600W，偏壓為20V~200V，所述CHF3的流量為IOsccm~IOOsccm,所述He的流量為50sccm~200sccm。
8.如權利要求1所述的防止金屬矽化物橋接的半導體器件的製造方法，其特徵在於，在去除所述掩膜層的步驟中，刻蝕物質包括O2，環境壓力為20mTorr~50mTorr，能量為IOOff ~500W，所述 O2 的流量為 300sccm ~lOOOsccm。
9.如權利要求1所述的防止金屬矽化物橋接的半導體器件的製造方法，其特徵在於，在對所述第一側牆進行回拉工藝的步驟中，採用溼法刻蝕所述第一側牆，刻蝕物質包括濃度為85%的熱磷酸。
10.如權利要求1所述的防止金屬矽化物橋接的半導體器件的製造方法，其特徵在於，在對所述第一側牆進行回拉工藝的步驟中，對所述第一側牆的刻蝕厚度大於10埃。
11.如權利要求1至10中任意一項所述的防止金屬矽化物橋接的半導體器件的製造方法，其特徵在於，在去除所述硬掩膜層和對所述第一側牆進行回拉工藝的步驟之間，還包括對所述柵極層兩側的半導體襯底進行源漏區注入。
12.如權利要求1至10中任意一項所述的防止金屬矽化物橋接的半導體器件的製造方法，其特徵在於，在對所述第一側牆進行回拉工藝和進行金屬化工藝的步驟之間，還包括對所述柵極層兩側的半導體襯底進行源漏區注入。
【文檔編號】H01L21/28GK103515212SQ201210206518
【公開日】2014年1月15日 申請日期:2012年6月20日 優先權日:2012年6月20日
【發明者】鮑宇 申請人:中芯國際集成電路製造(上海)有限公司