神經網絡電路的學習方法

2023-08-05 19:46:56 1

神經網絡電路的學習方法
【專利摘要】本發明提供一種能夠以更少的數量的元件的結構實現利用脈衝定時進行的學習動作的神經網絡電路的學習方法。突觸電路（20）具備可變電阻元件（10），構成為能在第一輸入信號（其他的神經網絡電路元件（40）的輸出信號）能夠輸入至可變電阻元件（10）的第一電極（13）的狀態，和不能夠輸入的狀態之間進行切換，構成為神經元電路（30）具備產生雙極性鋸齒形脈衝電壓的波形發生電路（32），使第一輸入信號具有雙極性鋸齒形脈衝波形，在第一輸入信號能夠輸入至第一電極（13）的狀態的期間，對可變電阻元件（10）的控制電極（15）輸入在與該可變電阻元件（10）相同的神經網絡電路元件（40）內生成的雙極性鋸齒形脈衝電壓，根據依賴於施加至第一電極（13）的電壓與施加至控制電極（15）的電壓的輸入時刻差而產生的第一電極（13）和控制電極（15）之間電位差，使可變電阻元件（10）的電阻值發生變化。
【專利說明】神經網絡電路的學習方法
【技術領域】
[0001]本發明涉及神經網絡電路的學習方法。
【背景技術】
[0002]當前，計算機的發展是顯著的，在日常生活中的多種多樣的情況下得以利用。但是，現有的計算機的處理能力的發展是通過部件的細微化和算法的進化而實現的，基本的信息處理的原理沒有變化。另ー方面，這些計算機，由於其處理方式的特性，對於人能夠容易地進行的動作非常不擅長。例如實時的面部識別、空間結構的把握等。這樣的處理的能力，即使使用最新的算法和最大規模的計算機，也無法趕上人類的處理速度。
[0003]與此相對，模擬生物體的腦的信息處理方式的計算機的研究正在進行。該處理模型中最基本的是神經網絡(neural network)。
[0004]神經網絡是模擬生物體的神經迴路網的網絡。在此，已知在生物體的神經細胞中，對大致一定形狀的脈衝(尖峰脈衝，spike pulse)進行交互。在此，作為實現神經網絡的神經網絡電路，提出了更忠實地模擬生物體的神經迴路、對脈衝直接進行處理的模型(model)。例如，在專利文獻I中，公開了使用脈衝密度表現信息的模型(脈衝密度模型)。該模型為使用例如一定時間中傳播的脈衝的數量表現模擬信息的模型。另外，在專利文獻2中，公開了使用脈衝定時(Pulse timing)表現信息的模型(脈衝定時模型)。該模型是使用脈衝與脈衝的時間間隔來表現模擬信息的模型。在對這些脈衝信號進行處理的模型中，ネ申經元(neuron)間交互的信號是一定(固定)波形的信號，所以具有容易硬體化的優點。但是，在專利文獻I這樣的脈衝密度模型中需要提取出密度，所以為了表現信息需要花費一定的時間。因此，具有無法表現神經元的細微的時間標度下的動作的缺點。另ー方面，如專利文獻2這樣的脈衝定時模型，能夠利用一個ー個的脈衝表現信息，所以能夠進行比脈衝密度模型更高速的信息處理。例如，在非專利文獻I中，公開了通過使用脈衝定時模型，能夠得至IJ比使用脈衝密度模型的情況下更高的性能的情況。
[0005]現有技術文獻
[0006]專利文獻
[0007]專利文獻1:日本特開平7-114524號公報
[0008]專利文獻2:日本特開2010-146514號公報
[0009]非專利文獻
[0010]非專利文獻1: W.Maass、「Networks of Spiking Neurons:The Third Generationof Neural Network Models、」Neural Networks、vol.10、n0.9、pp.1659 一 1671、1997.
【發明內容】

[0011]發明要解決的技術問題
[0012]但是，在實現如專利文獻2這樣的脈衝定時模型的神經網絡電路中，具有神經網絡電路整體的電路面積變大的技術問題。[0013]本發明的目的在於，提供一種能夠以更少的數量的元件的結構實現利用脈衝定時進行的學習動作的神經網絡電路的學習方法。
[0014]用於解決技術問題的技術手段
[0015]為了解決上述技術問題的ー個方式的神經網絡電路的學習方法，為通過連接多個神經網絡電路元件(40 )而構成的神經網絡電路的學習方法，上述多個神經網絡電路元件
(40)分別具備:被輸入其他的神經網絡電路元件(40)的輸出信號(以下稱為第一輸入信號)的至少I個突觸電路(20);和被輸入上述至少I個突觸電路(20)的輸出信號的I個神經元電路(30 )，上述突觸電路(20 )具備可變電阻元件(10 )，該可變電阻元件(10 )包括:形成於半導體膜(11)上的第一電極(13)和第二電極(14);和在上述半導體膜(11)的主面隔著鐵電體(強電介質)膜(12)形成的控制電極(15)，響應上述第一電極(13)和上述控制電極(15)之間的電位差，上述第一電極(13)和上述第二電極(14)之間的電阻值發生變化，能夠切換在可變電阻元件(10)的上述第一電極(13)能夠輸入上述第一輸入信號的狀態和不能輸入上述第一輸入信號的狀態，上述神經元電路(30)具有產生雙極性鋸齒形脈衝電壓的波形發生電路(32)，上述第一輸入信號具有雙極性鋸齒形脈衝波形，在上述第一輸入信號能夠輸入至上述第一電極(13)的狀態的期間，對上述可變電阻元件(10)的上述控制電極
[15]輸入在與該可變電阻元件(10)相同的神經網絡電路元件(40)內生成的上述雙極性鋸齒形脈衝電壓，根據依賴於施加至上述第一電極(13)的電壓與施加至上述控制電極(15)的電壓的輸入時刻差而產生的上述第一電極(13)和上述控制電極(15)之間的電位差，使上述可變電阻元件(10)的電阻值發生變化。
[0016]本發明的上述目的、其他目的、特徵和優點，通過參照添加的附圖、根據以下的優選實施方式的詳細的說明能夠清楚。
[0017]發明的效果
[0018]根據本發明，能夠以更少的數量的元件結構實現利用脈衝定時進行的學習動作。【專利附圖】

【附圖說明】
[0019]圖1表示實施方式的神經網絡電路元件的框圖。
[0020]圖2A表不實施方式的第一輸入電壓和第三輸入電壓中使用的雙極性鋸齒形脈衝電壓的形狀。
[0021]圖2B表示實施方式的第二輸入信號電壓中使用的方波脈衝電壓的形狀。
[0022]圖3表示在實施方式的第一開關中，對圖2A所示的雙極性鋸齒形脈衝電壓Vpke的導通和非導通，使用圖2B所示的方波脈衝電壓VrosT2，進行開關的動作。
[0023]圖4A表示實施方式的可變電阻元件的截面圖。
[0024]圖4B表示實施方式的可變電阻元件的電路記號。
[0025]圖5表示實施例的STDP的評價電路。
[0026]圖6A表示實施例1的第一輸入電壓中使用的雙極性鋸齒形脈衝電壓的形狀。
[0027]圖6B表示實施例1的第二輸入信號電壓中使用的方波脈衝電壓的形狀。
[0028]圖6C表示實施例1的非対稱型STDP。
[0029]圖1表示實施例1的積分動作的評價中使用的電路。
[0030]圖8表示實施例1的積分動作的評價結果。[0031]圖9A表示用於說明階層型神經網絡的概略圖。
[0032]圖9B表示用於說明相互結合型神經網絡的概略圖。
[0033]圖10表示用於說明一般的神經元的動作的概略圖。
[0034]圖11表示用於說明積分點火(Integrate-and-Fire)型神經元的動作的概略圖。
[0035]圖12A表示用於說明STDP的概略圖。
[0036]圖12B表示表現非對稱型STDP的特徵的概略圖。
[0037]圖12C表示表現對稱型STDP的概略圖。
[0038]圖13表示專利文獻2公開的電阻變化型存儲元件的截面圖。
[0039]圖14A表示表現專利文獻2公開的現有的STDP神經網絡電路元件的框圖。
[0040]圖14B表示表現專利文獻2公開的現有的突觸電路的STDP部的框圖。
[0041]圖14C表示表現專利文獻2公開的現有的突觸電路的STDP部的框圖。
[0042]圖15表不實施方式的信號發生電路。
【具體實施方式】
[0043][神經網絡的說明]
[0044]首先，對作為本發明的實施方式的前提的神經網絡和用於實現該網絡的現有的神經網絡電路的技術問題進行更詳細的說明。神經網絡是模擬生物體的神經迴路網的網絡。神經網絡以模擬作為神經迴路網的功能単位的神經細胞的神經元為功能単位，以網絡狀配置多個神經元而進行信息處理。例如有如圖9A所示以階層狀連接神經元100而得的階層型神經網絡、如圖9B所示將神經元100彼此相互連接而得的相互結合型神經網絡(霍普菲爾德網絡，Hopfield Network)。
[0045]神經網絡大體上具有兩種功能。第一種為從輸入得到輸出的「處理」功能，第二種為將神經網絡整體的輸入輸出的關係設定為所期望的關係的「學習」功能。
[0046][處理功能]
[0047]在此以階層型神經網絡電路為例對信息處理的動作進行說明。圖9A所示的階層型神經網絡電路包括輸入層400、中間層500、輸出層600三個層。各層至少包含I個神經元100。輸入層400與中間層500的各神經元100連接，同樣地，中間層500的各神經元100與輸出層的各神經元100連接。輸入信號200向輸入層400輸入，以中間層500、輸出層600的順序傳播，從輸出層600輸出。在神經元100，對輸入值進行後述的規定的運算，將其輸出值向下一個層的神經兀傳播。由此，從輸出層600輸出的輸出值,成為網絡的最終輸出300。該ー系列動作為神經網絡電路的信息處理，包含於中間層500的神經元足夠多吋，能夠實現任意的輸入輸出。圖9A所示的階層型神經網絡電路具備3個層，但也可以具備多個中間層500。
[0048]接著，對作為神經網絡電路的構成單位的神經元進行說明。圖10為神經元的示意圖。神經元100具備突觸(synapse)部121、122和神經元部130。此外，突觸部121、122的數量等幹與前級連接的神經元的數量，即輸入信號的數量。突觸部121、122分別對來自外部的多個輸入信號111、112進行加權。加權的值(W1.W2)稱為連接權重。神經元部130，對由突觸部121、122加權後的輸入信號的和進行計算，將對和的值進行非線性運算而得的值輸出。在此，來自外部的輸入信號分別表不為Xi (1、2、......、n)。n等於輸入信號的數量。如式I所示，突觸部121、122針對各輸入信號，對對應的連接權重的值Wi (1、2、……、n)迸行乘法運算，神經元部130對它們的和Vn進行計算。
[0049]Vn= SwiXi (式 I)
[0050]在此，I:為關於i的和記號。
[0051]進而神經元部130，將對求得的和Vn-行非線性運算f的結果作為輸出值y。由此神經元部130的輸出y如式2所示。
[0052]y = f (Vn)(式 2)
[0053]非線性函數f使用具有飽和特性的單調增加函數。例如，多使用階躍函數(階梯函數)或 S 型函數(sigmoid function)。
[0054]神經網絡電路中，多個神經元部130能夠同時進行運算，所以具有並行處理性。即，其特長在於，與現有的計算機的逐次信息處理不同，能夠進行並行信息處理。
[0055][學習功能]
[0056]神經網絡電路的重要的特徵，不僅在於如上所述的從輸入得到輸出的「處理」功能，還在於具備「學習」功能這方面。在此所說的學習，是指通過對上述的突觸的連接權重進行更新，將神經網絡電路整體的輸入輸出的關係設定為所期望的關係。
[0057][脈衝神經元模型].[0058]上面詳細敘述了神經網絡的處理功能和學習功能。在上面說明中使用的模型中，在神經元間傳播的信號，是將電流或電位的值以模擬值表現的信號。與此相対，已知在生物體的神經細胞中，對大致一定形狀的脈衝(尖峰脈衝)進行交互。在此，提出了更忠實地模擬生物體的神經迴路，對脈衝直接處理的模型。例如，在專利文獻I中，公開了使用脈衝密度表現信息的模型(脈衝密度模型)。該模型為使用例如一定時間中傳播的脈衝的數量表現模擬信息的模型。另外，在專利文獻2中，公開了使用脈衝定時表現信息的模型(脈衝定時模型)。該模型是使用脈衝與脈衝的時間間隔來表現模擬信息的模型。在對這些脈衝信號進行處理的模型中，神經元間交互的信號是一定(固定)波形的信號，所以具有後述的容易硬體化的優點。但是，在脈衝密度模型中需要提取出密度，所以為了表現信息需要花費一定的時間。因此，具有無法表現神經元的細微時間標度下的動作的缺點。另ー方面，脈衝定時模型，能夠利用一個ー個的脈衝表現信息，所以能夠進行比脈衝密度模型更高速的信息處理。例如，在非專利文獻I中，公開了通過使用脈衝定時模型，能夠得到比使用脈衝密度模型的情況下更高的性能的情況。
[0059]如上所述，作為能夠適用於使用脈衝的信息表現的神經元的動作模型，提出了積分點火(Integrate-and-Fire)模型。在此,對具有2個輸入端子的神經元的積分點火動作，用圖11進行說明。
[0060]如圖11所示，從外部或其他的神經元，將輸入脈衝X1輸入至突觸1、將輸入脈衝X2輸入至突觸2時，在輸入脈衝的時刻，在各個突觸部出現單峰性的電壓變化。這樣的突觸部的電位稱為突觸後電位(Post-synaptic potential下面簡稱為「PSP」)。圖11從上起第三個和第四個圖表，表示突觸I和突觸2的PSP的時間變化P1 (t)和P2 (t)。PSP的高度與突觸結合強度成比例。在此t表示時間。
[0061]神經元對來自與之連接的所有的突觸的PSP的總和進行運算。這被稱為神經元的內部電位Vn (t)。向神經元的輸入端子為2個時，如圖11的從上起第五個圖表所示，內部電位Vn (t)*Pi (t)和P2 (t)之和。作為一般的表示，內部電位Vn (t)如式3所示。
[0062]Vn (t) = SPi (t) (式 3)
[0063]在此，Pi為突觸i的PSP，2為關於i的和記號。
[0064]如圖13所示，內部電位Vn超過預先決定的閾值Vth時，該神經元輸出脈衝信號y。這被稱為神經元的「點火(Fire)」。脈衝輸出y從神經元輸出、經過一定的傳遞時間tD6lay後，輸入至其他的神經元。
[0065]使用由脈衝定時實現的信息表現時，即使在學習動作的突觸連接權重的更新中也能夠利用脈衝定時。特別是，使用尖峰定時突觸可塑性(Spike-timing dependentsynaptic plasticity,以下簡稱為「STDP」)的性質的學習動作受到注目。STDP的特徵在於，在著眼於某突觸I時，依賴於將信號送至突觸I的神經元(前神經元)點火的時刻，和接收在突觸I加權後的信號的神經元(後神經元)點火的時刻，突觸I的突觸連接權重發生變化。在實際的生物的神經細胞中，能夠觀測到幾種STDP。
[0066]在此，使用圖12A，對STDP進行說明。如圖12A所示，設連接於突觸120的前神經元點火的時刻為tPKE，令後神經元點火的時刻為trosT。STDP是指，將此時的tPKE和trosT的時間差trasT-tPKE作為函數，突觸的結合強度w變化的特性。已知STDP大體上分為2種類。圖12B所示的特性為非對稱型STDP，突觸結合強度的變化量Aw不僅依賴於2個脈衝的時間差tPQST-tPKE，還依賴於兩個脈衝的時間順序。圖12C所示的特性為對稱型STDP，突觸結合強度的變化量Aw僅由2個脈衝的時間差tPST-tPKE的函數決定，不依賴於脈衝的順序。
[0067][集成電路化]
[0068]上面對神經網絡的概況進行了詳細敘述，但構成神經網絡電路吋，上述的神經元的功能如何實現是一個問題。在現有技術中，多數情況下使用現有型計算機，使用通過軟體處理實現神經元的功能的方案。但是，在這種情況下，多個神經元的處理由CPU分時進行，所以本來的並行信息處理並沒有進行。因此，使用硬體構成神經元而實現集成電路化是必須的。
[0069]如上所述，表現基於利用脈衝定時實現的信息表現的神經網絡電路能夠實現較高的性能。另外，神經元間交互的信號是一定(固定)波形的信號，所以容易硬體化。所以，近年來，安裝有使用STDP的學習功能的神經網絡的硬體化，即關於神經網絡電路的實現的研究得以廣泛進行。在包含使用STDP的學習功能的現有的神經網絡電路中，實現適於將突觸結合強度作為模擬量存儲的元件是最大的技術問題。對此，例如在專利文獻2中，公開了將可變電阻型存儲元件的可變電阻值作為突觸連接權重存儲的方案。圖13為專利文獻2公開的可變電阻型存儲元件720的截面示意圖。可變電阻型存儲元件720具有由上部電極721和下部電極723夾著金屬氧化膜722的結構。該元件是在上部電極721和下部電極723之間施加電壓時，依賴於流過的電流值、上部電極721和下部電極723之間的電阻值非易失地變化的元件。
[0070]圖14A是專利文獻2公開的現有的STDP神經網絡電路元件的框圖。在此，神經網絡電路元件，是用硬體對作為神經網絡的功能単位的神經元進行再現的元件。神經網絡電路元件700包括多個突觸電路710和I個神經元電路730。突觸電路710使用可變電阻型存儲元件720對突觸連接權重進行存儲。另外，通過上述方案對可變電阻型存儲元件720的電阻值進行變更，實現學習功能。圖14B和圖14C是關於圖14A中表示的STDP部的具體結構在專利文獻2中例示的電路圖。
[0071]由圖9A和圖9B可知，為了構成神經網絡電路，針對I個神經元電路，需要多個輸入端子。另外，隨著神經網絡電路整體的神經網絡電路元件的數量的増加，針對I個神經元電路所需的輸入端子的數量増加。針對I個神經元電路，需要與輸入端子的數量相同數量的突觸電路。因此，在構成由多個神經網絡電路元件形成的神經網絡電路時，需要非常多的突觸電路。例如，在圖9B所示的相互結合型神經網絡電路中，神經元的數量為n時需要的突觸的數量為n的2次方。因此，為了使神經網絡電路的面積更小，突觸電路的結構的簡略化是重要的。
[0072]在現有的神經網絡電路元件700中，在突觸電路710中生成向神經元電路730傳播的信號，和用於通過STDP對電阻變化型存儲元件720的突觸權重進行更新的信號。例如，在圖14A中的脈衝發生部或STDP部生成波形。因此，在突觸電路內，需要圖14B和圖14C所示的信號發生器和運算電路，突觸電路710的結構將變得大規模化。
[0073]由以上的方面可知，在現有的突觸電路710及其驅動方法中，存在突觸電路710的面積變得極大的技術問題，使用該電路的神經網絡電路的規模也變得很大。
[0074]針對上述現有的技術問題，本發明的
【發明者】們，經過鋭意研究，得到了下面的實施方式，作為能夠以更少的數量的元件的結構實現通過STDP實現的學習動作的神經網絡電路的學習方法和神經網絡電路。
[0075]本發明的
【發明者】們，注意到在現有的神經網絡電路元件700中，在突觸電路710內生成用於更新突觸權重的非線性波形，是由於輸入至突觸電路730的來自其他的神經網絡電路元件的信號(在此稱為其他輸入信號)是尖峰脈衝本身(圖11的輸入脈衝&)。即，在現有的結構中，由於其他的輸入信號為尖峰脈衝，所以為了與和輸入的該突觸電路710相同的神經網絡電路元件700生成的尖峰脈衝(在此稱為自身輸入信號)進行比較，需要將其他輸入信號作為觸發器由該突觸電路710另外產生非線性波形。
[0076]在此，本發明的
【發明者】們，令神經網絡電路元件的輸出信號自身為非線性波形，令其他輸入信號和自身輸入信號都為非線性波形，對它們進行比較，由此得出了能夠無需再由輸入其他的輸入信號的突觸電路另外生成非線性波形的結論。進而，得出了在對非線性波形彼此進行比較時，為了有效地檢測出輸入時刻差，優選使用後述的雙極性鋸齒形波形(bipolar sawtooth waveform)作為該非線性波形的結論。
[0077]以下參照【專利附圖】

【附圖說明】本發明的實施方式的神經網絡電路的學習方法。
[0078](實施方式)
[0079]圖1表示實施方式的神經網絡電路元件40的框圖。I個神經網絡電路元件40包括至少I個輸入端子51、與輸入端子51數量相同的突觸電路20、I個神經元電路30和I個輸出端子52。神經網絡電路，如圖9A和圖9B所示，由多個神經網絡電路元件40連接構成。具體而言，神經網絡電路元件40的輸出端子52，與其他的神經網絡電路元件40的輸入端子51連接。
[0080]神經網絡電路元件40的輸入端子51，與突觸電路20的第一輸入端子41連接。突觸電路20的輸出端子44，與神經元電路30的輸入端子45連接。神經元電路30的第一輸出端子46，與神經網絡電路元件40的輸出端子52連接。此外，在圖1中，為便於觀察附圖，僅記載了 I個神經元電路30和I個突觸電路20，但實際上在I個神經元電路30連接有多個突觸電路20。
[0081]神經元電路30，包括積分電路31、波形發生電路32和延遲電路33。
[0082]神經元電路30的輸入端子45，與積分電路31連接。積分電路31，對從與神經元電路30連接的多個突觸電路20流入的電流的和進行運算。而且，運算值超過規定的值時，向波形發生電路32輸出信號(觸發器信號)。
[0083]信號發生電路32，以來自積分電路31的信號作為觸發器，生成非線性波形脈衝電壓Vram和開關脈衝電壓VPST2。非線性波形脈衝電壓Vrom，例如為圖2A所示的形狀，或將這些進行符號反轉而形成的形狀。在此將圖2A所示的非線性波形脈衝電壓稱為「雙極性鋸齒形脈衝電壓」。雙極性鋸齒形脈衝電壓的特徵在於，最初為0伏特的電位，隨著時間經過上升至規定的正電位，其後降低到規定的負電位，然後再恢復為0伏持。在開關脈衝電壓Vpost2,能夠使用例如圖2B所示的方波脈衝電壓。
[0084]例如，信號發生電路32，如圖15所示，具備以來自積分電路31的輸出信號為觸發器進行驅動的數字/模擬轉換器321，和存儲有用於生成雙極性鋸齒形脈衝電壓的數字波形數據的數字存儲器322。數字/模擬轉換器321，在輸入來自積分電路31的輸出信號吋，從數字存儲器322讀出數字波形數據，將其轉換為模擬波形輸出。
[0085]非線性波形脈衝電壓Vrosn，輸出至神經元電路30的第二輸出端子47。第二輸出端子47，與連接至神經元電路30的、其他所有的突觸電路20的第三輸入端子43連接，作為第三輸入信號電壓80被輸入。另外，非線性波形電壓Vpqsti通過延遲電路33經過規定的延遲時間後，輸出至第一輸出端子46。神經元電路30的第一輸出端子46，與神經網絡電路元件40的輸出端子52連接，所以延遲電路33的輸出信號成為神經網絡電路元件40的輸出信號。而且，該輸出信號作為第一輸入信號電壓被輸入至其他的神經網絡電路元件(省略圖示)的突觸電路的第一輸入端子。開關脈衝電壓Vpqst2，輸出至神經元電路30的第三輸出端子48。第三輸出端子48，與連接至神經元電路30的、所有的突觸電路20的第二輸入端子42連接,作為第二輸入信號電壓70被輸入。
[0086]突觸電路20，具備第一開關22、第二開關21、可變電阻元件10和規定的直流電壓源23。突觸電路20的第一輸入端子41,與第一開關22的第一輸入端子26連接。突觸電路20的第二輸入端子42，與第一開關的控制端子29連接。
[0087]第一開關22的輸出端子28，與可變電阻元件10的第一電極13連接。突觸電路20的第三輸入端子43，與可變電阻元件10的控制電極15連接。突觸電路20的輸出端子44，與可變電阻元件10的第二電極14連接。突觸電路20的輸出端子44，與神經元電路30的輸入端子45連接。向突觸電路20的第一輸入端子41輸出的第一輸入信號電壓60,為來自其他的神經網絡電路元件(省略圖示)的非線性波形脈衝電壓VPKE。另外，向突觸電路20的第二輸入端子42輸出的第二輸入信號電壓70，為神經元電路30的波形生成電路32生成的開關脈衝電壓VPQST2。另外，向突觸電路20的第三輸入端子43輸出的第三輸入信號電壓80，為相同神經網絡電路元件40內的神經元電路30的波形生成電路32生成的非線性波形脈衝電壓Vrosn。
[0088]在此，本實施方式的神經網絡電路元件40的結構中的重點在於，波形生成均由神經元電路30進行，使用生成的非線性波形脈衝電壓Vrasn和開關脈衝電壓Vtost2進行處理和學習動作。由此能夠使突觸電路20簡化。[0089]接著，對可變電阻元件10進行說明。圖4A和圖4B分別表示可變電阻元件10的截面示意圖和電路記號。可變電阻元件10具備半導體膜11、鐵電體膜12、第一電極13、第ニ電極14和控制電極15。Z軸為鐵電體膜12的法線方向。X軸為與Z軸正交的方向。另夕卜，對可變電阻元件10的電路記號如圖4B所示地標記。在圖1中，基於圖4B的標記表示組入了該可變電阻元件10的神經網絡電路元件40。
[0090]半導體膜11的材料例如為ZnO、GaN或InGaZnO。鐵電體膜12的材料例如為Pb(Zr、Ti)03、Sr (B1、Ta) 0，或Bi12Ti02。。第一電極13、第二電極14和控制電極15例如為由鉬膜和鈦膜構成的層疊體。
[0091]半導體膜11、鐵電體膜12和控制電極15沿Z軸層疊。在半導體膜11的表側的面，配置有第一電極13和第二電極14。
[0092]接著，對於本實施方式的、可變電阻元件10的可變電阻值，用圖4A進行說明。可變電阻元件10的可變電阻值，為第一電極13和第二電極14之間的電阻值。鐵電體膜12的一部分具有上方向的極化方向吋，該一部分上層疊的半導體膜11的部分具有低電阻。另一方面，鐵電體膜12的一部分具有下方向的極化方向吋，該一部分上層疊的半導體層11的部分具有高電阻。此時，第一電極13和第二電極14之間的電阻值，成為第一電極13和第ニ電極14所夾的區域的半導體的電阻值。由此，根據該區域之下層疊的鐵電體膜12中具有上方向和下方向的極化方向的區域的比例，第一電極13和第二電極14之間的電阻值連續地變化。
[0093]接著，對於本實施方式的可變電阻元件10的電阻值的控制方法，用圖4A進行說明。可變電阻元件10中，通過在第一電極13、第二電極14和控制電極15之間設置電位差，使鐵電體膜12的極化方向發生變化，控制第一電極13和第二電極14之間的電阻值。例如，以第一電極13和第二電極14為基準，在兩電極和控制電極15之間設置正的電位差時，通過鐵電體膜12的極化實現的電場的朝向容易朝向上方向(半導體膜11側)。相反，在設置負的電位差時，通過鐵電體膜12極化實現的電場的朝向容易朝向下方向(控制電極15側)。另外，施加的電位差的絕對值越大，通過電位差實現的鐵電體膜12的極化的變化量越大。因此，設置正的電位差時，第一電極13和第二電極14之間的電阻值減少，設置負的電位差時第一電極13和第二電極14之間的電阻值增加，這些電阻值的變化隨著施加的電位差的絕對值越大而越顯著。在此，上方向是指半導體膜11層疊的方向，下方向是指控制電極15層疊的方向。
[0094]在此，對於通過在第一電極13、第二電極14和控制電極15之間設置電位差，對可變電阻元件10的電阻值進行控制的方案進行了說明，但例如，通過在第一電極3和控制電極15之間設置電位差，或在第二電極14和控制電極15之間設置電位差，也能夠對可變電阻元件10的電阻值進行控制。
[0095]接著對神經網絡電路元件40的動作的詳細情況進行說明。
[0096]首先對處理動作進行說明。
[0097]在「處理」動作期間，根據突觸電路的第二輸入信號電壓70，第一開關22，與可變電阻元件10的第一電極13和第一開關22的第二輸入端子27保持導通的狀態。
[0098]另外，第二開關21，在作為第一輸入信號的非線性波形脈衝電壓Vpke輸入至突觸電路20的期間，將供給規定的第一基準電壓(電源電壓Vdd)的直流電壓源(第一基準電壓源)23和可變電阻元件10的第一電極13連接。即，從其他的神經網絡電路元件(省略圖不)，非線性波形脈衝電壓Vpke作為第一輸入信號電壓60被向突觸電路20輸入時,根據該非線性波形脈衝電壓Vpke，第二開關21開閉。例如，第二開關21，在非線性波形脈衝電壓Vpke為規定的電壓以上的HI電平的期間為閉合狀態，在其以外的期間為打開狀態。另外，突觸電路20的第二電極14，成為與接地電壓(以與第一基準電壓不同的方式，從第二基準電壓源供給的第二基準電壓)相等的電位。
[0099]可變電阻元件10的第一電極13和第一開關22的第二輸入端子27，利用第一開關22導通，所以第二開關21成為閉合狀態時，作為第一基準電壓源的直流電壓源23和可變電阻元件10的第一電極13連接。可變電阻元件10，如上所述，具有第一電極13和第二電極14之間的電阻值可變的特性。通過使第二開關21為閉合狀態，在可變電阻元件10的第一電極13和第二電極14之間施加有電源電壓VDD，從直流電壓源23向可變電阻元件10的第二電極14，與可變電阻元件10的當前的傳導率(電阻值的倒數)成比例的電流流過，輸入至神經元電路30。輸入至神經元電路30的電流的大小，與突觸連接權重w成比例，表現圖11的PSP (P1 (t)、P2 (t))。由此，在本實施方式中，可變電阻元件10的傳導率(電阻值的倒數)相當於突觸連接權重W。
[0100]向這樣的神經元電路30的輸入，是從多個其他的神經網絡電路元件經由突觸電路20非同步地施加的。來自這些多個突觸電路20的輸入電流，在神經元電路30的積分電路31進行時間空間求和(時間求和和空間求和)。由時間空間求和生成的積分電壓視為內部電位Vn。內部電位Vn超過規定的閾值電壓Vth時，波形發生電路32生成脈衝電壓(VrasT1、VPQST2)。其中，波形發生電路32生成的非線性波形脈衝電壓Vrosn，在經過由延遲電路33設定的規定的延遲時間後，向其他的神經網絡電路元件電路(省略圖示)的突觸電路的第一輸入端子施加。該延遲時間相當於神經元模型中的傳遞延遲時間tDelay。
[0101]接著，對學習動作，特別是利用STDP的學習動作進行說明。
[0102]在「學習」動作時，神經元電路30的波形發生電路32與非線性波形脈衝電壓Vpqsti同時生成開關脈衝電壓Vpqst2。例如，以圖2A和圖2B的各個中分別以虛線表示的時刻Tin為相同時刻的方式，輸出脈衝電壓。非線性波形脈衝電壓Vpqsti作為第三輸入信號電壓80向突觸電路20的可變電阻元件10的控制電極15施加。開關脈衝電壓VrosT2作為第二輸入信號電壓60向突觸電路20的第一開關22的控制端子29施加。另外，其他的神經網絡電路元件的非線性波形脈衝電壓VPKE，作為第一輸入信號電壓60被向突觸電路20的第一開關22輸入。在突觸電路20，通過開關脈衝電壓Vtost2，對第一開關22進行切換。
[0103]接著，對在具備可變電阻元件10的突觸電路20中實現STDP的方法，用圖1進行說明。例如，考慮開關脈衝電壓VrosT2為HI電平期間，利用第一開關22使可變電阻元件10的第一電極13和突觸電路20的第一輸入端子41連接的情況。即，開關脈衝電壓Vtost2為HI電平期間，為第一輸入信號電壓Vpke能夠輸入至可變電阻兀件10的第一電極13的狀態,開關脈衝電壓Vtost2為LO電平期間，為第一輸入信號電壓Vpke不能夠輸入至可變電阻元件10的第一電極13的狀態。此時，通過開關脈衝電壓VrosT2，第一開關22在使可變電阻元件10的第一電極13和第一輸入端子41導通的期間，向第一輸入端子41輸入非線性波形脈衝電壓vPHE作為第一輸入信號電壓60時,僅在該期間，向可變電阻兀件10的第一電極13施加脈衝電壓。在此，如圖2A和圖2B所示，非線性波形脈衝電壓Vpqsti和開關脈衝電壓Vpqst2，在相同時刻被輸入至突觸電路20，所以在可變電阻元件10的第一電極13和突觸電路20的第一輸入端子41導通的期間，非線性波形脈衝電HVrasn被施加至可變電阻元件10的控制電極15。因此，非線性波形脈衝電壓Vrasn和開關脈衝電壓VrasT2、以及非線性波形脈衝電壓Vpke在時間上疊加輸入，由此在可變電阻元件10的第一電極13和控制電極15之間設置有限的電位差。根據該電位差，可變電阻元件10的電阻值變更。如上所述，在本實施方式中，可變電阻元件10的電阻值的倒數(傳導率)表示突觸結合強度，所以能夠進行對該電阻值的變化對突觸電路20的突觸結合強度進行更新的「學習」動作。
[0104]另外，根據非線性波形脈衝電壓Vrasn和開關脈衝電壓VrasT2、以及非線性波形脈衝電壓Vpke被施加的時刻,在可變電阻兀件10第一電極13和控制電極15之間設置的電位差的大小發生變化。如上所述，可變電阻元件10的電阻值變化的程度依賴於施加的電壓的大小，所以依賴於根據施加脈衝電壓的時刻而變化的電位差的大小，電阻值變化的程度也變化。在本實施方式中，通過將圖2A所示的雙極性鋸齒形脈衝電壓作為非線性波形脈衝電壓使用，能夠實現圖12B所示的非対稱型的STDP。
[0105]非線性波形脈衝電壓Vpke和Vrasn作為圖2A所示的雙極性鋸齒形脈衝電壓，令開關脈衝電壓VPST2為圖2B所示的方波脈衝電壓時，對於第一開關22的動作，在圖3中總結。在此，僅考慮在開關脈衝電壓VrosT2為HI電平期間，非線性波形脈衝電壓Vpke施加至可變電阻兀件10的第一電極13的情況。在第一電極13和控制電極15之間設置的電位差，由施加至第一電極13的非線性波形的第一輸入電壓VPKE，與施加至控制電極15的非線性波形的第三輸入電壓Vpqsti的差值Vpqst1-Vpke表不。令該差值為Veffeet。第一輸入電壓Vpke與第三輸入電壓Vposti的輸入時刻差tP0ST1-tPKE,化吋，Veffect的波形也發生變化。例如tP0ST1-tPEE 0時(第一輸入信號電壓Vpke比第三輸入信號電壓Vrom更晚被輸入時),非線性波形脈衝電壓Vpke和Vrasn在時間上疊加吋，Veffeet的正方向的電位差變化變大。可變電阻元件10的、在第一電極13和控制電極15之間設置的正電位差越大，傳導率(電阻值的倒數)越大幅增カロ，所以Vrffert的正方向的變化增大時，傳導率(電阻值的倒數)大幅増加。
[0106]這樣使用開關脈衝電壓Vtost2對第一開關22進行切換，由此基於相同的神經網絡電路元件40內生成的第三輸入電壓Vpqsti和從其他的神經網絡電路元件輸入的第一輸入信號電壓Vpke的輸入時刻差,在可變電阻兀件10的第一電極13和控制電極15之間設置有依賴於該輸入時刻差的電位差。根據這樣設置的電位差，在可變電阻兀件10依賴於輸入時刻差的電阻值的調製得以實現。
[0107]這樣，將從其他的神經網絡電路元件輸入的雙極性鋸齒形脈衝電壓VPKE，與相同神經網絡電路元件40內的神經元電路30生成的雙極性鋸齒形脈衝電壓Vrosn進行比較，所以不需要由突觸電路20自身生成該比較用的波形，能夠使突觸電路20的面積減小。由此，能夠使神經網絡電路元件40自身的電路面積減小。由此，能夠以更少的數量的元件結構實現利用脈衝定時進行的學習動作。
[0108]另外，作為比較對象的非線性脈衝波形電壓VPKE、Vposti,使用具有2個極性、以0伏特的位置為基準成為點對稱的雙極性鋸齒形脈衝電壓波形。因此，能夠使第一輸入信號電壓Vpke和第三輸入信號電壓Vrosn之間的時刻偏差容易地反映至可變電阻元件10的電阻值的調製。
[0109]非線性脈衝波形電壓VPKE、VrosT1的波形，只要是上述這樣的雙極性鋸齒形脈衝電壓波形，沒有特別的限定，但是例如能夠採用圖2A所示那樣各極性的頂點和0伏特的位置之間的傾斜角度比其他部分的傾斜角度更大的波形。由於0伏特的位置附近的區域的傾斜度較大，即使在第一輸入信號電壓Vpke和第三輸入信號電壓Vpam的輸入時刻差很微小時，電位差Vrffert的變化變大，所以能夠針對輸入時刻差提高靈敏度。
[0110]此外，在本實施方式中，使用非線性波形脈衝電壓Vpke，對突觸電路20的第二開關21進行開閉，但也可以例如在輸入非線性波形脈衝電壓Vpke的期間，使用成為規定的電壓的方波脈衝電壓對第二開關21進行開閉。
[0111](實施例)
[0112]以下參照實施例對本發明進行更詳細的說明。
[0113](實施例1)
[0114](可變電阻元件10的製作)
[0115]將厚度30nm的由釕酸鍶(SrRuO3)形成的氧化物導電膜，在由鈦酸鍶(SrTiO3)形成的(001)單晶基板上，通過脈衝雷射沉積(以下稱為PLD)法堆積。堆積時的基板的溫度為700°C。堆積後,通過光刻和離子統削(ion milling)法形成控制電極15。
[0116]在基板的溫度為700°C的狀態，使用PLD法在SRO上堆積由厚度450nm的鋯鈦酸鉛(Pb (Zr、Ti) O3)形成的鐵電體膜12。其後，使基板的溫度下降至400°C。接著，堆積由厚度30nm的氧化鋅(ZnO)形成的半導體膜11。
[0117]在半導體膜11上形成圖案化後的抗蝕劑後，將由厚度5nm的鈦膜和厚度30nm的鉬膜形成的層疊體，在室溫下通過電子束蒸鍍法進行堆積。堆積後，通過剝離法形成第一電極13和第二電極14。這樣，得到可變電阻元件10。
[0118](突觸電路的評價)
[0119]對構成圖5所示的突觸電路，使用上述的可變電阻元件10的突觸電路的STDP特性進行評價。在Vdd連接0.1伏特的直流電壓源。在第一開關使用圖6所示的開關電路25。開關電路25，僅在開關脈衝電壓Vtost2為HI電平期間，非線性波形脈衝電壓Vpke施加至可變電阻元件10的第一電極13，其以外的期間進行直流電壓源23和可變電阻元件10的第一電極13的被連接的動作。此外，在圖5中，圖1的第二開關21的結構省略。
[0120]在本實施例中，通過令圖6A所示的波形為非線性波形脈衝電壓Vpke，令圖6B所示的波形為開關脈衝電壓VrosT2，將開關電路25作為圖1的第一開關22使用而實現圖3所示的開關動作。一邊改變所施加的非線性波形脈衝電壓Vpke和開關脈衝電壓Vkbt2的時刻，一邊對施加兩脈衝電壓的前後的傳導率(電阻值的倒數)的變化進行測定，如圖6C所示，得到圖12B這樣的非対稱形的STDP。
[0121](積分動作的評價)
[0122]接著，製作圖7所示的將積分電路31連接至I個突觸電路20而得的電路，對由STDP實現的可變電阻元件10的電阻變化伴隨的積分動作的變化進行評價。
[0123]積分電路31包括運算放大器53、電容器36和電阻37。電容器36的電容值為I皮法，電阻37的電阻值為I兆歐姆。積分電路31使用從突觸電路20輸入的電流對電容器36進行充電。通過該動作，電流的時間積分的運算結果作為積分電位Vn被輸出。另外，電容器36配置於運算放大器35的負極性輸入端子(_)和輸出端子間。另外運算放大器35的輸出信號經由電阻37回到負極性輸入端子(_)。其結果是，通過運算放大器35的反饋功能，向負極性輸入端子(_)的輸入成為虛擬接地。
[0124]由於向運算放大器35的負極性輸入端子(_)的輸入成為虛擬接地，所以與突觸電路20的數量和電容器36的積分電位無關地，由規定的電源電壓和可變電阻元件20的電阻值決定的一定電流，通過各突觸電路20，向神經元電流30輸入。
[0125]使用與圖5同樣的電路25作為圖7所示的突觸電路20的第一開關22，使用場效應電晶體24作為第二開關21。在場效應電晶體24的柵極端子施加非線性波形脈衝電壓VPKE。本實施例中使用的場效應電晶體24，在非線性波形脈衝電壓Vpke*HI時為導通，在其以外的情況下為斷開。場效應電晶體24的導通電阻為可變電阻元件10的電阻值的百分之一以下，所以直流電壓源23和運算放大器35的負極性輸入端子(_)之間的電阻值大約等於可變電阻元件10的電阻值。因此，僅在非線性波形脈衝電壓Vpke為HI的期間，在可變電阻元件10流過脈衝電流。脈衝電流的大小大體上與可變電阻元件10的電阻值的倒數(傳導率)成比例。
[0126]輸入至神經元電路20的電流脈衝，對積分電路31的電容器36進行充電，所以時間積分結果作為輸出Vn被輸出。對被施加非線性波形脈衝電壓Vpke而20微秒後的積分電壓Vn進行評價。
[0127]在本實施例中，令圖6A所示的波形為非線性波形脈衝電壓Vpke和Vrasn，令圖6B所示的波形為開關脈衝電壓VrasT2。一邊改變所施加的非線性波形脈衝電壓和開關脈衝電壓的時刻，一邊對施加兩脈衝電壓的前後的積分電壓Vn的變化進行測定。圖8的左軸表示積分電壓的變化量。在圖8的右軸，為了參考，對與圖6C所示的傳導率的變化量相同的量進行繪點(plot)。積分電壓的變化量，表示與傳導率的變化量對應的特性，表示可變電阻元件10的STDP特性也反映於積分電路31的積分動作。
[0128]根據上述說明，本領域技術人員能夠清楚本發明的多種改良和其他的實施方式。因此，上述說明，僅應被解釋為例示，是以向本領域技術人員表現實行本發明的最優的方式為目的而提供的。能夠在不脫離本發明的主_的情況下，對其結構和/或功能的詳細內容進行實質性的變更。
[0129]產業上的可利用性
[0130]本發明能夠用於神經網絡電路的權重更新動作。
[0131]附圖標記說明
[0132]10可變電阻元件
[0133]11半導體膜
[0134]12鐵電體膜
[0135]13第一電極
[0136]14第二電極
[0137]15控制電極
[0138]20突觸電路[0139]21第二開關
[0140]22第一開關
[0141]23直流電壓源(第一基準電壓源)
[0142]30神經元電路
[0143]31積分電路
[0144]32波形發生電路
[0145]33延遲電路
[0146]40神經網絡電路元件
[0147]54接地電壓源(第二基準電壓源)
[0148]321數字/摸擬轉換器
[0149]322數字存儲器
【權利要求】
1.ー種神經網絡電路的學習方法，該神經網絡電路通過連接多個神經網絡電路元件(40)而構成，該神經網絡電路的學習方法的特徵在於: 所述多個神經網絡電路元件(40)分別具備: 被輸入其他的神經網絡電路元件(40)的輸出信號的至少I個突觸電路(20)，以下將該輸出信號稱為第一輸入信號；和 被輸入所述至少I個突觸電路(20)的輸出信號的I個神經元電路(30)， 所述突觸電路(20)具備可變電阻元件(10)，該可變電阻元件(10)包括:形成於半導體膜(11)上的第一電極(13)和第二電極(14);和在所述半導體膜(11)的主面隔著鐵電體膜(12)形成的控制電極(15)，響應所述第一電極(13)和所述控制電極(15)之間的電位差，所述第一電極(13)和所述第二電極(14)之間的電阻值發生變化， 能夠切換在可變電阻元件(10)的所述第一電極(13)能夠輸入所述第一輸入信號的狀態和不能輸入所述第一輸入信號的狀態， 所述神經元電路(30)具有產生雙極性鋸齒形脈衝電壓的波形發生電路(32)，所述第ー輸入信號具有雙極性鋸齒形脈衝波形， 在所述第一輸入信號能夠輸入至所述第一電極(13)的狀態的期間，對所述可變電阻元件(10)的所述控制電極(15)輸入在與該可變電阻元件(10)相同的神經網絡電路元件(40)內生成的所述雙極性鋸齒形脈衝電壓， 根據依賴於施加至所述 第一電極(13)的電壓與施加至所述控制電極(15)的電壓的輸入時刻差而產生的所述第一電極(13)和所述控制電極(15)之間的電位差，使所述可變電阻元件(10)的電阻值發生變化。
2.權利要求1所述的神經網絡電路的學習方法，其特徵在於: 所述突觸電路(20)具備第一開關(22)，該第一開關(22)對使得成為能夠將輸入的所述第一輸入信號輸入至所述可變電阻元件(10)的所述第一電極(13)的狀態和使得成為不能輸入的狀態進行切換， 所述神經兀電路(30)生成第二輸入信號，該第二輸入信號用於對所述第一開關(22)進行切換，以使得在與所述雙極性鋸齒形脈衝電壓的生成期間相同的期間，成為所述第一輸入信號能夠輸入至所述第一電極(13)的狀態。
3.如權利要求1所述的神經網絡電路的學習方法，其特徵在於: 所述神經元電路(30)包括: 對在所述至少I個突觸電路(20)的所述可變電阻元件(10)流過的電流值進行積分的積分電路(31);和 使由所述波形發生電路(32)產生的所述雙極性鋸齒形脈衝電壓延遲規定時間並將其作為所述神經網絡電路元件(40)的輸出信號輸出的延遲電路(33)， 所述波形發生電路(32)，在由所述積分電路(31)積分後的電流值超過規定的值時，產生所述雙極性鋸齒形脈衝電壓。
4.如權利要求1所述的神經網絡電路的學習方法，其特徵在於: 所述突觸電路(20)具備第二開關(21)，該第二開關(21)的一端與第一基準電壓源(23)連接，另一端與所述可變電阻元件(10)的所述第一電極(13)連接， 所述第二開關(21)構成為在被輸入所述第一輸入信號的期間，連接所述第一基準電壓源(23)和所述第一電極(13)。
5.ー種神經網絡電路，其通過多個神經網絡電路元件(40)連接而構成，該神經網絡電路的特徵在於: 所述多個神經網絡電路元件(40)分別具備: 被輸入其他的神經網絡電路元件(40)的輸出信號的至少I個突觸電路(20)，以下將該輸出信號稱為第一輸入信號；和 被輸入所述至少I個突觸電路(20)的輸出信號的I個神經元電路(30)， 所述突觸電路(20)具備可變電阻元件(10)，該可變電阻元件(10)包括:形成於半導體膜(11)上的第一電極(13)和第二電極(14);和在所述半導體膜(11)的主面隔著鐵電體膜(12)形成的控制電極(15)，響應所述第一電極(13)和所述控制電極(15)之間的電位差，所述第一電極(13)和所述第二電極(14)之間的電阻值發生變化， 能夠切換在可變電阻元件(10)的所述第一電極(13)能夠輸入所述第一輸入信號的狀態和不能輸入所述第一輸入信號的狀態， 所述神經元電路(30 )具有生成雙極性鋸齒形脈衝電壓的波形發生電路(32 )， 在所述第一輸入信號能夠輸入至所述第一電極(13)的狀態的期間，對所述可變電阻元件(10)的所述控制電壓輸入在與該可變電阻元件(10)相同的神經網絡電路元件(40)內生成的所述雙極性鋸齒形脈衝電壓，並且構成為所述第一輸入信號具有雙極性鋸齒形脈衝波形， 根據依賴於施加至所述第一電極(13)的電壓與施加至所述控制電極(15)的電壓的輸入時刻差而產生的所述第一電極(13)和所述控制電極(15)之間電位差，使所述可變電阻元件(10)的電阻值發生變化。
【文檔編號】G06N3/063GK103430186SQ201280014089
【公開日】2013年12月4日 申請日期:2012年5月29日 優先權日:2012年1月20日
【發明者】西谷雄, 金子幸廣, 上田路人 申請人:松下電器產業株式會社