非易失性可編程存儲器的製作方法

2023-08-09 09:29:31

專利名稱：：非易失性可編程存儲器的製作方法
技術領域：
：本發明一般涉及存儲器，並且更具體地說，涉及可重寫的非易失性存儲器。
背景技術：
：存儲器可以分類為易失性的或者非易失性的。易失性存儲器是在電源被斷開時丟失其內容的存儲器。相反，非易失性存儲器不要求連續的電力供應來保持信息。大部分的非易失性存儲器利用固態存儲器件作為存儲單元。例如某些導電金屬氧化物(CMO)能被用作固態存儲器件。CMO可以在受到可通過兩個端子傳遞的電子脈衝之後保持電阻狀態。2001年3月20日授予Liu等人的美國專利No.6,204,139描述了顯示這種特徵的一些鈣鈦礦材料。鈣鈦礦材料還由相同的研究者在2001非易失性存儲器技術專題討論會的資料「Electric-pulse-inducedreversibleresistancechangeeffectinmagnetoresistivefilms」(AppliedPhysicsLetters，Vol.76，No.19，8May2000)以及「ANewConceptforNon-VolatileMemoryTheElectric-PulseInducedResistiveChangeEffectinColossalMagnetoresistiveThinFilms」中進行了描述。然而，在6,204,139專利中描述的材料一般不適用於RAM存儲器，因為該材料的電阻在定標到小尺寸時，被認為太大了，不能製造具有快速訪問時間的存儲器。在Hsu等人的題為「Electricallyprogrammableresistancecrosspointmemory」的美國專利No.6,531,371中，公開了電阻性交叉點存儲器件及其製造和使用方法。存儲器件包括插入在上部電極和下部電極之間的鈣鈦礦材料的活性層。類似地，IBM蘇黎世研究中心也發表了三篇技術文章，論述了對於存儲器應用的金屬氧化物材料的使用″Reproducibleswitchingeffectinthinoxidefilmsformemoryapplications″(AppliedPhysicsLetters，Vol.77，No.1，3July2000)、″Current-driveninsulator-conductortransitionandnonvolatilememoryinchromium-dopedSrTiO3singlecrystals″(AppliedPhysicsLetters，Vol.78，No.23，4June2001)以及″Electriccurrentdistributionacrossametal-insulator-metalstructureduringbistableswitching″(JournalofAppliedPhysics，Vol.90，No.6，15September2001)。但是，對某些CMO的電阻變化特性的發現是相對新近的，並且還沒有在商用存儲器產品中實現。一直在不斷努力將真正的非易失性RAM(nvRAM)引入市場。本發明可通過連同附圖參考以下描述更好的理解其中圖1給出利用單層存儲器的例示性交叉點存儲器陣列的透視圖；圖2給出選擇圖1給出的交叉點陣列中的存儲單元的平面圖；圖3給出選擇的圖2的存儲單元的邊界的透視圖；圖4A給出採用四個存儲器層的例示性層疊交叉點存儲器陣列的透視圖；圖4B是圖4A中給出的例示性層疊交叉點存儲器陣列的示意圖；圖5給出利用八個存儲器層的例示性層疊交叉點存儲器陣列的示意圖；圖6A給出x方向驅動器集合連同圖4A的層疊交叉點存儲器的示意圖；圖6B給出y方向驅動器集合連同圖4A的層疊交叉點存儲器的示意圖；圖7A給出關於圖4A中給出的層疊交叉點陣列的圖6A和圖6B中給出的x方向和y方向驅動器集合的一般布局；圖7B給出圖7A的抽象表示；圖8A給出關於圖1中給出的單層交叉點陣列的叉指式x方向和y方向驅動器的一般布局；圖8B給出圖8A的抽象表示；圖9A給出關於圖4A中給出的層疊交叉點陣列的叉指式x方向和y方向驅動器的一般布局；圖9B給出圖9A的抽象表示；圖10A和圖10B給出備選的x方向驅動器集合連同圖4A的層疊交叉點存儲器的示意圖；圖11A到11C給出在圖1中給出的單層交叉點陣列的下面具有一些驅動器的x方向和y方向驅動器的各種布局；圖12給出一些驅動器成叉指式但另一些不成叉指式，使得一些驅動器在圖1給出的單層交叉點陣列的下面的x方向和y方向驅動器集合的布局；圖13A給出完全在圖1中給出的單層交叉點陣列下面的x方向驅動器集合和y方向驅動器集合的布局；圖13B給出完全在圖1中給出的單層交叉點陣列下面的x方向驅動器集合和y方向驅動器集合的另一個布局；圖14A給出完全在圖4A中給出的層疊交叉點陣列下面的x方向驅動器集合和y方向驅動器集合的布局；圖14B給出在圖4A中給出的單層交叉點陣列下面留出空的間隙的x方向驅動器集合和y方向驅動器集合的布局；圖15A給出x方向驅動器集合連同圖4A的層疊交叉點存儲器的示意圖；圖15B給出y方向驅動器集合連同圖4A的層疊交叉點存儲器的示意圖；圖16給出利用在同一邏輯上操作的分離的驅動器的x方向驅動器集合連同圖4A的層疊交叉點存儲器的備選示意圖；圖17給出消除了對附加的金屬層的需要的y方向驅動器集合連同圖4A的層疊交叉點存儲器的備選示意圖；圖18A給出連接到圖1給出的單層交叉點陣列的x方向驅動器集合和y方向驅動器集合的布局；圖18B給出連接到圖4A中給出的層疊交叉點陣列的多個x方向驅動器集合和y方向驅動器集合的布局；圖19給出在必要的行間隔範圍內的XO驅動器集合；圖20A給出驅動器圖解，其中驅動器要求訪問主解碼器、輔助解碼器以及基準電壓；圖20B給出圖20A中給出的三個電晶體的布局；圖21A給出在沉積了第一金屬層之後圖20B中給出的驅動器；圖21B給出在沉積了第二金屬層之後圖20B中給出的驅動器；圖22給出驅動器的末級的布局；圖23A給出沉積第一金屬層之後22中的驅動器；圖23B給出沉積第二金屬層之後圖23A中給出的驅動器；圖24給出圖4A的層疊交叉點陣列的橫截面；圖25A給出描述用於選擇存儲器插塞的各種系統的邏輯連接的方框圖；圖25B給出描述用於選擇存儲器插塞的各種系統的物理連接的方框圖；圖26A給出描述用於防止未選擇的導電陣列線浮動到非期望電壓的一個機制的方框圖；圖26B給出描述用於防止未選擇的導電陣列線浮動到非期望電壓的另一個機制的方框圖；圖26C給出描述對圖26B中給出的用於防止未選擇的導電陣列線浮動到非期望電壓的機制的改進的方框圖；圖26D給出描述對圖26C中給出的用於防止未選擇的導電陣列線浮動到非期望電壓的機制的改進的方框圖；圖26E給出描述通過利用3輸出驅動器用於防止未選擇的導電陣列線浮動到非期望電壓的另一個機制的方框圖；圖27給出描述3輸出驅動器的可能結構的方框圖；圖28給出顯示使陣列線放電的寫選擇信號的下降沿的定時圖；圖29給出顯示用於使導電陣列線放電的寫選擇信號的下降沿的定時圖；圖30給出顯示寫操作結束時被放電的導電陣列線的定時圖；圖31給出顯示入內部寫定時器脈衝所定義的，在選擇了寫模式以及在寫操作結束時被放電的陣列線的定時圖；圖32給出顯示由寫選擇信號的下降沿、數據或者地址變換放電的陣列線的定時圖；圖33給出在在不同的時間切換的多個地址的定時圖；圖34A給出檢測電路的例示性簡圖；圖34B給出圖34A的檢測電路的定時；圖35給出在二維電晶體存儲器陣列中布置的存儲單元的示意表示；圖36給出能用於圖35的電晶體存儲器陣列中的存儲單元的示意橫截面表示；圖37A描述例示性1MB存儲器的電學實現的方框圖；圖37B給出包括能夠讀出多個位的檢測電路的例示性存儲器的方框圖；圖38A給出根據本發明的實施例用於以頁模式和突發模式寫信息的頁鎖存電路；圖38B給出根據本發明的實施例用於以頁模式和突發模式寫信息的寫指令信號；圖38C給出根據本發明的實施例在以頁模式和突發模式寫信息時寫信號輸入和對應輸出的簡圖；圖39A給出以頁模式或突發模式讀信息的輸入和數據信號；圖39B給出用於以頁模式或突發模式寫信息的輸入和數據信號；圖40給出本發明的自適應編程電路的高級示意圖；圖41A給出用比較器的自適應編程電路的第一更詳細實施例；圖41A給出用比較器的自適應編程電路的第二更詳細實施例；圖42給出具有雙極性電壓驅動、電流比較電路以及激活邏輯的自適應編程電路的第三電路概略水平實施例；圖43給出在可重寫存儲器陣列中應用本發明期間信號和器件電流的例示性定時圖；圖44給出能夠與多級存儲器一起使用的自適應編程電路的另一個實施例；圖45給出自適應編程電路的另一個實施例；圖46描述交叉點存儲器陣列的簡化表示；圖47給出其中每個存儲單元包括二極體的例示性交叉點陣列；圖48給出其中每個存儲單元包括背靠背二極體的例示性交叉點存儲器陣列；圖49給出背靠背二極體器件的伏安或者″IV″特性；圖50給出一種類型的線性存儲單元的IV特性；圖51給出存儲單元和串聯的背靠背二極體的典型的IV特性；圖52給出顯示非歐姆性能的層疊的典型IV曲線；圖53給出直至線段的底部前端的完成的部分處理的集成電路的橫斷面視圖；圖54給出在形成多個導電插塞之後，從圖53的進一步處理的集成電路的橫斷面視圖；圖55給出在線段的頂前端形成中間存儲器插塞之後，從圖54的進一步處理的集成電路的橫斷面視圖；圖56給出在線段的頂前端完成形成中間存儲器插塞之後，從圖55的進一步處理的集成電路的橫斷面視圖；圖57給出在中間存儲器插塞段的頂部完成形成頂部金屬段之後，從圖56的完全處理的集成電路的橫斷面視圖；圖58給出完全處理的集成電路的橫斷面視圖，其中中間存儲器插塞段還包括硬掩膜層和隔片的器件；圖59A到圖59E給出各種處理步驟的例示性序列，可用於建立圖58的硬掩膜和隔片器件；圖60給出完全處理的集成電路的橫斷面視圖，其中中間存儲器插塞段還包括可選底切特徵；圖61給出現有技術FET的橫截面；圖62A給出具有電荷阱的電阻存儲器材料的部分；圖62B給出圖62A中的電阻存儲器材料段的能帶圖；圖63給出沒有和具有電荷阱的肖特基勢壘的能帶圖；圖64給出沒有和具有阱電荷的阱到阱導電的能帶圖；圖65給出沒有和具有阱Frenkel-Poole導電的能帶圖；以及圖66是通過沒有和有電荷阱的肖特基結的隧道導電的能帶圖。應該理解，在附圖中，相同的附圖標記指示相同的結構元件。此外，應該理解，附圖中的繪圖不一定按比例。具體實施例方式在下面的描述中，闡述了大量細節，以提供對本發明透徹的理解。但是，應該理解，對於本領域技術人員，本發明可以在沒有這些具體細節中的一些或者全部的情況下實踐。在其它情況中，眾所周知的過程步驟沒有具體描述，以免不必要地模糊本發明。交叉點存儲器陣列傳統的非易失存儲器要求基於三端MOSFET的器件。這種器件的布局不理想，每個存儲單元通常要求至少8f2的面積，其中f是最小的形體尺寸。然而，不是所有的存儲元件都要求三端的。如果例如存儲元件能夠響應於電壓脈衝改變它的電氣特性(例如電阻率)，則僅僅要求兩個端子。用僅僅兩個端子，就能夠利用允許單個單元製造到4f2大小的交叉點陣列布局。圖1描述利用單層存儲器的例示性交叉點存儲器陣列100的透視圖。底層的x方向導電陣列線105與頂層的y方向導電陣列線110正交。x方向導電陣列線105充當到多個存儲器插塞115的第一端子，並且y方向導電陣列線110充當到多個存儲器插塞115的第二端子，多個存儲器插塞115位於導電陣列線105和110的交點處。導電陣列線105和110用於將電壓脈衝傳遞到存儲器插塞115，並且通過存儲器插塞115承載電流，以便確定它們的電阻狀態。導電陣列線層105和110一般可以由任何導電材料構成，比如鋁、銅、鎢或者某種陶瓷。根據材料，導電陣列線一般將在64和8192條垂直的導電陣列線之間交叉。材料的製造技術、形體尺寸和電阻率可以考慮較短或者較長的線。儘管x方向和y方向導電陣列線可以具有相等長度(形成正方形交叉點陣列)，但它們還可以具有不相等的長度(形成矩形的交叉點陣列)，如果x方向和y方向導電陣列線由具有不同電阻率的不同材料構成，則矩形的交叉點陣列可能有用。圖2圖解在交叉點陣列100中選擇存儲單元215。單個x方向導電陣列線205和單個y方向導電陣列線210之間的交叉點唯一地標識單個存儲單元215。圖3圖解選擇的存儲單元215的邊界。存儲單元是能夠理論上在一維、兩維乃至三維空間中延伸的可重複單位。在z方向(與x-y面垂直)重複存儲單元的一個方法是，使用導電陣列線105和110的下表面和上表面，建立層疊的交叉點陣列。構成交叉點陣列100的可重複單元可認為是，存儲器插塞305加上存儲器插塞周圍1/2的間隔，加上1/2的x方向導電陣列線205和1/2的y方向導電陣列線210。當然，1/2的導電陣列線僅僅是理論構造，因為導電陣列線一般製造為相同寬度，不管是使用導電陣列線的一個表面還是兩個表面。因此，導電陣列線的最上層和最下層(其僅使用一個表面)一般會製造為與所有其它導電陣列線層一樣的尺寸。層疊的交叉點存儲器陣列圖4A和4B給出使用四個存儲器層405、410、415和420的例示性層疊交叉點陣列400。存儲器層ML0405、ML1410、ML2415和ML3420夾在x方向導電陣列線X0層425、X1層430和X2435以及y方向導電陣列線Y0層440和Y1層445的交替層之間。層疊考慮存儲器件提高它的存儲容量，而並不增加交叉點陣列400的覆蓋區。作為在本文使用的術語「存儲器層」，它不一定是同質的材料層，而是一個存儲器插塞層。下面對存儲器插塞進行描述，並且其能由幾個不同的材料層構成。術語″插塞″意指一般適於在互補的導電陣列線之間的任何層疊或者構造，而並不僅僅旨在限於任何製造工藝。每個存儲器層405、410、415和420與x方向的導電陣列線的一層425、430或者435以及y方向的導電陣列線的一層440或者445相關聯。儘管頂部的導電陣列線層435和底部的導電陣列線層425僅僅用於向單個存儲器層420和405的提供電壓，但其它的導電陣列線層430、440和445可用於提供電壓到頂部和底部存儲器層405、410、415或者420。一般而言，如果每個中間導電陣列線層用於兩個存儲器層，則N個存儲器層將要求N+1層的導電陣列線。然而，儘管交叉點陣列中的每個存儲器插塞將需要具有兩個導電線，但不是每個導電線層都需要具有它自己的獨立電路。由於存儲器插塞的選擇要求x方向導電陣列線和y方向導電陣列線都有效，因此兩個方向的多個導電陣列線可以被激活，只要僅一個存儲器層能被激活。例如，在層疊的交叉點陣列400中，頂部和底部x方向層導電陣列線(X0層425和X2層435)對於訪問存儲元件可以在邏輯上相關，並且除了共用相同的選擇邏輯，甚至可以共用相同的電路。表1顯示x方向導電陣列線和y方向導電陣列線的組合，它們可用於激活特定存儲器層上的存儲元件。表1所以，為了例如訪問ML1410上的存儲單元，將需要選擇來自X1層430的一個導電陣列線和來自Y0層440的一個導電陣列線。類似地，圖5給出層疊的交叉點陣列500的配置，它利用八個存儲器層505、510、515、520、525、530、535和540。所有的x方向導電陣列線層545、550、555、560和565連接到兩個貫穿線570或者575之一，並且因此共用解碼邏輯。在本文使用的貫穿線一般定義為多個金屬層之間的垂直的導電通道，它旁路存儲器插塞層，但是在功能上非常類似於通路和觸點。但是，每個y方向導電陣列線層580、585、590和595由它們自己的解碼邏輯驅動。表2顯示x方向導電陣列線和y方向導電陣列線的組合，它們可用於激活特定存儲器層上的存儲元件。表2外圍電路交叉點陣列的一個好處是，驅動交叉點陣列(例如100、400或者500)的有源電路可以放置在交叉點陣列之下，由此減少在半導體襯底上所要求的覆蓋區。圖6A給出x方向驅動器集合605、610和615，它們用於選擇四個存儲器層層疊的交叉點陣列400的X0層425、X1層430和X2層435中的特定x方向導電陣列線。儘管X0驅動器605和X2驅動器615能使用相同的邏輯(如表1所述)，但顯示的是分離的驅動器，這是由於難以在將X1層430連接到X1驅動器610的貫穿線640周圍布線單個X0驅動器605。圖6B給出y方向驅動器集合620和625，它們用於選擇y方向導電陣列線層440和445中的特定y方向導電陣列線。Y0驅動器集合620使用貫穿線630，貫穿線630橫穿一個存儲器層405，以便連接Y0層440。Y1驅動器集合625使用貫穿線635，貫穿線635橫穿三個存儲器層405、410和415，以便連接Y1層445。圖7A給出關於層疊交叉點陣列400的x方向和y方向驅動器集合605、610、615、620和625的一般布局。圖7B給出圖7A的更抽象表示。由於每個驅動器集合在同一側，因此整個布局形成非對稱的L形。然而，某些設計可以使驅動器電路成叉指式，以便控制一個導電陣列線的驅動器來自一側，而控制下一個導電陣列線的驅動器來自相對側。叉指式驅動器集合圖8A和8B給出驅動單層交叉點陣列100的叉指式的x方向驅動器805和叉指式的y方向驅動器810的布局。使驅動器805和810成叉指式不僅考慮到在單層交叉點陣列100中更好的對稱，而且允許驅動器製造為更大的尺寸。在同一導電陣列線層中的交替線從不同位置驅動時，驅動器可被認為是叉指式的。這種相反驅動線可以是交替的，即偶數的線從一側驅動，並且奇數的線從對側驅動，或者按對分組，其中從一側驅動的2條線相鄰，並且從另一側驅動的兩條線緊接著它們，或者按允許利用以2×N個單元的間距布置並且驅動N條線的驅動器的任何布置分組。通過擴展，我們稱″叉指式驅動器集合″為驅動叉指式線的驅動器集合，雖然驅動器本身不一定要成叉指式。圖9A和9B給出用於成叉指式的層疊交叉點陣列400的驅動器集合605、610、620和625的布局。x方向驅動器集合605和610的配置在圖10A和10B中給出。對於每個x方向導電陣列線，圖10A的配置與圖10B的配置交替，以便X0驅動器605和X1驅動器610都交替兩側。另外，通過使將X1層430連接到X1驅動器610的貫穿線640以及將X2層435連接到X0驅動器605的貫穿線645位於相對的側上，底部X0層425能夠直接連到X2層435。所以，單個X0驅動器605能被用於底部X0層425和頂部X2層435。圖7B、8B和9B所示的布局假定驅動器605、610、615、620、625、805和810全部放在交叉點陣列100或者400之外。但是，如果交叉點陣列之下的襯底用於形成外圍電路，則能夠減少整個存儲器晶片的覆蓋區。圖11A到11C給出一些驅動器在單層交叉點陣列100之下的x和y方向驅動器集合805和810的各種布局。在每種布局中，即使在交叉點陣列100的下面存在不用的空間，一些驅動器也被留在單層交叉點陣列100之外。在圖11A中，布局形成在x方向延伸超過交叉點陣列100的矩形。在圖11B中，布局形成在y方向中延伸超過交叉點陣列100的H形。在圖11C中，布局形成不對稱的形狀，在x方向和y方向延伸超過交叉點陣列100時，形成更對稱的圖案。圖12給出一些驅動器成叉指式而另一些驅動器不成叉指式的x和y方向驅動器集合805和810的備選布局。每個驅動器集合805和810中的一部分仍在單層交叉點陣列100之外。但是，假定每個驅動器製造為共同尺寸，一部分非叉指式的驅動器仍將延伸超過交叉點陣列100，因為非叉指式的驅動器驅動同一間距的線的兩倍，因此需要更多的電路。但是，如果驅動器805和810都不成叉指式，則整個外圍電路可以放置在單層交叉點陣列100之下。非叉指式的驅動器集合圖13A給出完全在單層交叉點陣列100下面的x方向驅動器805和y方向驅動器810的布局。圖13B給出使用更對稱布局的x方向驅動器805和y方向驅動器810的備選布局。利用非叉指式驅動器集合的概念能夠延伸至層疊的交叉點陣列。圖14A和14B給出非叉指式驅動器集合605、610、620和625的布局。應該理解，每個驅動器集合605、610、620或者625不必按比例，並且根據每個導電陣列線層中的線數量以及用於每個驅動器的電路，每個驅動器集合605、610、620或者625可以完全放置在層疊交叉點陣列400之下，在層疊交叉點陣列400之下留出空的缺口，如圖14B所示，或者延伸超過層疊交叉點陣列400的覆蓋區。圖15A和15B給出可用於圖14A或者14B的布局的驅動器集合605、610、620和625的一個可能配置。雖然X0驅動器集合605能夠直接連接X0層425(並且經貫穿線645連接X2層435)，並且X1和Y1驅動器集合610和625能夠經它們各自的貫穿線640和635直接地連接到它們的X1和Y1層430和445，但Y0驅動器集合620將不能直接連接到將外圍電路連接到Y0層440的貫穿線630。相反，Y0驅動器集合620使用外圍電路部分中另外的金屬層1505，以便通過越過Y1驅動器集合625的電路而連接到貫穿線630。另外的金屬層1505是除構造驅動器電路所必需的任何金屬層之外的。圖16給出x方向驅動器集合605、610和615的備選配置。因為另外的金屬層1505用於連接y方向驅動器620和625，因此圖15的配置也利用另外的金屬層1505。通過將X0驅動器集合605與X2驅動器集合615分離，即使兩個驅動器605和615使用相同的邏輯，X0驅動器上的負荷也得以減少。此修改能夠改善到層425和435的訪問時間。圖17給出能夠用於去除對另外的金屬層1505的需要的y方向驅動器集合620和625的又一個配置。在此配置中，從X0層425去除一個x方向導電陣列線，創造了一個陣列削減，以容許Y0驅動器集合620直接連接將Y0驅動器集合620連接到Y0層440的貫穿線630。儘管從ML0層405去除了一行存儲器插塞，但它們的缺乏表示層疊交叉點陣列400中非常小百分比的總存儲器插塞，並且對於外圍電路設計可以是不使用另外的金屬層1505的合理折衷。直接在去除的ML0陣列線上的層ML1410、ML2415和ML3420中的單元可以被去除，或者可以保持作為無功能的空單元。這樣，四個陣列層是對稱的。或者，底部ML0存儲器層可以利用冗餘線來替換缺失的線。另外，如果Y0驅動器集合620移到層疊交叉點陣列400的中間，則改善了對Y0層440的訪問時間。如果Y0驅動器集合620處於導電陣列線的一端，則電流將需要流動到相對端，以便達到最壞情況方案中的有效存儲單元。然而，如果Y0驅動器集合620處於導電陣列線的中間，則電流在最壞情況方案中只須流經導電陣列線長度的一半。所以，通過使Y0驅動器集合620放置在導電陣列線的中間來改進訪問時間。圖18A給出兩者都在單層交叉點陣列100的下面中心的x方向驅動器805和y方向驅動器810的布局。y方向驅動器810能夠利用陣列削減到達y方向導電陣列線110的中間，並且x方向驅動器能夠位於在x方向導電陣列線105下面的任何地方，只要它不與另一個驅動器重疊。將驅動器805和810基本上移動到它們各自的導電陣列線105和110的中間進一步減少了到存儲器插塞層115的訪問時間。這種布局對單層交叉點陣列或者層疊交叉點陣列的底層都是最有效的。在層疊交叉點陣列的情況下，儘管X0驅動器集合605和Y0驅動器集合620基本上定位在交叉點陣列400的中間，但其它驅動器集合一般將連接到上面導電陣列線層的導電陣列線的末端。圖18B給出層疊交叉點陣列400的驅動器集合的布局，其中底部存儲器層比上面的存儲器層具有更快的訪問時間。某些應用可能要求一部分存儲器比其它部分訪問更快。例如，大容量存儲器件可能希望能夠比訪問其它存儲數據更快地訪問它的文件分配表(FAT)。非叉指式的驅動器設計圖13A到18B中給出的設計全部假定使用非叉指式驅動器。圖19給出X0驅動器集合605的一個可能布局，其使得有可能使線驅動器在非叉指式驅動器所需的行距內。每個驅動器將負責提供電壓給特定的導電陣列線(或者在驅動器集合供電到多個存儲器層的時候，則是導電陣列線組)。所以，如果在X0層425上有256條導電陣列線，則在X0驅動器集合605中將有256個驅動器。驅動器通過金屬互連1905傳遞電壓到導電陣列線。每個金屬互連1905優選地製造為與導電陣列線相同的寬度。因為圖19中的每個驅動器跨過四個金屬互連，因此將驅動器層疊四個深確保整個X0驅動器集合605在所要求的參數內。大體上，如果線驅動器組包含N個線驅動器，並且如果存儲單元製造為W的寬度，則如果驅動器將完全在交叉點陣列之下，那麼線驅動器組不能具有大於N×W的寬度。應該理解，除了驅動器，可能還需要附加的外圍電路。例如，驅動器可以要求訪問主解碼器和輔助解碼器。主解碼器能夠選擇單組的例如8個驅動器(例如1910)，而不是特定的驅動器，並且輔助解碼器能夠選擇單個驅動器(例如1915)，而不是特定的8個驅動器組。儘管圖19中沒有顯示輔助解碼器連接，但主解碼器通過金屬互連線1920激活8個驅動器的組。如果主解碼器選擇一組比如16個驅動器，則金屬互連線1920能夠連接到8個驅動器的另一個集合的金屬互連線。然後，輔助解碼器將從16個驅動器的組中選擇單個驅動器。有關附加的外圍電路的更詳細信息隨後描述。如果在交叉點陣列之下有空間(例如圖14B中顯示的配置)，則主解碼器和輔助解碼器所需的至少一些附加的外圍電路能夠放置在交叉點陣列之下。圖20A給出一個可能的驅動器圖示，其中驅動器1915要求訪問主解碼器、輔助解碼器以及地(或者另一個基準電壓)。驅動器1915由通過器件(一個p溝道電晶體2005和一個n溝道電晶體2010)以及到地的電晶體2015組成。到地的電晶體2015可以是n溝道電晶體或者p溝道電晶體，取決於它如何連接到通過器件。圖20B給出組成驅動器1915的三個電晶體2005、2010和2015的一個布局。由於通過器件的電晶體2005之一是p溝道電晶體，因此它必須製造在n摻雜2020的一部分半導體襯底中。為了節省空間，每個電晶體2005、2010和2015與來自8個驅動器組1910中的另一個驅動器1925的電晶體共用節點2025、2030和2035。節點能夠共用是因為8個驅動器1910的整個組從主解碼器接收相同的輸入1920到每個通過器件，並且每個驅動器中的第三電晶體被連接到地。進行各種連接能夠通過眾所周知的過程步驟完成。圖21A給出在沉積了第一金屬層之後的驅動器1915，第一金屬層提供從驅動器到其它外圍電路和/或其它驅動器的垂直連接2105、2110、2115和2120。到地的電晶體2015能夠和與驅動器1915和1925處於相同水平位置的每個接地電晶體共用它到地的垂直連接2115。但是，為了減少負荷，備選布局可以不必將全部驅動器連接在一起。類似地，在驅動器1915中從輔助解碼器獲取輸入的每個電晶體2005、2010和2015的柵極能夠和與8個驅動器的組1910具有相同位置的其它驅動器的柵極共用它們的垂直連接2105、2110和2115。儘管圖21A中沒有顯示，但接地電晶體2015的柵極和p溝道電晶體2005的柵極由來自輔助解碼器的同一輸入驅動，如圖20A所示。儘管顯示了單個通孔2125、2130、2135和2140，將每個電晶體2005、2010和2015連接到它們的相應垂直連接2105、2110、2115和2120，但應該理解，可以使用多個通孔來改善性能。類似地，不同的設計可以利用比單個形體尺寸更寬的垂直連接2105、2110、2115和2120以便類似地改善性能。圖21B給出沉積了第二金屬層之後的驅動器1915。第二金屬層提供水平連接2145、2150和1920，在三個電晶體2005、2010和2015之間進行邏輯連接。通過器件中的電晶體2005和2010與兩個水平連接器2145和1920連接在一起。此外，連接兩個驅動器1915和1925共用的通過器件的節點2025和2030的水平連接器1920延伸超過驅動器1915邊界到8個驅動器的組1910中的其它驅動器，並且承載來自主解碼器的信號。水平連接器2150還將到地的電晶體2015連接到通過器件電晶體2005和2010。在一個實施例中，連接器2145和連接器2150是同一條線，保證所有三個電晶體2005、2010和2015連接在一起。水平連接器2150優選地與導電陣列線具有相同的行距，因為水平連接器2150是將驅動器1915連接到適當的導電陣列線的金屬互連的開始。來自8個驅動器的組1910中其它驅動器的其它金屬互連也形成在第二金屬層上，如圖19所示。儘管其它實施例能夠使用更多的金屬層，但這種設計一般將導致更昂貴的製造工藝。驅動器的最後一列1930使用與前三列1935、1940和1945稍有不同的布局。因為電路布置在8條陣列線的間距中，此間距規定為最小間距，並且電路驅動8條導電陣列線，因此沒有空間留給驅動通過器件的共同節點的線1920。圖22給出最後一列1930中的驅動器布局。通過器件2225的柵極2205、2210、2215和2220用延伸部分2230、2235、2240和2245延長。儘管延長通過器件2225增大了最後一列1930的寬度，但這種延長考慮到第一金屬層用於通過器件2225內的水平和垂直連接。圖23A給出在沉積第一金屬層之後的最後一列1930中的驅動器。水平連接器2305能夠直接地連接通過器件2225的公共節點，因為垂直連接2310、2315、2320和2325位於通過器件2225的外部上。另外，水平連接器2305延伸至通孔2330的開始處，這是最後一列1930從主解碼器接收它的輸入1920的方式。圖23B給出沉積了第二金屬層之後最後一列1930中的驅動器。來自主解碼器的輸入1920通過通孔2330傳遞它的信號到通過器件2225，通孔2330連接到第一金屬層上的水平連接2305。容許主解碼器輸入1920降到第一金屬層使得附加的線在第二金屬層上可用，由此來自8個驅動器的組1910的全部8個金屬互連1905滿足最小的行距。交叉點陣列設計一旦這些生產線的前道工序(FEOL)完成(在上述的實例中它包括在圖21B和圖23B中描述的金屬化層)，則交叉點陣列能夠製造在有源電路的上面。圖24給出對於x方向導電陣列線430和435的兩個上層使用貫穿線2405和2410的例示性層疊交叉點陣列400。如本領域技術人員所理解的，類似的貫穿線還可以用於將外圍電路連接到y方向導電陣列線440和445。將X1層430連接到外圍電路的貫穿線2405將通過至少兩個層間電介質(ILD)層2415和2420。ILD層提供幾個功能，包括導電陣列線之間的隔離，並為導電陣列線提供襯底，否則需要跨過空白空間。將X2層435連接到外圍電路的貫穿線2410將通過至少四個ILD層2415、2420、2425和2430。儘管貫穿線2405和2410可以共用一些與存儲器層相同的處理步驟，但導電材料2435將需要用來將導電陣列線連接到外圍電路。導電材料一般將在單獨的處理步驟中沉積，包括在沉積存儲器層時，掩蔽將具有導電材料2435的區域。驅動器設計如在圖25A和25B顯示的例示性實施例中圖解的，每個導電陣列線205、210、220、225、230、235和240與通過器件2505、2510、2515、2520、2525、2530和2535相關聯(一個n型和一個p型電晶體)。每個電晶體的柵極電壓能夠調整，使得允許選擇的導電陣列線205和210從主解碼器2540傳遞電壓。傳遞的電壓可以是在寫操作期間來自主解碼器2540的全電壓(例如3伏的幅度)、在讀操作期間的部分電壓(例如2伏的幅度)、或者在未選擇模式中對未選擇線沒有電壓。所以，通過器件2505能夠充當部分解碼電路，作為一種類型的調製電路，容許一個導電陣列線在讀或者寫電壓時接通(″選擇″)，並且其它導電陣列線斷開(″未選擇″)。圖25A圖解邏輯連接，並且圖25B圖解相同的連接，但是具有不同的物理布局(通過器件在導電陣列線的各端上交替)。或者，代替通過器件2505、2510、2515、2520、2525、2530和2535，可以使用單個電晶體。但是，電晶體的柵極電壓將需要為使得它能夠通過大幅度的電壓。例如，如果n溝道電晶體的柵極保持3V加上n溝道電晶體的閾值電壓，則n溝道電晶體將通過滿的3V。單個電晶體仍能通過僅部分接通電晶體而充當調製電路。在另一個實施例中，調製在柵極電路的上遊執行，以便到柵極電路的輸入將已經處於適當的讀或者寫電壓。在此實施例中，柵極電路將僅具有第一選擇模式(基本上通過滿輸入電壓)和未選擇模式(基本上無電壓通過)。應該注意，如果未選擇的導電陣列線220、225、230、235和240不保持到某個電壓，則它們將被視為浮動，這在電路設計中一般是不鼓勵的。具體地說，如果例如未選擇的y方向導電陣列線240浮動在-3伏，則會出現問題。如果選擇的x方向導電陣列線205處於3伏，且選擇的y方向導電陣列線210處於-3伏，則兩個單元215和2545將出現6伏的壓降，這個電壓潛在地幹擾兩個單元的電阻狀態。圖26A給出用於防止未選擇的導電陣列線220、225、230、235和240浮動到非期望電壓的一個機制。在讀或者寫操作之前，每個通過器件2505、2510、2515、2520、2525、2530和2535的電晶體都將被接通，主解碼器2540將被去激活，並且電壓基準發生器2605將處於某個基準電壓(擬定為地)。所以，全部導電陣列線205、210、220、225、230、235和240將被拉到基準電壓。在讀或者寫操作期間，電壓基準發生器2605將被去激活，主解碼器2540將被激活，並且僅僅適當的通過器件2505和2510將被接通，將選擇的導電陣列線205和210拉到驅動器電壓。儘管未選擇的導電陣列線220、225、230、235和240將在讀或者寫操作期間浮動，但是它們的寄生電容可以在它開始正常的讀或者寫周期的時間，將它們保持在基準電壓。但是，橫向耦合電容將反抗寄生電容，提高與選擇的導電陣列線205和210鄰近的未選擇的導電陣列線220、225、230和235上的電壓。圖26B給出用於防止未選擇的導電陣列線220、225、230、335和240浮動到非期望電壓的另一個機制。每個導電陣列線205、210、220、225、330、235和240將具有關聯的接地通過器件2610、2615、2620、2625、2630、2635和2640，容許導電陣列線205、210、220、225、330、235和240在激活時被拉到地。接地的通過器件2610、2615、2620、2625、2630、2635和2640能夠在讀或者寫操作之前被激活(類似於針對圖26A描述的操作)，能夠通過選擇導電陣列線被觸發，或者能夠總是保持接通。如果接地通過器件2610、2615、2620、2625、2630、2635和2640總是接通，則它們的相對尺寸與解碼通過器件2505、2510、2515、2520、2525、2530和2535相比將需要為小，使得到地的洩漏會具有小的影響。如果接地通過器件2610、2615、2620、2625、2630、2635和2640通過選擇導電陣列線而觸發，則選擇x方向導電陣列線205的過程將激活解碼通過器件2505，並且去激活與選擇的導電陣列線205關聯的接地通過器件2610，同時去激活解碼通過器件2515和2520，並且激活與未選擇的導電陣列線220和225關聯的接地通過器件2635和2640。類似地，選擇y方向導電陣列線210將激活解碼通過器件2510並且去激活與選擇的導電陣列線210關聯的接地通過器件2615，同時去激活解碼通過器件2525、2530和2535並且激活與未選擇的導電陣列線230、235和240關聯的接地通過器件2620、2625和2630。圖26C是對圖26B的改進。但是，代替通過器件2610、2615、2620、2625、2630、2635和2640，使用了單個電晶體2645、2650、2655、2660、2665、2670和2675。假定電晶體2645、2650、2655、2660、2665、2670和2675是n溝道器件，則它們將僅在柵極電壓保持在至少電晶體的閾值電壓的情況下才接通。類似地，如果電晶體是p溝道器件，則在柵極電壓保持在至少負的閾值電壓時它們會接通。所以，適當的柵極電壓能夠完全地放電導電陣列線。單個n溝道(或者p溝道)電晶體實施例能被用於一個周期的開始，或者通過利用激活n溝道(或者p溝道)部分解碼通過器件2505、2510、2515、2520、2525、2530和2535的信號的相反信號來使用。如圖26D所示。在一些實施例中，單個n溝道(或者p溝道)電晶體的激活信號可以簡單地使用解碼通過器件2505、2510、2515、2520、2525、2530和2535的p溝道(或者n溝道)部分的激活信號。圖26E給出通過利用三輸出驅動器2680防止未選擇的導電陣列線220、225、230、235和240浮動到非期望電壓的再一個機制。因為三輸出驅動器2680將傳遞電壓到全部解碼通過器件2505、2510、2515、2520、2525、2530和2535，因此這種機制在選擇特定的導電陣列線時不能使用。所以，三輸出驅動器2680能夠用來在讀或者寫操作之前放電浮動電壓。或者，如果僅僅與未選擇組關聯使用，則三輸出驅動器680能夠用在讀或者寫操作期間。圖27圖解三輸出驅動器2680的一個可能配置。p溝道電晶體2705和n溝道電晶體2710串聯排列。n溝道電晶體可以在與CMOS邏輯分離的井中，因為它的襯底被接到負電壓。p溝道電晶體2705的源極連接到+1/2VW的電壓源(例如+3V)，並且n溝道電晶體2710的源極連接到-1/2VW的電壓源(例如-3V)。兩個電晶體的漏極連接到解碼通過器件2505、2510、2515、2520、2525、2530和2535以及到地的電晶體2715。為了對整條線放電，到地的電晶體2715將需要具有適當的柵極電壓，如相對圖26C所述的，或者是一個通過器件。三輸出驅動器2680將在僅一個電晶體2705、2710或者2715接通，而另兩個電晶體斷開時起作用。根據實施例，驅動器2540或者三輸出驅動器2680必須能夠提供+1/2VW或者-1/2VW到解碼通過器件2505、2510、2515、2520、2525、2530和2535。這是因為在一個方向施加電壓脈衝(+VW)將使得存儲單元的電阻狀態從R0降到R1，並且在相反方向上施加電壓脈衝(-VW)將使得電阻狀態從R1升到R0。電壓降的極性在讀期間不重要。存儲單元的電阻狀態能夠被檢測，不管x方向導電陣列線205是比y方向導電陣列線210高VR(例如4V)還是低VR。但是，期望的是，交替讀的極性，以減少長期讀幹擾對存儲元件的影響。另外，寫操作能夠放在讀操作之前，以便確保寫是必需的。換句話說，+VW只應施加到其R0電阻狀態下的存儲器插塞，且-VW只應施加到其R1電阻狀態下的存儲器插塞。通過保證電壓脈衝僅在存儲單元需要改變狀態時使用，存儲單元就不會處於比R1低或者比R0高的電阻狀態，或者遭受發生在某些存儲單元上的任何退化。另外，避免寫操作將減少對未選擇單元的幹擾，並且改善選擇單元的耐性，避免對交叉點存儲器陣列不必要地施壓。但是，使用自適應編程方案能夠避免在寫操作之前對讀操作的需要。自適應編程在下面描述。如果在寫操作之前使用讀操作，則讀的極性能夠與如果需要將跟在後面的寫操作的極性相同。例如，如果要寫入的數據是″0″，則選擇的x方向導電陣列線205將為3V，並且選擇的y方向導電陣列線210將為-3V。如果在寫之前的讀操作在選擇的x方向導電陣列線205上使用+2V，並且在選擇的y方向導電陣列線210上使用-2V，則電路將只需要對導電陣列線205和210切換1V。這能夠比交替(選擇的x方向導電陣列線205上-2V並且選擇的y方向導電陣列線210上的+2V)更可取，後者將要求切換總共5V的電壓。放電定時因為存儲單元能夠周非常小的電流編程，因此浮動導電陣列線可以建立幹擾條件。如果未選擇的導電陣列線無意中保持帶電，則它可能處於足夠高的電壓來影響那條線上未選擇單元的狀態。在已經施加電壓之後放電選擇的導電陣列線不僅對避免幹擾情況有用，而且可能是線驅動器不夠強以很快地將導電陣列線從一種狀態驅動到另一種狀態的某些結構中必需的。如上所述，可重編程存儲器經歷至少三個不同的操作電壓-VW(編程到高狀態)、+VW(編程到低狀態)以及VR(讀取單元中的數據)。每個導電陣列線一般將承載一半電壓，使得僅僅陣列中被選擇的單元將經歷全電壓。在這種系統中，有可能的是，導電陣列線要求在保持在+VW的一半之後，立即被驅動到-VW的一半。因為最常見的基準電壓是地，因此施加基準電壓被稱為″放電″。但是，應該理解，線能夠被均衡(連接在一起到共同節點)，以實現相同的目的。圖28是顯示用於使陣列線放電的寫選擇信號(標記為「寫允許#」)的下降沿的定時圖。實際的寫操作通過地址和數據信號一般被鎖存的寫允許#信號的上升沿觸發。通過利用此下降沿，導電陣列線在寫操作之前被放電。與寫操作關聯的數據和地址信息不施加到存儲器陣列，直到導電陣列線放電之後。圖29是顯示用於使導電陣列線放電的寫選擇信號的下降沿的定時圖。到寫選擇信號改變狀態時，通常數據和地址信號將已經施加了並且變穩定了。但是，寫操作將被延遲放電時間，這一點在某些結構中不一定是可取的，因為它將延遲寫操作，並且使存儲器晶片的性能變慢。圖30是顯示在寫操作結束時被放電的導電陣列線的定時圖。拖延的寫操作能夠使存儲元件飽和或者破0存儲元件。因此，定時器用來終止內部寫操作。內部寫定時器脈衝的下降沿用來觸發放電脈衝。使用定時器保證陣列線在寫操作之後沒有電荷，並且準備好進一步的操作。圖31是顯示如內部寫定時器脈衝所定義的，在選擇了寫模式以及在寫操作結束時被放電的陣列線的定時圖。如本領域技術人員所理解的，許多放電方案能夠類似地進行組合以改善操作。圖32是顯示由寫選擇信號下降沿、數據或者地址變換放電的陣列線的定時圖。這种放電脈衝用信號變換檢測器獲得，這一點將結合圖34進一步描述。在寫選擇信號沒有切換，僅一個地址或者一個數據信號切換時，如果放電是期望的，則這種方案可能是有益的。圖33是在不同時間切換的多個地址的定時圖。地址的改變建立了多個信號變換脈衝，它們能夠組合為邏輯「或」，以建立變換檢測脈衝。「或」的變換信號能充當放電信號或者觸發放電信號。在第一方法中，放電信號在對地址被解碼的時候施加到導電陣列線。由於地址總線具有在不同時間切換的地址信號，並且內部延遲可出現在產生放電脈衝的電路中，因此對於一些未選擇的陣列線有可能瞬間切換，臨時選擇錯誤的存儲單元，如圖33中″X，Y線″信號所給出的。在讀操作期間，切換噪聲可能干擾後面的讀操作。在第二更可取的方法中，去到陣列線解碼器的地址信號被充分地延遲，以便陣列線將在放電脈衝期間切換。這種技術保證導電陣列線的乾淨操作，沒有對未選擇的存儲單元的偽選擇，所以減少切換噪聲，如圖33中″具有延遲地址的X，Y線」所給出的。這種方案能夠進一步被用於連續寫操作，其中在存儲器晶片保持在寫模式時，新數據或者新地址觸發新的寫。通過保證地址變換是乾淨的，並且沒有中間的線被選擇，寫周期能夠在不幹擾非期望存儲單元的情況下完成。檢測電路可以用很多方式製造。圖34A顯示檢測電路3400的例示性圖示。檢測電路是邏輯「與」門3405，它比較輸入信號3410(其邊沿將被檢測)和同一信號3410被延遲和反相之後的信號3415。當此信號3410上的變換發生時，延遲和反相變換3415將比信號3410本身更遲地到達「與」門3405。在延遲信號沒有到達「與」門的時間期間，柵極的輸出3420將切換，且建立脈衝。圖34B顯示檢測電路的定時。為了檢測上升和下降沿，兩個這種電路能夠組合，具有反相輸入和「或」輸出。如果期望觸發僅僅一個邊沿(上升或者下降)，僅使用一個這種電路。這種組合能夠對所有地址和控制信號重複，並且這些電路的所有輸出能夠「或」在一起，以便如果這些信號中的任何一個變換，則將產生脈衝。如上所述，得到的脈衝可用於觸發放電陣列線的適當持續時間的脈衝。這個變換檢測脈衝能用來控制存儲電路的不同元件。單個電晶體陣列設計交叉點陣列不單是能被用於雙端存儲元件的存儲器陣列類型。圖35是在二維電晶體存儲器陣列3500中布置的存儲單元的圖解表示。電晶體存儲器陣列3500中的每個存儲單元連接到一個選擇線3505、3510或者3515、一個數據線3520、3525、3530或者3535以及基準線3540或者3545。在一個實施例中，全部基準線3540和3545保持在相同電壓，並且可能連接在一起。所以，單個選擇線3510和單個數據線3525唯一地限定單個存儲單元3550。通過將選擇線3505、3510和3515連接到場效應電晶體(FET)的柵極，選擇線3505、3510和3515能夠控制來自數據線3520、3525、3530和3535的電流是否能夠傳遞到存儲器插塞。儘管電晶體存儲器陣列3500給出控制到存儲器插塞(例如3555)的訪問的n溝道FET，但也可以使用許多其它半導體器件。這種器件可以包括p溝道FET、PNP電晶體、NPN電晶體、二極體和許多其它器件，比如由p襯底中的p結和N井組成的寄生垂直雙極性電晶體。另外，半導體器件可以處於存儲器插塞3555和基準線3540之間，或者在存儲器插塞3555和數據線3525中間。在兩種配置中，半導體器件能夠防止存儲器插塞在半導體器件斷開時，在數據線3525和基準線3540之間經歷電壓降。但是，在前一種情況下，存儲器插塞將仍經歷與改變數據線3525有關的電壓改變，但沒有電壓降。相反，只要半導體器件沒有激活，圖35配置中的存儲器插塞與數據線3525的電壓隔離。數據線3520、3525、3530和3535在讀操作期間承載來自存儲單元的數據，並在寫操作期間向存儲單元提供適合於改變存儲器插塞的電阻狀態的電壓脈衝。用於選擇特定數據線3520、3525、3530或3535的選擇電路一般會放在選擇電晶體存儲器陣列3500的外面。表3顯示在本發明一個可能實施例中可施加於陣列的操作電壓。表3在表3的實施例中，基準線3540和3545保持接地。每次激活超過一個單元可能由於寄生電阻導致電壓降。可用於避免此問題的一個技術是，每隔一定間隔將全部基準線(例如3540和3545)連接在一起。例如，包括與數據線平行的線，每64個單元可以改善任何不需要的電壓降。不管使用的技術如何，一般期望的是將基準線保持在恆定電壓。在讀操作期間，選擇的存儲單元經歷VR′的電壓降。應該注意，電流也沿選擇的選擇線3510流過未選擇的存儲器插塞。沿選擇的選擇線3510的未選擇存儲單元的n溝道FET有效，容許電流流過。但是，因為解碼電路僅讀取選擇數據線3525的信息，因此流過未選擇的數據線3520、3530和3535的電流與確定選擇的存儲單元3550中的存儲值沒有關係。但是，浮動的未選擇數據線3520、3530和3535的電壓不必超過能改變未選擇存儲單元中電阻狀態的正電壓閾值(VWth)或者負電壓閾值(-VWth)。或者，如果寄生電容或者一些其它的修正機制不被認為足以防止電壓浮動過高或者過低，則未選擇的數據線3520、3530和3535可以保持在VWth和-VWth之間的某個電壓(比如基準電壓)。電流不流過其它未選擇的存儲器插塞，因為它們的n溝道FET不具有大於所要求的閾值柵極電壓的柵極電壓。沿選擇的數據線3525的未選擇的存儲單元將具有-2V的柵極電壓，該電壓低於為1V的選擇的數據線3525的電壓和為0V的基準電壓。當然，0V或者更少的任何值能在讀操作期間用於未選擇的選擇線3505和3515。應該理解，-2V的值用來允許從讀到寫1操作的快速變換。類似地，沿未選擇的數據線3535和未選擇的選擇線3515的未選擇存儲器插塞3565將具有-2V的柵極電壓，該電壓低於無法浮動到小於-2V的未選擇的數據線和為0V的基準電壓。寫1操作使存儲單元進入R1狀態。類似地，寫0操作使存儲單元進入R0狀態。未選擇的存儲單元不受寫操作的影響，因為它們的柵極沒有激活，或者未選擇的數據線僅僅在VWth和-VWth的電壓之間浮動。為了產生內部寫電壓，兩個片上電壓轉換器能將一般為3V或者1.8V的晶片電源轉換為要求值。例如，一個電壓轉換器能產生2V信號，並且另一個可以產生-2V信號。圖36是可被用於電晶體存儲器陣列3500中的存儲單元3550的概略截面表示。每個存儲單元3550包括電晶體3605和存儲器插塞3610。電晶體3605用來允許電流從數據線3525流過，以在適當的電壓施加到也是電晶體的柵極的選擇線3510時，訪問存儲器插塞3610。如果鄰近的單元布置為彼此的鏡像，則基準線3540可以跨過兩個單元。根據製造工藝(例如基於溶液的自旋，後面是高溫退火、脈衝雷射器沉積、濺射以及有機金屬的化學氣相沉積)，製造溫度可以要求諸如多晶矽、矽化物和/或難熔金屬的物質用於形成在諸如選擇線3505、3510和3515以及一些通孔3620和3625的存儲器插塞3610之下的各層。多晶矽和矽化物具有3到30歐姆/□的電阻，其中銅金屬線一般具有小於0.1歐姆/□的電阻。所以，使用多晶矽或者矽化物的某些實施例可以使晶片在數據線方向比選擇線方向長很多。只要在沉積存儲器插塞3610之後不要求高溫過程，則更標準的導電金屬(例如用於通孔的銅或者鎢)能被用於在諸如基準線3540、金屬插塞3635和3640、通孔3615、3630、3645和3650以及數據線3525之後的各層。金屬插塞3635和3640是一種可用於在已沉積存儲器插塞3610和3655之後連接通孔3615、3630、3645和3650的技術。應該理解，給出的存儲器插塞3610和3655幾何尺寸僅僅是一個實施例，並且不會對每個電晶體存儲器陣列3500一樣。例如，在某些工藝中，存儲器插塞3610和3655可與下面的通孔3620和3625為相同尺寸。在其它工藝中，下面的通孔3620和3625可以是不必要的，因為存儲器插塞3610和3655可直接沉積在電晶體的漏極上。存儲器晶片配置圖37A是例示性1MB存儲器3700的典型實現的方框圖。物理布局可以不同，但是每個存儲器位塊3705一般形成在半導體襯底的分離部分上。應該理解，存儲器晶片不是唯一類型的能使用存儲器陣列的晶片，並且許多其它類型的晶片受益於在相同襯底上形成的存儲器。例如，能訪問快速非易失性L1高速緩存的微處理器對許多可移植應用都是有好處的。再看圖37A，輸入到存儲器3700的信號可包括地址總線3730、控制總線3740、一些電源供給3750以及數據總線3760。控制總線3740一般包括選擇晶片、用信號通知是否應執行讀或者寫操作、以及在晶片處於讀模式時啟動輸出緩衝器的信號。地址總線3730指定訪問存儲器陣列中的哪個位置--一些地址去到X塊3770(一般包括預解碼器和X解碼器)，以從水平陣列線選擇一條線。其它地址去到Y塊3780(一般包括預解碼器和Y解碼器)，以在特定的垂直線上施加適當的電壓。每個存儲器位塊3705對存儲器晶片數據總線3760的一條線操作。從存儲器陣列3720讀取數據相對直接X-線被激勵，並且電流用感測電路3710感測，並將該電流轉換為信息位。圖37B給出包括能夠讀出多個位的感測電路3715的例示性存儲器的方框圖。多個位的同時讀取涉及同時來自多個y線的感測電流。在寫操作期間，從數據總線3760施加數據到輸入緩衝器和數據驅動器3790，以到選擇的垂直線或者位線。具體地說，當二進位信息發送到存儲器晶片3700時，它保存在電路3790內的鎖存電路中。每個Y線可具有關聯的驅動電路3790，或者如果組中的未選擇線保持在不會導致未選擇的存儲器插塞經歷任何電阻變化的恆定電壓，則一組Y線可以共用單個驅動電路3790。驅動電路然後在適當的周期期間，將1或者0寫入適當的存儲器插塞。例如，在交叉點陣列中可能有1024條Y線，並且頁面寄存器可以包括8個鎖存器，其中在這樣情況下，Y塊將從128條Y線解碼1條，並且將此選擇線連接到塊3790。如下所述，某些存儲器插塞能夠具有多個穩定的不同電阻狀態。對於這種多級電阻存儲器插塞，驅動電路可通過改變寫電壓幅度或脈衝長度來對例如00、01、10或者11的狀態進行編程。應當注意，這樣一個結構可以擴展為建立存儲器，其中一個陣列處理數據總線的全部位，與如上所述的具有多個陣列或者存儲器位塊相反。例如，如果數據總線或者存儲器數據組織，也稱為數據寬度，為16位寬，則一個交叉點陣列的Y塊能夠同時地對16條線進行解碼。通過應用同時讀和2周期寫的技術，這種僅具有一個陣列的存儲器晶片可以讀16位字，並對其進行編程。頁面模式和突發模式存在兩個通用的技術用於在頁面中輸出或者輸入數據，常常稱為「頁面模式」和「突發模式」。在兩種情況下，這些模式利用存儲器的內部結構。地址連續的字可以利用這種模式更快地訪問，因為X/Y選擇僅僅執行一次，並且對於構成″頁面″的多個字的數據立刻讀取或者寫入，與一次讀取或者寫入一個字相反。連續字的這個個數一起讀取，並且通常稱為「頁面」或者「信息集」。在頁面模式中，地址的最低有效位可以用來確定各個位將被讀取或寫入的順序。由這些地址位組合所選擇的字因此可為任何順序，並且一些字可以不被讀或者寫。在突發模式中，內部讀或者寫操作類似於頁面模式，但是外部時鐘用來順序輸入或輸出頁面中的字。感測後解碼塊可以配置為，一旦從外部突發時鐘接收到觸發信號，則簡單地順序輸出它的信息。用這樣的方式，在接收到觸發信號時，信息自動地從解碼塊讀出，或者寫入交叉點陣列。突發模式比頁面模式好的地方在於，不需要地址解碼來輸入或者輸出頁面中連續字；此技術因而考慮更快的訪問時間。突發模式比頁面模式不利的地方在於，頁面字僅僅能以系序訪問。頁面或者突發讀能這樣實現通過選擇多條Y線，將它們連接到感測電路，並且將感測電路輸出連接到感測後解碼塊，以選擇適當的數據到存儲器集成電路的管腳。頁面或者突發寫能這樣實現通過選擇多條Y線，將它們連接到相同數量的驅動器，並且以兩周期序列激勵驅動器，該兩周期序列並行寫入相同數據極性的全部位(例如第一周期器件全部二進位1，以及第二周期期間全部二進位0)。前驅動器解碼級將保證來自存儲器集成電路數據管腳的數據載入到適當的鎖存器中。圖38A圖解可用於完成兩周期寫操作的例示性鎖存器3810、驅動器3830和3840以及感測電路3850。電路包括頁面鎖存器3810，用於存儲一位信息；「與」門3860和3870，用於從頁面鎖存器3810以及輸入3880和3890接收信號；反相器3820；以及兩個驅動器3830和3840。頁面鎖存器3810配置為保持信號(取決於接收的是1還是0，信號可以是高或低)。類似地，輸入3880和3890配置為接收圖38B所示的信號序列。本領域技術人員應該理解，寫1信號僅僅在接收寫命令的周期部分期間為高，並且寫0信號僅僅在緊跟在寫1周期的周期部分期間為高。應該注意，寫0和寫1操作的工作周期能對應於系統時鐘、它的一部分或幾倍，或者可以是異步的。一收到高或低信號，頁面鎖存器3810則繼續到發出相應的高或低信號，只要是完成兩周期的寫所需的。在期望寫此1或者0到適當的存儲器插塞時，電路就將圖38B的信號發送到每個「與」門3860和3870。具體地說，高信號發送到在第一周期期間連接到1驅動器3830的「與」門3860的輸入3880，後面是在第二周期期間到另一個輸入3890的高信號。本領域技術人員可明白，1驅動器3830或者0驅動器3840於是將被觸發，以施加寫電壓到Y線，如圖38C的表所示。用這樣的方式，一個位寫入頁面鎖存器3810，並且它的1驅動器3830或者0驅動器3840將施加+2V或者-2V到Y線，以致在兩個周期內寫入此位到關聯的存儲器插塞。還可以看到，將字的每個Y線或者存儲器插塞的其它組電連接到一組驅動電路允許整個字或者數據組在兩個周期中寫入，即一周期寫二進位1，並且一周期寫二進位0。雖然這些驅動電路考慮到兩周期的寫操作，但仍將期望的是在頁面和突發模式中進行讀和寫操作，以便進一步加速讀和寫。正如以上的討論，頁面模式中的讀操作可以這樣完成從存儲單元讀多個字(或者數據的其它分組)到感測電路3850，然後輸出適當的字，可能緩衝數據，以便根據收到的標識特定字的地址位，該數據能在期望時輸出。在突發模式中執行讀操作時，多個字或者其它數據被讀入緩衝器，並且一旦從突發時鐘或者用於在特定時間產生觸發信號的其它已知器件收到信號，則順序地輸出這多個字或者其它數據。一般地，突發時鐘信號觸發電路塊，從而以有序的方式輸出字或者其它數據分組，比如從左Y線至右Y線一次一個。寫操作根據發送到輸入3880和3890的特定信號在頁面模式或者突發模式下執行。每個位塊將根據在圖38B中描述的信號狀態，同時執行寫1周期或者寫0周期。以這種方式，多個驅動電路在頁面模式或者突發模式下同時寫它們的信息到存儲器陣列。應當注意，寫1周期信號3880和寫0周期信號3890也將控制X塊3770(圖37所示)，以便切換選擇的X線極性，例如從第一周期的-2V到第二周期的+2V。圖39A進一步地例證在頁面或者突發讀期間存儲器晶片的行為。寫允許信號設置為低，該低信號將晶片設置為讀操作。地址在地址總線上斷言，並且給定地址下頁面內的全部位在內部讀取。在對應於第一訪問時間的延遲之後，輸出第一數據。輸出數據的方式在突發模式和頁面模式下不同。在突發模式中，沒指定頁面地址，但是感測放大器3710將它們的數據發送到頁面寄存器內的一組邏輯電路，邏輯電路也連接到數據總線3760。外部的突發時鐘信號3910用來觸發邏輯電路，以將頁面數據位的輸出排序到數據總線3760。在頁面模式中，給出頁面地址3920，頁面地址3920指定哪些位在頁面內被輸出。更具體地說，在頁面寄存器內使用已知的解碼器電路，以接收頁面地址信號，並將這些地址信號解碼為其中位將被輸出到數據總線3760的順序。儘管圖39A上給出了突發時鐘和頁面地址信號，但這些信號中僅僅一個將用於任一個給定模式。關於第一地址可處於頁面邊界與否、或者突發時鐘的精確形狀和定時的許多變化能由本領域技術人員推斷。實質上，這些變化不改變存儲器晶片內頁面或者突發模式操作的範圍。圖39B進一步例證在頁面或者突發寫入期間存儲器晶片的行為。在突發模式中，信息經數據總線3760發送到邏輯電路。突發時鐘信號重複地反轉，以觸發邏輯電路鎖存數據的連續位。更多的突發時鐘脈衝和可選的寫允許脈衝用來輸入更多的數據。當輸入最後的突發時鐘脈衝時，例如在內部頁面是4個字長時的第4個脈衝，則觸發內部寫操作，如上所述可以是兩周期的寫入。如上，在頁面模式中，頁面寄存器包含地址電路和解碼器電路。這些電路保證在頁面數據和頁面地址信號輸入到存儲器晶片時，根據連續的寫允許脈衝，將要編程的數據從總線3760發送，並且載入到輸入到存儲器晶片的頁面地址的頁面寄存器中。在頁面寄存器滿了時，或者根據任何其它信號(諸如控制信號或者信號的組合)，存儲器晶片觸發頁面寄存器/緩衝器/驅動器3795和解碼電路3770和3780來選擇期望的存儲位置，並且根據圖38B的信號序列將信息發送到它們關聯的驅動電路。儘管圖39B給出了突發時鐘和頁面地址信號，但這些信號中僅僅一個將用於任何一個給定模式。可以想出數據和地址以及實際的寫操作如何觸發的許多變化，並不背離本發明的範圍。自適應編程本發明的自適應編程電路的高級示意圖在圖40中給出。自適應編程電路4000包括連接的檢測器4010、控制器4020和驅動器4030。檢測器4010與存儲單元連接在一起，用於檢測單元電阻Rd並且輸出標識多級電阻集合(R1，R2，...，RM)內對應於Rd的Rj的指示信號，其中M≥2。標識Rj可以通過從多級電阻集合(R1，R2，...，RM)中確定Rd的最近鄰居而實現。控制器4020與檢測器4010連接在一起，用於檢測具有寫數據和指示信號的寫命令，並且在期望寫入時產生激活信號。驅動器4030與可重寫存儲器和控制器4020連接在一起，用於僅僅在激活信號處於激活狀態時，將存儲器驅動到期望電阻。控制器4020能夠進一步包括按如下方式激活邏輯功能(a)沒有寫命令(或者存在讀命令)將激活信號設置為去激活狀態，從而保證存儲器件不被驅動器4030驅動。(b)存在寫命令激活指示信號與寫數據的比較；以及(b1)指示信號和寫數據之間的不對應將激活信號設置為激活狀態，同時繼續功能(b)，因此使得驅動器4030驅動可重寫存儲器件，從而影響多級電阻集合中存儲單元電阻的期望切換；或者(b2)指示信號和寫數據之間的對應將激活信號設置為去激活狀態，並且終止編程周期。注意，上面的邏輯單元(b2)，除了完成自適應編程電路4000的自適應方面，也用於避免其中在編程周期之前存儲單元的電阻狀態已經對應於寫數據時的冗餘編程周期。重複的冗餘編程周期能夠潛在地導致存儲器件工作壽命的縮短。為了處理不合理地難以編程或者會要求不合理地長編程周期時間的，或者根本就失敗的可重寫存儲器件，控制器4020能夠進一步包括從存在寫命令開始，預先確定最大可容許編程時間Tmax，以及定時器跟蹤編程周期的經過時間Tlp。相對地，上述激活邏輯能夠首先被修改以包括邏輯故障信號(LFS)。例如，LFS＝1可以表示故障情況，並且LFS＝0可以表示無故障情況。具體地說，激活邏輯可以加到功能(b)，如果Tlp＞Tmax則邏輯設置LFS＝1。激活邏輯可以進一步包括下列改變1.邏輯單元(a)包括附加的無條件初始化LFS到0。2.邏輯單元(b1)用下列兩個邏輯單元替換(b11)指示信號和寫數據之間不對應並且LFS＝0，則將激活信號設置為激活狀態，同時繼續功能(b)，由此使得驅動器4030驅動可重寫存儲器件，以影響多級電阻集合中存儲單元電阻狀態的期望切換；或者(b12)指示信號和寫數據之間不對應，但是LFS＝1，則將激活信號設置為去激活狀態，並且終止編程周期。為實際上實現的簡單起見，為了影響檢測存儲單元的電阻並且輸出標識多級電阻集合(R1，R2，...，RM)內Rd對應的Rj的指示信號的功能，檢測器4010包括等效信號Seq發生器，其值通過預先確定的函數Rd＝f(Seq)對應於Rd。檢測器4010還根據寫數據選擇等效基準信號集合(REF1，REF2，...，REFM)。基礎基準信號一般將是到自適應編程電路4000的輸入，或者源出自適應編程電路4000內的電阻電路。另外，檢測器4010對Seq與來自等效基準信號集合(REF1，REF2，...，REFM)的適當基準信號進行比較。作為一個實例，驅動器4030可由具有輸出電壓Vcs的激活信號電壓源切換，等效信號Seq發生器可以是電流檢測器，該電流檢測器連接到存儲器件，提供存儲器件電流Id作為等效信號Seq。就是Seq＝Id。因此，預先確定的函數Rd＝f(Seq)可以簡單地用歐姆定律變為Rd＝Vcs/Id。其中輸出電壓Vcs當然是恆定電壓，它的幅度必須超過每個相應的閾值電壓，從而影響多級電阻集合中Rd的期望切換。由於較高的Vd通常導致較短的器件編程周期時間，對於那些具有高閾值電壓的可重寫存儲器件，Vcs可以設置為隨時間變化的電壓斜坡或者提高幅度的電壓階躍，以便在預先確定的時間間隔內超過每個相應的閾值，從而縮短編程周期時間。當然，隨時間變化的電壓斜坡的初始值可以設置為等於或者高於可重寫存儲器件的對應閾值電壓，以進一步縮短編程周期時間。作為另一個實例，驅動器4030通過激活信號作為具有輸出電流Ics的可切換電流源，等效信號Seq發生器可以是電壓檢測器，該電壓檢測器連接到可寫存儲器件，提供存儲器件電壓Vd作為等效信號Seq。也就是Seq＝Vd。因此，預先確定的函數Rd＝f(Seq)也可以用歐姆定律變為Rd＝Vd/Ics。其中輸出電流Ics當然是恆定電流，它的幅度必須使對應的Vd超過每個相應的閾值電壓，從而影響多級電阻集合中Rd的期望切換。由於較高的Vd通常導致較短的器件編程周期時間，對於具有高閾值電壓的那些存儲器件，Ics可以設置為隨時間變化的電流斜坡或提高幅度的電流階躍，以便使得對應的Vd在預先確定的時間間隔內超過每個相應閾值，從而縮短編程周期時間。當然，隨時間變化的電流斜坡的初始值可以設置為使對應的Vd等於或者高於可重寫存儲器件的對應閾值電壓，以進一步縮短編程周期時間。現在應該清楚，除了作為自適應編程電路，自適應編程電路4000同樣可適用於對可重寫存儲器件編程的方法，其中階躍序列邏輯上對應於自適應編程電路的以上屬性。還應該清楚，除了保證Vd保持低於每個相應閾值以避免Rd的切換，本質上，相同的自適應編程電路可適用於在檢測到讀命令時，影響輸出標識Rd對應的Rj的指示信號的讀操作。另外，檢測器4010、控制器4020和驅動器4030的更詳細的實施例將用圖解方式給出。圖41A給出例示性自適應編程電路4100的第一更詳細實施例。在該情況下，多級電阻集合Rj僅僅由兩個不同的電阻級R1＜R2組成，也就是M＝2。作為檢測器4010的一部分，等效基準信號集合選擇器包括基準驅動器4105，它與基準數據源4110一起工作，以在比較器4115的節點B提供等效基準信號REF1。驅動器4030包括程序供給4120和數據驅動器4125。程序供給4120輸出寫數據。數據驅動器4125是具有輸出電壓Vcs的電壓源，用於根據寫數據影響存儲器件的實際編程。等效信號Seq發生器是電流檢測器4130，它連接到存儲器件，在節點A提供等效信號Seq＝Id。因此，預先確定的函數Rd＝f(Seq)是Rd＝Vcs/Id。由此，此具體實施例實質上採用電流比較技術，並且比較器4115的輸出邏輯上是在多級電阻集合(R1，R2)內標識Rd對應的Rj的指示信號。控制器4020在該情況下是單反饋信號路徑，用於根據指示信號和寫數據之間的對應性而激活或去激活數據驅動器4125。電流比較技術用數字示例進一步說明。這裡選擇的要編程的可重寫存儲器件處於低電阻狀態，其中Rd對應於R1。當寫電壓VW最初施加到單元時，在任何電阻切換之前發生Id＝40μA。比較器4115包括設置在20μA的基準電流、用於基準電流的類似負載電路以及選擇的存儲器件和電壓比較器。負載電路基本上是連接到電壓源Vcs的電阻網絡。由於基準電流是20μA並且選擇的存儲器件電流是40μA，因此節點A上的電壓將比節點B上的電壓更低，導致電壓比較器的輸出為高。作為替代，比較器可以與輸入的不同極性連接，以使它的輸出為低，但是這不會改變本發明的本性。按時，隨著寫電壓VW開始切換選擇的存儲器件的電阻，它的電流Id從40μA開始下降，直到它達到20μA的基準電流。此時，節點A的電壓等於節點B的電壓。隨著選擇存儲器件的編程進一步發展，節點A的電壓變得比節點B的電壓更高，這將導致電壓比較器進入低輸出電壓狀態。由此，電壓比較器的輸出可用於去激活數據驅動器4125，從而斷開施加到選擇的存儲器件的寫電壓VW。另一方面，如果選擇的要編程的存儲器件已經處於Rd對應於R2的高電阻狀態，例如在編程操作開始時Id＝15μA，則比較器輸出將保持為低，並且數據驅動器將保持去激活。注意，上述電路需要適當地初始化。如果在寫周期開始時，節點A電壓起始於比節點B電壓更高的值，則電壓比較器的輸出為低，從而數據驅動器4125保持禁止。結果是程序操作永不開始。為了避免這個問題，放電電路和初始化脈衝可用於強迫節點A的電壓在每個程序操作開始時為低。還應該注意，雖然在上述實例中僅僅需要一個基準電流來得到最小的功能性，但這不會提供實際電阻值R1和R2的更精確解。因此，如果期望，則附加基準電流電平可以包括在自適應編程電路中，以進一步改善各種電阻級的檢測裕度。如上所述，編程電壓脈衝不一定為等幅的矩形脈衝。進一步改善將利用編程電壓上的斜坡，從低初始電壓值開始並隨著時間增加。初始電壓可以在等於或者大於讀電壓的某處開始，並且可以高到電路容許的電壓。對於交叉點陣列，這意味著電壓將不會干擾選擇的陣列線上未選擇的存儲器件。這個技術與比較技術的結合將保證具有快速編程周期時間的存儲器件在相對低電壓下很快地編程。另一方面，具有慢編程周期時間的存儲器件可以比在施加恆定電壓作為寫電壓的情況下更快地編程。此外，如果存儲器件具有非常高的寫閾值電壓，則它可能永不在正常的恆定電壓驅動下編程。這裡，通過提高寫電壓，它可能使對此存儲器件編程變為可能。但是，可能不希望用提高的寫電壓對陣列的全部存儲器件編程，因為這可能過早地磨損乃至破壞那些可在較低電壓電平下容易編程的存儲器件。圖41B給出例示性自適應編程電路4150的第二更詳細實施例。多級電阻集合Rj仍僅僅由兩個不同的電阻級R1＜R2組成，也就是M＝2。作為檢測器4150的一部分，等效基準信號集合選擇器包括基準基準數據源4110，它在比較器4115的節點B提供等效基準信號REF1。驅動器4030包括程序供給4120和數據驅動器，其中電壓檢測器4155在節點A輸出檢測的可重寫存儲器件電壓Vd。程序供給4120輸出寫數據。具有電壓檢測器的數據驅動器4155包括具有輸出電流Ics的電流源，用於根據寫數據影響可重寫存儲器件的實際編程。因而，等效信號Seq發生器是上述電壓檢測器，連接到可重寫存儲器件，在節點A提供等效信號Seq＝Vd。由此，此特定實施例實質上採用電壓比較技術，並且比較器4115的輸出邏輯上是在多級電阻集合(R1，R2)內標識Rd對應的Rj的指示信號。控制器4020在該情況下是單反饋信號路徑，用於根據指示信號和寫數據之間的對應性而激活或者去激活具有電壓檢測器的數據驅動器4155。圖42給出具有雙極性分壓器、電流比較電路以及激活邏輯的示例性自適應編程電路4200的第三電路簡圖級實施例。此電路簡圖使用兩個基準以便編程的電阻狀態R1和R2用預確定的裕度分開。相對地，自適應編程電路4200包括上半部電路，以提供所要求的正電壓驅動器；以及下半部電路，它實質上是上半部電路的鏡像，以提供所要求的負電壓驅動器。為了方便起見，上半部電路也稱為正驅動電路，並且下半部電路也稱為負驅動電路。雖然正驅動電路和負驅動電路邏輯上由寫命令脈衝4205驅動，但正驅動電路僅僅用寫數據R2信號4210激活，而負驅動電路僅僅用寫數據R1信號4215激活。這樣，在用正電壓驅動的編程操作期間，負驅動電路在高阻抗的狀態下去激活，以避免與正驅動電路的任何幹擾，反之亦然。集中於正驅動電路的細節，控制器4020包括激活邏輯4225，激活邏輯4225又驅動器件預驅動器4220，並通過R2基準預驅動器4235驅動R2基準驅動器4240。器件預驅動器4220驅動+VWth器件驅動器4230，其輸出驅動可重寫存儲器陣列內選擇的可重寫存儲器件。並行地，+VWth器件驅動器4230的輸出通過節點A的信號分支也饋送到比較器4260的負端子。R2基準驅動器4240的輸出與R2基準電阻4250組合，在節點B建立等效基準信號REF1，該等效基準信號REF1饋送到比較器4260的正端子。除了工作在具有-VWth器件驅動器4280的負電壓領域，現在應該更清楚的是，負驅動電路具有類似的電路拓撲和功能，類似於以上的正驅動電路，以完成自適應編程的期望功能。還值得注意的是，雖然圖42給出了具有雙極性電壓驅動的實施例，但在+VWth器件驅動器4230和-VWth器件驅動器4280上一般仍然存在小的漏-源電壓降。此外，漏-源電壓降本身取決於存儲器件電流Id。因而，驅動電路還可以具有電壓和電流源的混合組合的特徵。最後，對於本領域技術人員，圖42的電路拓撲用於檢測由在中間的兩個基準級分離的兩個級之間的Rd，以影響具有矯正邏輯判定的相應較高裕度的Rd的較高檢測方案。圖43給出在可重寫存儲器陣列中應用本發明期間信號和存儲器件電流的例示性定時圖。在此實例中，可重寫存儲器陣列內的第一器件A用低電阻狀態編程，第二器件B用低電阻狀態編程，並且第三器件C用高電阻狀態編程。注意，具有可變脈衝寬度的激活信號的自適應特性各對應於在編程的各個存儲器件。也就是說，器件A顯示典型的編程周期時間tA2-tA1，單元B顯示快編程周期時間tB2-tB1，而單元C顯示慢編程周期時間tC2-tC1。圖44圖解擴展到一般情況的自適應編程電路的另一個實施例，其中可重寫存儲器件顯示超過兩個電阻級的多級電壓可切換電阻集合。為了避免不必要的模糊本發明各方面，這裡僅僅圖解了自適應編程電路4400的段j，其中j＝(1，2，...，M-1)，M＞＝3並且R1＜R2＜..＜RM。此外，應該理解，全部類似的段並行設置，在節點A共同連接。首先，自適應編程電路4400的整個段j用段j選擇信號4405選中，其中j將是期望的不同狀態。如果j狀態高於存儲器插塞的初始狀態，則段j選擇信號4405在Rj編程時，激活基準Rjlow發生器4410，以在節點B1建立等效基準信號REFjlow，該等效基準信號REFjlow饋送到比較器4415的第一輸入端子。比較器4415的輸出在激活狀態下，通過反饋信號路徑4425又激活低Rd器件驅動器4420，以驅動可重寫存儲器陣列內選擇的存儲器件，導致Rd切換到Rj狀態。並行地，低Rd器件驅動器4420的輸出通過節點A處的信號分支也饋送到比較器4415的第二輸入端子，以完成電阻Rj的自適應編程邏輯。類似地，如果j狀態低於存儲器插塞的初始電阻狀態，則段j選擇信號4405在Rjhigh編程時，激活基準Rj+1發生器4430，以在節點B2建立等效基準信號REFjhigh，該等效基準信號REFjhigh饋送到比較器4435的第一輸入端子。比較器的輸出在激活狀態下，通過反饋信號路徑4445又激活高Rd器件驅動器4440，以驅動可重寫存儲器陣列內選擇的存儲器件，導致Rd切換到Rj+1狀態。並行地，高Rd器件驅動器4440的輸出通過節點A處的信號分支也饋送到比較器4435的第二輸入端子，以完成電阻Rj的自適應編程邏輯。在寫開始時，如果選擇的單元電阻高於Rjhigh，則低Rd驅動器4420將接通。如果選擇的單元電阻低於Rjlow，則高Rd驅動器4440將接通。在寫操作結束時，選擇的單元電阻將在Rjlow和Rjhigh之間。作為備選實施例，圖45給出例示性自適應編程電路4500的另一個實現的方框圖。狀態j選擇信號4505告訴電路M個狀態中哪個是期望狀態，並且一般包括k條線，以便M＝2k，該信號4505可以施加到兩個基準發生器4510和4530，並且還可能施加到器件驅動器4520和4540，以調整這些基準發生器和器件驅動器，以便它們的輸出等於適合於狀態j編程的各自期望級。不像圖44的實施例，此方法要求僅僅兩個比較器4515和4535、兩個可調基準4510和4530以及兩個可調驅動器4520和4540。這是一個優點，其中將不需要複製段j電路來實現多級電阻集合(R1，R2，...，RM)的編程。存儲器插塞每個存儲器插塞包含可能是製造或者功能所期望的材料層。例如，一個期望的功能可以是非歐姆特徵。非歐姆特徵可以顯示對於某個範圍的電壓(VNO-到VNO+)的很高的電阻狀態，以及對於高於和低於那個範圍的電壓的很低的電阻狀態。在交叉點陣列中，如果兩個電壓的一半在電壓VNO-到VNO+的範圍內，則非歐姆特徵可以防止讀和寫期間的洩漏。如果每個導電陣列線承載1/2VW，則電流通路將是在各承載1/2VW的兩個導電陣列線的交點處的存儲器插塞。其它存儲器插塞將顯示來自電流不會流過一半所選擇插塞的非歐姆特徵的這種高電阻。非歐姆器件可用來使存儲器插塞顯示非線性電阻特徵。例示性非歐姆器件包括三個薄膜金屬-絕緣體-金屬(MIM)結構以及串聯的背靠背二極體。但是，分離的非歐姆器件可以不是必需的。存儲器插塞的某些製造可以導致非歐姆特徵影響到存儲單元。雖然非歐姆特徵可能是某些陣列中期望的，但在其它陣列中可能不需要。電極一般將是存儲器插塞的期望元件，一對電極夾著存儲單元。如果電極的唯一目的是作為防止金屬相互擴散的勢壘，則可利用無電抗金屬例如TiN、TaN、Pt、Au以及某些金屬氧化物的薄層。但是，電極可提供超過簡單地充當金屬相互擴散勢壘的好處。電極(用單層或多層形成)可執行各種功能，包括防止金屬、氧、氫和水的擴散；充當種子層以便與其它層形成好的晶格匹配；提供粘附層；減少由不均勻的熱膨脹係數引起的應力；以及提供其它好處。例如，導電氧化物電極可以修改氧空位的形成和遷移。某些實施例中的氧空位可以導致存儲器插塞中電特性的退化。導電氧化物電極還可以經得起高溫處理。大部分的非難熔金屬在400℃以上的溫度開始氧化或者與鄰近的材料組合。因此，這些溫度以上的製造工藝可以被認為是高溫處理。另外，導電氧化物電極在操作期間不會退化。普通的金屬電極由於電場輔助的金屬遷移以及金屬原子和存儲器材料原子之間的交互作用而退化。導電氧化物的實例包括LaSrCoO3、RuO2、IrO2、SrRuO3、LaNiO3以及摻雜的鈦酸鍶(STO)。STO中使用的摻雜劑可以是Nb或者Ta來代替鈦原子，或者諸如La或者Pr的任何稀土來代替鍶原子。通常，導電氧化物電極是電阻率低於1Ω-cm的金屬。導電氧化物電極可以直接製造，或者可以用最初不是氧化物，但後來在進一步的處理或者操作期間氧化的材料製造。Ru和Ir兩個都是可以在處理或操作期間氧化的材料實例。另外，某些材料在有限速率下氧化，並且容許形成雙層。例如，Ir可能特別適合與下面的導電陣列線層接觸。當Ir被氧化時，Ir層的頂部變為IrO2。由於IrO2在有限速率下生長，因此有可能控制氧化，以便形成Ir/IrO2的雙層。這種雙層在未氧化的底部上可以提供好的接觸，而在氧化的頂部仍形成氧勢壘。此外，一些導電氧化物電極與其它層形成好的晶格匹配，並且從而降低了那些層的結晶溫度。例如，如果諸如STO的氧化物將沉積在導電電極的上部，則形成好的晶格匹配的可能導電氧化物電極包括摻雜的STO、LaSrCoO3以及SrRuO3。如果氧化物是PCMO，則可能的導電氧化物電極包括STO電極以及LaNiO3。種子層經常用在金屬薄層的上部。種子層將幫助形成在其上生長或者沉積的層。例如，種子層可以在Pt、Ru、Ir或者TiN上。一些種子層/金屬層匹配包括Pt上的LaNiO3或者SrRuO3、Ir上的IrO2、Ru上的RuO2以及TiN上的Pt。某些導電氧化物電極的另一個好處在於，通過與氧化物更接近地匹配導電氧化物電極的熱膨脹係數來減少應力。電極可以通過在氧化物和導電氧化物電極之間利用諸如小於100的薄鉑金屬層得到進一步改善。這種實現有利地提供了與導電氧化物的好的肖特基勢壘，以最小化單元漏電流，以及與相鄰金屬層的良好接觸。肖特基勢壘可以提供非歐姆器件的期望非線性。勢壘層通常有助於防止在沉積了不同的材料之後原子的相互擴散。例如，勢壘層可以阻斷金屬、氧、氫或者水的擴散。2元素的二元氧化物或者氮化物以及3元素的三元氧化物或者氮化物特別適合於高溫處理。不像如同鈦的普通電極，會氧化並且變為非導電性的，氮化鈦將保持導電性，並且不會氧化，直到大約500℃。三元氮化物在甚至更高的溫度氧化，一般大約比二元氮化物高50℃。氧化速率取決於溫度和氧分壓。二元氮化物的實例包括氮化鈦、氮化鉭和氮化鎢。三元氮化物的實例包括氮化鈦矽、氮化鉭鋁、氮化鉭矽以及氮化釕鈦。三元氧化物的實例是氧化釕鉭。本領域技術人員應該理解，電極可能需要其它層以便適當地工作。例如，粘附層有時是必需的。粘附層用在襯底和薄膜層之間，以改善薄膜層對襯底的附著力。Pt不能很好地粘著到SiO2，所以諸如Ti或者TiO2的膠層用在它們之間以獲得更好的粘附。類似地，損失的勢壘層是沉積用於俘獲全部氧否則可能擴散到諸如氧化物的其它層的唯一目的的氧化層。電極被認為包括按照要求的任何粘附或者損失的勢壘層。例如，電極可以包括TiN或者TiAIN層、Ir層和IrO2層，以具有好的金屬勢壘和氧勢壘性能。但是，這種附加層僅僅是要求它們所必需的。某些導電氧化物電極可以提供多個功能。例如，具有一個是釕或者銥的成分以及另一個是鉭或者鈦的成分的三元氮化物和三元氧化物可以充當勢壘層和損失的高溫氧勢壘。另外，電極層的選擇可影響存儲器插塞的存儲器效應特性，並且變成存儲元件的一部分。存儲效應存儲效應是在施加電壓同時容許非破壞性讀取的情況下，顯示電阻狀態改變的滯後現象。非破壞讀取意思是，讀操作對存儲元件的電阻狀態沒有影響。測量存儲單元的電阻通常通過在存儲單元保持為已知電壓之後檢測電流，或者在已知電流流過存儲單元之後檢測電壓而完成。所以，在施加-VW時進入高阻狀態R0以及在施加+VW時進入低阻狀態R1的存儲單元，應該不受在-VR或者+VR執行的讀操作影響。在這種材料中，讀操作之後不一定要有寫操作。應該理解，|-VR|的大小不一定等於|+VR|的大小。在某些情況下，電壓脈衝的細節實際上可影響存儲器插塞的電阻。例如，J.G.Simmons和R.R.Verderber的文章「NewConductionandReversibleMemoryPhenomenainThinInsulatingFilms」(301Proc.Roy.Soc.A.77-102(1967))描述了對通過電壓脈衝持續時間和高度的細節控制的某些MIM結構的存儲效應。在這種系統中，對MIM結構施加某個電壓，然後很快地將電壓降到零將實現與對MIM結構施加相同的電壓，然後慢慢地將電壓降到零不同的電阻狀態。在這種系統中，不需要相反極性的系統電壓脈衝。存儲器插塞的R1狀態可以具有10kΩ到100kΩ的最佳值。如果R1狀態電阻比10kΩ小得多，則電流消耗將提高，因為單元電流高，並且寄生電阻將具有較大影響。如果R1狀態值比100kΩ大得多，則RC延遲將提高訪問時間。但是，可工作的單狀態電阻值也可用如低到5kΩ以及高到1MΩ的電阻實現。一般地，單狀態存儲器將具有10倍分離的R0和R1的可操作電壓。例如，如果1V用作讀電壓(VR)，則R1可以是大約100kΩ並且R0可以是1MΩ，使得電流根據電阻狀態為10μA或者1μA。因為大的電流能夠損壞製造成小尺寸的半導體，因此在大多數情況下，對於存儲電路期望至多100μA。一旦確定了VR，則還可以確定期望的寫電壓(VW)。不僅VW應該大於VR，而且它也應該更充分地遠離VR，以容許少的電壓波動(例如由於製造缺陷)對存儲器插塞具有可忽略的影響。類似地，出於相同的理由，VW應該大於VWth，VWth是電阻材料開始改變電阻率的閾值。典型的VW可以大約為2V，並且VWth可以大約為1.5V。應該注意，存儲器插塞的電阻特性改變大於10倍，在多位電阻存儲單元中可能是期望的。因為存儲器插塞可以進入幾個不同的電阻狀態，因此多位電阻存儲單元是可能的。例如，存儲器插塞可以具有R00的高電阻狀態、R01的中高電阻狀態、R10的中低電阻狀態以及R11的低電阻狀態。因為多位存儲器一般具有比單位存儲器更長的訪問時間，因此利用大於10倍的因子使電阻從R11改變到R00是使多位存儲器與單位存儲器一樣快的一種方式。例如，能夠存儲兩位的存儲單元可以具有與高電阻狀態分開100倍的低電阻狀態。能夠存儲三位或四位信息的存儲單元可能需要與高電阻狀態分開1000倍的低電阻狀態。一般地，多位存儲器中的中間電阻狀態將在對數刻度上均勻地細分介於高電阻狀態和低電阻狀態之間的電阻範圍。例如，如果保存存儲器三位的存儲單元具有10kΩ的低電阻狀態，則六個中間狀態可以具有大約26.8kΩ、72.0kΩ、193kΩ、518kΩ、1.39MΩ和3.73MΩ的電阻狀態。最高的電阻狀態於是將為10MΩ，是低電阻狀態值的1000倍。建立存儲效應儘管存儲器插塞的存儲效應特性好象是通過載流子俘獲支配，但諸如氧遷移或者電解液遷移的其它載流子運輸機制可以存在。即使在載流子電荷俘獲內，主要因素可包括空間電荷限制電流、熱電子發射限制導電、電熱Poole-Frenkel發射或者Fowler-Nordheim量子隧穿。雖然發明人注意到，實驗數據與主要由載流子俘獲建立的存儲效應一致，但他們不希望用對如何建立存儲效應或者在本文描述的任何其它效應如何工作的任何說明來約束。另外，不同的機制可以導致存儲效應，取決於是否已經″形成″界面。形成(或者″電成型″)在涉及MIM結構時，在R.E.Thurstans和D.P.Oxley的″TheElectroformedmetal-insulator-metalstructureacomprehensivemodel″(J.Phys.DAppl.Phys.Vol.35，pp.802-809，2April2002)中進行了描述，並且可認為是「由電場感生的通過電介質的金屬陽極材料的局部絲狀運動」。在這裡，重要的是要注意，蒸發的電介質可能包含空位並且偏離化學計量。當通過電介質得到的細絲承載充足的電流時，它們斷裂留下嵌入在電介質中的金屬島結構。電子導電可能通過激活隧穿而通過此結構。但是，作者警告，「成形過程複雜並且固有地可變。此外，在暴露於水蒸汽、有機物種以及氧...的情況下，隧穿勢壘對它們的特徵變化敏感。因而，器件特徵永遠不能預計一致地產生或者長期穩定而沒有鈍化，有效的密封以及更好的理解形成過程的動力學。」與Thurstans和Oxley的警告相反，某些方法論可用於指導和控制形成，並且甚至沒有形成而獲得存儲效應。例如，簡單地將活性金屬層暴露在氧化物下可以沒有形成而建立存儲效應。相信在那些環境下，通過氧化物和活性金屬層之間的界面建立存儲效應。形成的結構還可以通過在大部分第二更絕緣的材料內沉積一個材料的島而近似。島(與連續的薄膜相反)可以通過多個不同的工藝形成，包括濺射、共同濺射、蒸發、分子束外延、原子層沉積、注入等等，並且一般與兩種材料的表面能有關。本領域技術人員應該理解，在一些工藝而不是其它工藝下，第一材料可以在第二材料的表面上形成島。在一個具體實施例中，一部分非有機半導體材料首先沉積在電極上。然後，導電島形成在半導體材料上。在形成島之後，同一半導體材料的另一部分沉積在島上。然後形成頂部電極，或者在頂部電極之前形成另外的島/半導體材料層。作為更具體的實例，可以採用鑲嵌工藝，其中諸如SiO2的層間電介質在底部電極的之上形成圖案，以便在底部電極上建立空位。然後可以沉積氧化鋁並且拋光SiO2表面，使得一部分空位充滿氧化鋁。少量導電金屬或者氧化物則能形成在氧化鋁的上面，這將優選地在氧化鋁上集結成島形成陣列。能因此濺射另一層氧化鋁，進一步填充空位，後面跟著另一次拋光，然後是另一次島的沉積。能因此沉積最後一層氧化鋁，以完全填滿空位，後面是最後的拋光，以便SiO2/氧化鋁表面平滑。界面層界面層一般是非常薄的層，因為通過將氧化物與活性金屬接觸建立的反應僅僅延伸短的距離，一般小於100埃。界面層的厚度可以通過限制活性金屬的厚度來控制。儘管界面層可以進入不同的電阻狀態，但即使最低的電阻狀態一般也非常絕緣。因此，厚的界面層不會容許任何電流在最佳時段經過存儲單元。為了容許在小尺寸器件(大約數百納米)中的快速訪問時間(大約數十納秒，一般低於100ns)，整個存儲器插塞應該具有不超過大約1歐姆-釐米的電阻率。氧化物通常(而不是必定)將是導電晶體金屬氧化物--作為單晶結構或者多晶結構。一類導電氧化物是鈣鈦礦，它包括兩個或更多個金屬，這些金屬選自由過渡金屬、鹼土金屬和稀土金屬組成的組。鈣鈦礦(通常為ABX3結構的形式，其中對於X是氧或者氟的情況，A具有1.0-1.4的原子大小並且B具有0.45-0.75的原子大小)可以是任何數量的成分，包括水錳礦(例如Pr0.7Ca0.3MnO3、Pr0.5Ca0.5MnO3及其它利用鑭和鈣作為A的PCMO、LCMO等)、鈦酸鹽(例如用Cr摻雜的SrTiO3，也標識為STO:Cr)、鋯酸鹽(例如用Cr摻雜的SrZrO3，也標識為SZO:Cr)、諸如Ca2Nb2O7:Cr和Ta2O5:Cr的其它材料、以及高Tc超導體(例如氧化釔鋇銅，也標識為YBCO)。具體地說，在與稀土金屬La、Pr或者其一些組合以及鹼土金屬Ca、Sr或者其一些組合結合時，MnO3已經被發現在存儲器插塞中使用是有效的。此外，可以使用在其純的形式下可能不導電的一些氧化物，因為它們通過摻雜劑的填加而變為導電，或者如果它們用作非常薄的層(例如大約為數十埃)，而在這樣情況下可以實現隧穿導電。所以，本領域技術人員應該理解，分類為絕緣體但足夠薄而容許隧穿導電的氧化物仍可以被認為是導電氧化物。因為存儲器插塞將需要能夠在小電流切換，因此低電阻是期望的——使導電氧化物比絕緣氧化物更具有吸引力。一種金屬是否是″活性金屬″要通過它與導電金屬氧化物的關係、以及該金屬是否是足夠強的還原劑以還原導電金屬氧化物並且被氧化，以及得到的氧化活性金屬是否絕緣來確定。例如，Al將還原PCMO鈣鈦礦以便形成具有存儲效應的絕緣界面層。其它活性金屬根據導電金屬氧化物，可以包括Ta、Ti、Zr、Y、Hf、Cr和Mg。在一個實施例中，界面層可以被認為是在未變的導電氧化物和未變的活性金屬之間。但是，如果僅僅沉積少量的活性金屬，致使全部的活性金屬被氧化，則界面層將在未變的導電氧化物和界面層之上的電極之間。但是，應該理解，利用活性金屬可能不是用導電氧化物建立存儲效應的唯一方式。具有存儲效應的絕緣層也許能通過摻雜、注入或者使用其它技術來建立。例如，鈦酸鍶(STO)或者鋯酸鍶(SZO)可以通過添加一種元素來摻雜，該元素在替代結晶矩陣中的元素時，具有不同的優選氧化態(在電離時具有不同的電荷)。一般地，摻雜劑將構成總材料的小於10％的分子百分比。在SZO中，具有+3氧化態的鉻(Cr)可以替代具有+4氧化態的鋯(Zr)。電荷不平衡通過建立適當的空位(例如氧空位)、通過改變矩陣元上的化合價、或者通過引入自由載流子(電子或者空穴)來補償。摻雜原子通常根據、至少部分地根據離子半徑的相似性來代替矩陣元。因而，鑭(La)主要代替SZO中的鍶(Sr)，而Cr主要代替SZO中的Zr。在SZO中，陽離子空位是稀少的(即存在少數Sr和Zr空位)，但是陰離子空位(即氧)是普通的。所以，向SZO添加Cr產生了氧空位和自由空穴。但是，Cr的添加通常通過氧空位來補償(一個空位用於每兩個Cr原子)，使得材料基本上保持絕緣。相反，自由電子主要補償SZO中的La。所以，添加La急劇地降低了SZO的電阻。類似地，鉭(Ta)或者鈮(Nb)可以代替Zr，以降低SZO電阻率。此外，空位(陰離子或者陽離子)還可以用於建立電荷阱。由空位所引起的電荷不平衡可以通過補償故意添加摻雜劑的相同機制來補償。因而，用2個Cr原子補償的氧空位沒有提供自由載流子，但是如果用不充足的Cr來全面補償，則氧空位導致自由電子。一些摻雜劑在帶隙中深能級處建立中心。這種摻雜劑建立中心，其中電荷將需要高能級的能量來退出那個能級，有效地用深能級建立了阱。例如，Cr、鐵(Fe)或者鎳(Ni)可以在STO和SZO中建立阱。相反，釔(Y)、La、Nb和Ta將在淺能級建立中心，而這不會是阱。處理可以另外通過例如離子注入發生。在離子注入中，加速的離子穿透固體表面直至某一深度，該深度由離子能量確定。離子注入可用於引入摻雜劑，以形成埋層，以及修改固體表面。另一個處理方法是將活性金屬或者導電氧化物暴露於給定環境中給定溫度下的退火或者氣體下。一些退火可容易地統一到製造中。例如，如果陣列僅具有單個存儲器插塞層，則底層可以受到高溫以便適當地形成導電氧化物。但是，頂層則能在遠低於形成導電氧化物所需的溫度下進行沉積。類似的結果可以通過雷射處理表面之一，或者使表面之一受到等離子過程(諸如等離子蝕刻)來獲得。另一個處理方法可以是使整個結構和/或特定的表面層受到物理再濺射，一般利用Ar和/或O2或者其它惰性氣體等離子。再濺射是通常用於淨化表面的技術。因為當等離子在濺射室中打擊表面時，沒有沉積新的薄膜，因此可認為是與濺射相反。類似地，表面可經受來自離子槍的惰性離子，用諸如電離Ar的加速惰性離子轟擊表面。一般地，這種處理的目標是建立阱。阱還可以用高能輻射或者粒子束轟擊引入。例如，UV和X射線輻射在SiO2中感應阱。此外，中子變形摻雜可用於在矽中建立摻雜原子。此外，阱可以通過電初始化過程建立，在該過程期間，在存在施加的電場的情況下，氧空位通過氧化物漂移。當然，主要的載流機制可以根據界面層的處理而改變。利用界面層的存儲器插塞因此與傳統的MIM結構具有許多相似性。但是，應該注意，界面層不管它是否已經形成，都顯示了存儲器特徵。界面層可以非常粗糙，因此容許許多電流漏洩路徑，這消除了在低電流下形成的需要。應該理解，術語″存儲元件″包括有助於存儲效應的所有層。根據具體實施例，這種層可以包括界面層、導電氧化物、活性金屬層和/或電極。多界面構成夾層式結構可以建立另外的界面。沉積活性金屬/導電氧化物/活性金屬的層將例如建立兩個分離的界面，這將沉積導電氧化物/活性金屬/導電氧化物的層(假定整個中間層不與頂層和底層反應，那將導致僅僅單個界面層)。儘管可以建立多界面，但有時有用的是，對界面進行不一樣的處理，以便使存儲器插塞在單個方向偏置，從而促使期望的滯後效應。僅僅在頂層或者底層中包括摻雜劑，或者利用不同的摻雜劑，容許利用基本上類似的材料，從而在基本上類似的材料之間給予足夠差異以構成並且建立有效界面的同時避免控制問題。因而，例如，包括用鉻摻雜的金屬氧化物鋯酸鍶的導電金屬氧化物層可以夾在兩個基本上類似的導電金屬氧化物層之間。頂部的導電金屬氧化物層可以是用鐵摻雜的鋯酸鍶，這得到p型金屬氧化物層。底部的導電金屬氧化物層是用鈮摻雜的鋯酸鍶，這得到n型金屬氧化物層。這種層的厚度並不關鍵，一般可以使用500，但從100到1000的任何厚度通常都將是足夠的。唯一的約束是保證層足夠厚，使得在存儲元件上施加電壓時，它沒有完全耗盡電荷。中間層的厚度更關鍵，因為隧穿導電是優選的，並且厚度通常將實現在10和100之間，取決於施加到存儲元件的電壓。典型的30的厚度足夠了。通過使頂部的金屬氧化物層具有剩餘的空穴或者電子，並且使底部的金屬氧化物層具有剩餘的電子或者空穴(與頂部金屬氧化物層相反)，有可能在存儲元件的電特性方面建立不對稱。不對稱保證一個極性的程序脈衝總是將材料改變為更高的電阻，並且另一極性的程序脈衝將材料改變為更低的電阻。如果頂部和底部導電金屬氧化物材料相同，則沒有不對稱，並且不管怎樣，首先存儲器材料可以切換。為了避免方向性的這種缺乏，可以使用預先處理技術，比如在存儲器材料上施加高壓脈衝。但是，通過利用稍有不同的材料，這樣一個初始化步驟可以被最小化或者避免。建立底部和頂部金屬氧化物層之間不對稱的另一種方式是使用相同類型的材料，也就是說兩個層都是n型(剩餘流動電子)或者p型(剩餘流動空穴)，但利用不同的流動載流子濃度。值得注意的是，包括在導電金屬氧化物層中的摻雜劑一般以低濃度使用。通常，包括在導電金屬氧化物中的摻雜劑的量按重量計算小於10％，並且更具體地說，大約為按重量計算的1％。用於建立n型和p型區的摻雜劑可以用下列準則選擇。n型摻雜劑具有比它替代的晶格原子更高的化合價(更多正電荷)，因此代替鋯酸鍶或者鈦酸鍶中的Zr或者Ti的n型摻雜劑包括Nb和Ta。類似地，代替Sr的n型摻雜劑包括Y、La以及所有鑭系元素。p型摻雜劑具有比它替代的晶格原子更低的化合價(更少的正電荷)，因此代替Zr或者Ti的P型摻雜劑包括Cr、Mn、Fe、Co、Ni和Al。在鋯酸鍶中獲得空穴導電的另一方式將是在Zr位置用Nb摻雜，並且同時在兩個鄰近的氧位置用氮摻雜，以獲得p型導電率。在本發明的再一個實施例中，底部導電金屬氧化物材料可以用具有所選比率的Mn3或者Mn4離子的氧化鐠鈣錳(PrxCa1-xMnO3)製造。Mn3或者Mn4的比率可以通過在沉積期間改變Pr和Ca原子的比率而調整。頂部導電金屬氧化物可以用具有另一特定比率的Mn4或者Mn3離子的PrxCa1-xMnO3製造，以便頂部金屬氧化物層和底部金屬氧化物層不一樣。以類似的方式，本領域技術人員應該理解，可以僅利用兩層導電金屬氧化物，並不背離本發明的範圍。具體地說，底部導電金屬氧化物層或者頂部導電金屬氧化物層可以從存儲器件去除，因為有效界面仍存在於剩下的導電金屬氧化物層之間，並且電子或者空穴不平衡足以提供不對稱。同樣地，如上所述利用三層僅僅是說明性的，並非表示對本公開的範圍的任何固有顯示，因為許多導電金屬氧化物層中的任何數量都是本發明所預期的。作為本發明的另一個實例，還可能使用不同的材料來形成導電金屬氧化物層，只要這些材料相容。相容材料的實例將具有類似的晶體結構和類似的晶格參數。釕酸鍶(SRO)和鈦酸鍶STO構成這種材料的實例，其中SRO晶體中Sr-Ru原子和STO晶體中Sr-Ti原子之間的距離在彼此的幾個百分點之內。用於其它相容材料的標準將與用於好外延的標準一樣。例如，Si與Al2O3(藍寶石)相容，因為Al2O3晶體的一個平面緊密匹配Si晶面的整倍數。修改各個層的電特性存儲器插塞內各層的電特性可以用幾種技術修改。這些電特性包括但不限於，材料的電阻率以及這種電阻的溫度靈敏度；電荷阱的數量或者量值；以及磁場依賴性。都知道某些金屬氧化物的電阻率取決於各種因素，常常包括以下中的一些薄膜厚度、薄膜的氧含量、化學計量、元素成分、沉積方法和條件、結晶度、微晶大小、結晶取向以及摻雜級和摻雜劑的選擇。當前研究表明，合適的低電阻率(小於或等於1歐姆-釐米)材料可以通過這些參數的明智選擇而實現。本發明的存儲器應用的適當薄膜厚度的一個實例是大約100到3000。越薄的薄膜有時具有越高的張力，通常起因於與種子層輕微的未對準，這能夠導致較高的電阻率。薄膜厚度已經在S.I.Khartsev等人的″ColossalmagnetoresistanceinultrathinepitaXialLa0.75Sr0.25MnO3films″(JournalofAppliedPhysics，Vol.87，No.5，1March2000)中進行了討論。影響電阻率的另一個因素是薄膜的氧含量。通過適當地控制在沉積和退火(如果有)期間對氧的暴露，可以控制電阻率。已經觀察到，通過在氧環境下脈衝雷射沉積所沉積的1500的氧化鑭錳(LMO)薄膜具有比在真空(其它為相等條件)中沉積的薄膜更低的電阻率。參見Y.G.Zhao等人的″Effectofoxygencontentonthestructural，transport，andmagneticpropertiesofLa1-δMn1-δO3thinfilms″(JournalofAppliedPhysics，Vol.86，No.11，1December1999)。在含氧的氣氛中冷卻新沉積的薄膜進一步降低了薄膜電阻率。還觀察到，調整稀土金屬和鹼土金屬的相對量可以修改電阻率。鹼土金屬對稀土金屬較高的比率在某種程度上(例如在氧化鑭鈣錳中高達約50∶50)可以降低電阻率。參見Guo-QiangGong等人的″Colossalmagnetoresistanceof1000000-foldmagnitudeachievedintheantiferromagneticphaseofLa1-xCaxMnO3″(AppliedPhysicsLetters，Vol.67，No.12，18September1995)。此外，已經發現，一些多晶材料可以具有比它們的非晶和單晶對應物具有較低的電阻率。但是，大的改變(即大於約10x)一般不是製造僅僅具有兩個電阻狀態的實際存儲器晶片所需要的(儘管它們可以是保持多位信息所需要的)。除了上述特性，某些工藝和設計特點也是重要的。首先，種子層或者在其上沉積氧化物的其它″襯底″影響氧化物的電阻率及其它特性。常常，襯底的下面結晶取向將外延地傳播到氧化物元素的上部水平。所以，例如，如果下層襯底具有100個方向，則氧化物可以優選地沉積在100個方向上。可選的是，下面的襯底是導電電極，這種貴重金屬(例如鉑)或者諸如LaNiO3的相對導電氧化物。在多晶結構中，適當的微晶大小可以從大約100到大約500的範圍。如果使用超過一種摻雜劑，則摻雜劑可以用來修改各種層相同或者不同的特性。摻雜氧化物，活性金屬層和/或界面可以使電特性更均勻，由此電特性具有更大的可預測性。在特定方面，摻雜改變電阻率。例如，施加電脈衝將電阻率可逆地從高值改變到低值，或者從低值改變到高值；並且摻雜材料可以修改從高值到低值的差的大小。在另一方面，摻雜改變電荷阱的數量或者量值，或者修改電荷阱俘獲電子的能力，因此改善存儲器插塞的數據保持能力。換句話說，摻雜應該促進電子隧穿通過存儲器插塞，並且在存儲器操作期間離開電荷阱。在再一個方面，摻雜又減少了其電阻的溫度靈敏度。在另一方面，摻雜減少了磁場依賴性。交叉點陣列的電特性圖46描述交叉點存儲器陣列的簡化表示。選擇的X線4605和選擇的Y線4610在選擇的單元4615相交。剩餘的未選擇的X線4620和剩餘的未選擇的Y線4625為了簡化各表示為單個組。類似地，選擇的X線4605上未選擇的存儲單元4630、連接到選擇的Y線4610的未選擇的存儲單元4635以及既不連接到選擇的X線4605也不連接到選擇的Y線4610的未選擇的單元4640也為了簡化表示為組。未選擇的存儲單元4630、4635和4640的組合設置為與選擇的存儲單元4615平行，並且因此，在線4605上施加某個Vx時，以及在線4610上施加某個Vy時，讀取的電流將為(Vx-Vy)×(R4615+R4630+R4635+R4640)/(R4615×(R4630+R4635+R4640))，其中R4630、R4635以及R4640是未選擇的存儲單元4630、4635和4640的電阻，並且R4615是選擇的存儲單元4615的電阻。在大陣列中，選擇的單元4615與未選擇的單元4630、4635和4640並聯的合成電阻將顯著小於選擇的單元4615獨自的電阻。同樣，實際上並不讀取具有浮線的選擇的單元4615以及容許電流流過的未選擇的單元4630、4635和4640的電阻。儘管將未選擇的線4620和4625鉗位在特定電壓減少了未選擇存儲單元4630、4635和4640的影響，但這種技術導致通過未選擇單元的電流消耗。例如，如果Vy＝-Vx且未選擇的線4620和4625保持在0V，則選擇的Y線4610上的未選擇的存儲單元4635將通過等於Vx/R4635的電流，該電流在存在高數量的未選擇的陣列線的情況下可以為高。如上所述，較高的電壓一般在寫操作期間施加在選擇的X線4605和Y線4610上。儘管其它單元中的電流漏洩對選擇的元件不是關鍵的，但在大陣列中，電流漏洩幅度可以使得它將需要來自線驅動器的不切實際的大電流。此外，承載未選擇電流的未選擇的存儲單元4630、4635和4640的存儲器狀態可以受到未選擇電流的影響。圖47給出其中每個存儲單元包括二極體的例示性交叉點陣列4700。在電壓Vx施加到選擇X線4705並且Vy施加到選擇的Y線4710時，二極體阻斷電流流過串聯的未選擇存儲單元4730、4735和4740。隨著未選擇的線4720和4725保持浮動，從選擇的X線4705到選擇的Y線4710的電流將專門地通過選擇的存儲單元4715，所以給出對存儲單元4715的電阻值的準確估計。在寫操作期間，二極體還將阻斷通過未選擇存儲單元4730、4735和4740的寄生電流路徑。但是，如果未選擇的線4720和4725浮動，則它們將通過流經未選擇存儲單元4730、4735和4740的電流充電。例如，跨過選擇的X線4705的未選擇線之一將達到Vx-Vfwd，其中Vfwd是二極體上的正向偏壓降，因為線4705處於Vx(它在寫操作期間可能是1/2VW)，並且電流可以流過未選擇的存儲單元。如果Vx足夠高，則臨時流過未選擇存儲單元的電流可以足夠高以幹擾它的電阻狀態。如果未選擇的線4720和4725鉗位在固定電壓，只要Vx高於二極體電壓降，則一些單元將看見恆定電流流過，這是不期望的，因為它可以慢慢影響那些單元的狀態。圖48給出其中每個存儲單元包括背靠背二極體的例示性交叉點存儲器陣列4800。圖49給出背靠背二極體器件的電流電壓或者″IV″特徵曲線。在低電壓，在-VNO和+VNO之間，器件不導電，或者僅僅微微導電。VNO電壓可以被稱為非歐姆電壓，其中導電變得顯著。低於-VNO以及高於+VNO，器件導電。圖50顯示一種類型的線性存儲元件的IV特徵曲線。當正電壓施加到它端子上時，存儲元件具有基本上線性的電阻值，當達到寫閾值電壓VW時，存儲元件的電阻升高。當端子兩端的電壓下降並且變為負時，存儲元件的特徵曲線顯示較高的電阻值。當端子兩端的電壓達到負的寫閾值時，電阻狀態回到較低值。圖51給出線性存儲元件和串聯的背靠背二極體的IV特徵曲線。另一實施例將使用兩個隧道或者背靠背安裝的反向二極體。反向二極體的原理在SzeS.M.的PhysicsofSemiconductorDevices(pp.537-539，1981)中進行了解釋，並且可以用各為500的N+、P+和另一個N+層來實現。回頭參考圖48，寫入交叉點存儲器陣列4800的一個方法是施加Vx＝(VNO+VW)/2以及Vy＝-(VNO+VW)/2到相應的選擇線4805和4810，並且使未選擇的線4820和4825接地。這將導致選擇的存儲單元4815的存儲元件兩端的電壓為Vx-Vy-VNO或者VW，並且在選擇線上的未選擇單元4830和4835的存儲元件上的電壓為(VNO+VW)/2-VNO或者VW/2-VNO/2，並且未選擇存儲單元4840的存儲元件上的電壓為0V，因為在該情況下，未選擇的線4820和4825是接地的。在選擇的X和Y線4805和4810上施加相反極性電壓將對選擇單元中相反的數據編程。所以，如果VW設置為比閾值寫電壓高並且比閾值寫電壓的兩倍低，則在它們的端子上看見VW/2的未選擇單元不被影響，並且在寫操作期間寫入。讀操作將類似地處理，用更低的電壓VR替代VW，以便VR低於閾值寫電壓。在讀的情況下，選擇的存儲元件在它的端子上將看見VR電壓，並且未選擇的存儲元件將看見VR/2-VNO/2，或者如果這個VR小於VNO則為零。在讀期間，另一個有關的問題是漏電流，因為讀操作嘗試通過施加電壓並且讀出電流來確定選擇單元的電阻值。讀出電流的任何改變可以影響讀出值。例如，如果線4810上每個未選擇單元4835漏洩1nA，並且陣列的每條線具有1024個單元，則線上的漏洩將為1023×1nA或者1.023μA。儘管1.023μA在許多系統中可以容忍，但每個單元100nA的漏洩將產生超過100μA的漏洩，這可影響選擇單元的正確讀出。在這種情況下，較小的陣列，也許每條線100個單元，將僅具有100×100nA或者10μA的漏洩，並且仍將是可工作的。存儲元件和串聯的背靠背二極體的備選實施例是將背靠背二極體嵌入在存儲元件中，並且利用一些金屬/半導體界面的非歐姆特性。圖52給出由Pt電極、晶體PCMO、薄層Al以及顯示非歐姆特性的另一Pt電極組成的層疊的典型IV曲線。儘管這種材料顯示低於VNO的某一漏洩，但它仍可適用於較小的陣列，並且可以改善為在較大的陣列中使用。為了使用這個實施例，存儲元件的閾值寫電壓必須調整。諸如肖特基效應的典型非歐姆特性將導致VNO低於1V。如果VW高於VNO，則未選擇的單元在存儲元件上將看見(VW-VNO)/2，這將在未選擇存儲單元中產生不期望的電流。為了避免或者減少此電流，可取的是保持VW接近於或者低於VNO。所以，寫閾值電壓將不得不通過改變諸如厚度、氧含量、晶體結構、化學計量等導電金屬氧化物特性來調整，以實現低於VNO的寫閾值。製造方法圖53給出部分處理的集成電路直至完成底部生產線前道工序(FEOL)處理的部分5300的橫斷面視圖。p型襯底5310在n井5315之下，而n井5315又在p井5320之下，兩個N+島5325和5330產生在p井5320之內，以形成反向偏置的p-n結。第一層間電介質(ILD)5305形成在p井5320之上。可在第一ILD5305內形成選擇線5335，其中標準多晶矽柵可控地接通兩個N+島5325和5330之間場效應電晶體(FET)型導電。為簡單起見以及低成本製造，選擇的FEOL工藝可以是諸如矽、鍺、砷化鎵、矽-鍺和矽絕緣體等許多標準IC工藝中的任何一個。這個實施例中的FEOL工藝可被限定為在器件製造直至但就在第一金屬化之前在半導體晶片上執行的操作，且可結束於第一ILD5305的化學-機械拋光(CMP)。為了簡化本發明的描述，下列實施例通常用矽工藝描述，但要理解，本發明的範圍不限於此。圖54給出在圖53的FEOL段5300中形成導電插塞之後進一步處理的集成電路5400的橫斷面視圖。在顯示的工藝中，有許多接觸孔，每個接觸孔相當於期望導電插塞的位置，這些接觸孔首先通過第一ILD5305形成。勢壘/粘附層5405和5410然後能在接觸孔內濺射。注意，濺射是一種物理的汽相沉積技術。具體的濺射成分將取決於所採用的導電插塞材料，並且可以100的Ti跟著200的TiN。接下來，導電插塞材料可以在勢壘/粘附層5405和5410上面的接觸孔內沉積。如圖所示，導電插塞可以是用5000的W摻雜的鎢(W)-插塞5415和鎢(W)-插塞5420，利用化學氣相沉積(CVD)，後面跟著深腐蝕工藝或者化學機械拋光(CMP)，以去掉第一ILD5305表面上過多的導電插塞材料。圖55給出在圖54的部分處理的集成電路5400的頂上部分形成中間存儲器插塞段之後進一步處理的集成電路5500的橫斷面視圖。首先，沉積底部電極5505。底部電極5505又可以由多層組成，比如500厚的TiAlN勢壘層以防止金屬相互擴散，後面是500的LaNiO3或者1000的Pt。這些層可以通過濺射沉積。接下來，在底部電極5505的之上沉積導電氧化物5510。導電氧化物可以是500的具有Pr0.7Ca0.3MnO3(PCMO)化學計量的材料，並且可取的是在小於或等於大約600℃下通過諸如濺射、後面是退火的物理汽相沉積技術沉積。退火步驟幫助恢復預期的晶體結構和導電氧化物5510的材料成分。接下來，可以利用濺射沉積頂部電極5515。頂部電極可以具有類似於底部電極5505的成分，除了小的活性金屬層(例如10的Al)首先沉積在導電氧化物5510上。標準的光刻法和適當的多步蝕刻過程然後能用來將底部電極/導電氧化物/頂部電極層形成圖案到存儲器插塞中。作為可選的改善，底部電極5505和頂部電極5515之一或者兩者可以由導電層和勢壘層組成，以防止金屬相互擴散。眾多的濺射技術可以用來進一步改善中間存儲器插塞段的形成。在離軸濺射過程中，靶面、要濺射材料的供應者以及襯底表面、要濺射材料的接收者都定向為大致彼此正交，約為70度到90度。離軸濺射的優點包括最小化在同軸反應離子濺射過程期間由於離子衝擊導致的材料破壞。另一個實現可包括兩個反向的靶子作為對向靶濺射(FTS)。在共濺射過程中，沉積的材料從超過一個靶子同時濺射，以便產生超過一種材料的等離子，由此在襯底襯底表面上同時沉積超過一種材料。因而，共濺射的優點包括材料成分的靈活性。在連續沉積過程中，就地多層薄膜沉積發生在同一沉積室內，並不斷開真空。此沉積技術最容易完成，例如在濺射機器中通過保持襯底在一個位置同時切換靶子，或通過切換一個系統內的沉積室。通過不斷開真空，由暴露於空氣引起的大量汙染和氧化問題得以避免。給出上述討論，導電氧化物5510的沉積可以有利地採用共濺射技術。用於底部電極5505、導電氧化物5510和頂部電極5515的三個濺射過程中的至少一個可採用離軸濺射技術。此外，在這三個濺射過程中，至少兩個連續的濺射過程可有利地使用連續沉積技術。然後，這些層被形成圖案(光限定)，以在觸點5420之上建立層疊5505、5510和5515。作為另一個選項，可沉積蝕刻終止/擴散勢壘5520以保護PCMO不會相互擴散。蝕刻終止/擴散勢壘5520將圍繞底部電極5505、頂部電極5515和導電氧化物5510的暴露表面，如圖所示。注意，蝕刻終止/擴散勢壘5520是雙功能層，它還充當製造工藝中的蝕刻終止層。還要注意，蝕刻終止/擴散勢壘5520形成側壁層，它圍繞底部電極5505、導電氧化物5510和頂部電極5515的側表面。蝕刻終止/擴散勢壘5520可以由250的Si3N4、TiO2或者Al2O3製成。作為材料改善，導電氧化物5510的沉積後面可以跟著對導電氧化物5510和後面沉積的頂部電極5515之間界面特性的修改。更具體地說，修改界面特性可以通過離子注入、各種氣體中就地等離子處理、或者各種氣體中就地退火而進行。可能的氣體可包括氬、氧或者氫。圖56給出在完成在圖55的部分處理的集成電路5500的頂上中間存儲器插塞段的形成之後進一步處理的集成電路5600的橫斷面視圖。作為澄清，在從下向上計數IC組件時，中間存儲器插塞段包括高於第一ILD5305上表面的全部IC組件，如圖54所示，直至第二ILD5605的上表面。第二ILD5605沉積在蝕刻終止/擴散勢壘5520的上面。第二ILD5605可以由厚的SiO2層製成，然後通過化學機械拋光(CMP)展平。在位置和幾何上對應於頂部電極5515的多個通孔，能因此用標準光刻法和通孔蝕刻形成。然後，在通孔內部濺射勢壘/粘附層5610和5615。具體的濺射成分可以是100的Ti跟著200的TiN。接下來，導電插塞材料沉積在勢壘/粘附層5610和5615頂上的接觸孔內。導電插塞可以是用5000的W摻雜的W插塞5620和W插塞5625，利用化學氣相沉積(CVD)，後面跟著深腐蝕過程或者CMP，以去掉第二ILD5605表面頂上過多的導電插塞材料。作為工藝改進，退火步驟可以在此時發生，以幫助恢復原始的晶體結構和中間存儲器插塞段的材料成分。圖57給出在中間存儲器插塞段的頂上完成頂部金屬化段形成之後完全處理的集成電路5700的橫斷面視圖。作為澄清，在從下向上計數IC組件時，頂部的金屬化段包括高於中間存儲器插塞段的全部IC組件。利用標準過程，可以在圖56的部分處理的集成電路5600上形成一個或多個金屬化層。在此實施例中圖解了兩個金屬化層。第一金屬化層可用於形成基準線5705和金屬插塞5710，它最終連接兩個W插塞5620和5715。W插塞5715用來將在第二金屬化層期間形成的數據線5720通過用於支撐數據線5720的第三ILD5725連接到金屬插塞5710。W插塞5715和第三ILD5725分別利用類似於之前描述的那些過程形成。作為工藝改進，退火步驟可以在此時發生，以幫助恢復原始晶體結構和完成的IC的材料成分。現在本領域技術人員應該清楚的是，儘管底部生產線前道工序段5300顯示為具有FET的附加物，其中N+島5325的端子通過W插塞5420連接到存儲器件的底部電極5505，但一般來說，可以作為替代實現任何其它IC組件來連接底部電極5505，從而適合相應的應用。一些實例是電阻器、電容器或者像二極體的非歐姆器件。為了進一步闡明空間定向和對準存儲器件，X-Y-Z笛卡爾座標系可以參考圖55設置電極5505和5515與導電氧化物5510之間的界面通常定義X-Y面，而通過存儲器件的電流方向基本上平行於Z軸。圖58給出了另一個完全處理的集成電路5800橫斷面視圖，其中中間存儲器插塞段的存儲器件還包括硬掩膜5530層的特徵以及隔片5525。除了這些製造工藝在本文描述的特徵，完全處理的集成電路5800與在圖57中給出的完全處理的集成電路5700一樣。隔片5525可以由圍繞頂部電極5515的介電材料製成。介電材料的一些實例為Si3N4、SiO2、TiO2、SiON或者Al2O3。硬掩膜5530一般由電導電材料製成，它具有與頂部電極5515類似的X-Y橫截面。硬掩膜5530是用作蝕刻掩模的掩蔽材料，以保護在其下面的薄膜在等離子蝕刻室中不被蝕刻。硬掩膜材料可以分成兩類絕緣體或者導體。通用的絕緣硬掩膜材料是氧化物和氮化物。通用的導電硬掩膜材料是二元氮化金屬，包括TiN、TaN、WN等等，以及三元氮化金屬，包括TiSiN、TiAlN、TaSiN等等。硬掩膜對標準光刻膠的一個優點在於，硬掩膜可以抵抗需要高溫的幹蝕刻過程。通常，要求高溫下的反應離子蝕刻(RIE)來蝕刻貴重金屬或者複雜的金屬氧化物，因為與它們的蝕刻有關的困難，特別是蝕刻副產品的揮發性的原因。由於上述定義底部電極5505、導電氧化物5510以及頂部電極5515的外形的蝕刻步驟的影響，導電氧化物5510的外圍常常被等離子區離子破壞，導致Z方向的相應漏電流導電。此漏電流可以使通過大部分導電氧化物5510的電流導電短路，因此是不希望有的，並且對存儲器件的操作有害。引入隔片5525使得頂部電極5515沿X-Y平面的橫截面積小於導電氧化物5510的橫截面積。隔片5525在電極5515的側面和導電氧化物5510的邊緣之間產生電阻。由此，隔片5525的X-Y覆蓋區可以作得足夠大，以使頂部電極5515的側面和導電氧化物5510的邊緣之間的電阻足夠高，以使得漏電流導電的影響可以忽略。圖59A到圖59E詳細給出了能用於形成圖58的存儲器件5800的硬掩膜5530和隔片5525特徵的各種處理步驟的例示性序列。圖59A僅圖解了在濺射底部電極層5505、濺射導電氧化物5510、濺射頂部電極層5515以及沉積硬掩膜層5530的步驟之後的存儲器件。硬掩膜層可以用諸如化學氣相沉積、自旋塗敷或者濺射等各種方法沉積。象以前一樣，導電氧化物5510的沉積後面可以跟著對導電氧化物5510和後面沉積的頂部電極5515之間界面特性的修改。更具體地說，修改界面特性可以通過離子注入、就地氬等離子體處理、就地氧等離子體處理、在氬中的就地退火或者在氧中的就地退火而進行。圖59B和圖59C圖解利用光刻膠5535的光刻法蝕刻的步驟，硬掩膜層5530和頂部電極層5515都具有小於隨後形成圖案的導電氧化物5510的橫截面。然後，介電材料沉積在頂部以形成隔片5525。圖59D圖解在各向異性幹蝕刻之後的存儲器件，其中介電材料在Z方向比X和Y方向具有高得多的蝕刻率，以產生圍繞頂部電極5515和硬掩模5530的側表面的側壁隔片5525。圖59E圖解在蝕刻導電氧化物層5510和底部電極層5505之後的存儲器件。作為可選的進一步去掉導電氧化物5510被破壞的外圍的措施，可以應用溼蝕刻的另外淨化步驟，從而有選擇地去掉導電氧化物側的50-150的材料，因而形成底切。圖60給出又一個完全處理的集成電路6000的橫斷面視圖，其中中間存儲器插塞段的存儲器件包括底切5540。幾何學上，底部電極5505的X-Y橫截面比導電氧化物5510的更大。類似地，頂部電極5515的X-Y橫截面比導電氧化物5510的更大。除了底切5540，完全處理的集成電路6000另外與圖57中給出的完全處理的集成電路5700一樣。回頭參考圖55及其相關描述，在將底部電極/導電氧化物/頂部電極層形成圖案到存儲器插塞中之後，可以應用可選的溼蝕刻的淨化步驟，以便有選擇地去除導電氧化物5510側面的50-150，因而形成如圖60所示的底切5540。底切5540的目的是直接去除多電阻狀態元件5510被破壞的外圍，否則將導致不希望有的Z方向的漏電流導電，如上所述。高溫製造如上所述，用於存儲器插塞的製造技術一般將規定需要在存儲器插塞之下的層(例如電晶體存儲器陣列中的選擇線；以及交叉點陣列中的驅動器電路和底部導電線)。因為某些製造工藝(例如基於溶液的自旋後面是高溫退火、脈衝雷射器沉積、濺射以及金屬有機物化學氣相沉積)可能需要高溫，因此難熔金屬可以用於這些層，以便它們可以經得起該溫度。集成電路中典型的金屬線由鋁或者銅製成。但是，這些金屬具有相當低的熔點，並且形成的金屬線的結構完整性在它們被熔化的情況下被破壞。此外，這些材料甚至不能經得起遭受到低於它們熔點的溫度。例如，儘管鋁的熔點為660℃，但它通常將不會暴露於高於400℃的溫度。在這種溫度下，鋁原子開始擴散到其它區域，也許與襯底上的其它半導體元件反應，幹擾那些元件的特性。擴散隨著溫度的升高而增加，在450℃變得基本上不能工作。所以，如果使用典型的低溫導電線(即鋁或者銅)，則第一金屬線之上的任何材料將限制到它們被認為是″穩定″金屬的溫度。但是，大部分的製造工藝需要高溫以生長多電阻狀態元件的晶體或者多晶結構。在這種工藝中，高溫一般在600℃和800℃之間。所以，利用能經得起高溫的導電線有時是需要的。高熔點金屬通常稱為難熔金屬，並且包括鎢、鉬、鉭、鈮、鉻、釩和錸，以及較少見的鋯、鎝、釕、銠、鉿、鋨和銥。但是，後面提到的金屬中的一些在集成電路工藝中使用可能不實際。難熔金屬還包括具有高熔點的任何化合物和合金。另外，在許多應用中，可取的是使用具有低電阻率的材料以便改善存儲器訪問時間並允許更長的陣列線。另外，一般能使用具有高於期望工藝溫度至少100℃的熔點的任何導電材料。例如，在鋁的情況下，鋁熔點以下200℃的期望工藝溫度通常是可取的。所以，最佳的導電陣列線將是具有低電阻率的難熔金屬，它具有高於使用的高溫處理至少100℃的熔點。導電線不是可能需要經得起高溫處理的唯一元件。一般，僅僅在存儲器插塞的高溫處理之後沉積的層免於那些高溫。由於在存儲器插塞的形成之後不需要高溫步驟，因此存儲器的頂層不需要具有高熔點。所以，這種層可以用標準金屬化材料諸如鋁、銅或者鋁合金諸如鋁矽合金、鋁矽銅合金或者鋁銅合金製造。可能需要經得起高溫處理的元件可包括多電阻狀態材料、可能的非歐姆器件、適當的電極、導電陣列線的底層以及將存儲單元的電極連接到導電陣列線的接觸插塞。由貴重金屬製造的電極，二元或者三元氧化物和氮化物、以及導電金屬氧化物是耐熱的。可以充當犧牲層的耐高溫材料的實例包括三元氧化物，比如氧化釕鉭、氧化釕鈦、氧化銥鉭或者氧化銥鈦，以及三元氮化物，比如氮化釕鉭、氮化釕鈦、氮化銥鉭或者氮化銥鈦。存儲電阻狀態的機制利用存儲或者俘獲的電荷是在非易失性存儲單元中存儲數據的主要機制。在器件操作期間，這些俘獲的電荷用於修改例如FET的矽表面導電性。相應的一般器件配置在圖61中給出。FET6100包括由控制柵極6110分離的源極6130和漏極6120。該FET6100可以為n型或者p型。為簡單起見，將描述n型FET。因而，漏極6120和源極6130都由n摻雜半導體材料製造，而襯底6140由p摻雜半導體材料製造。當正電壓施加到控制柵極6110時，襯底6140內的電子被向控制柵極6110吸引，並且在襯底6140內且在控制柵極6110之下的稱為「溝道」的區域中形成反型層6150。然後，溝道容許漏極6120和源極6130之間的電流導電。儘管給出上述描述，氧化物6170內以及控制柵極6110和襯底6140之間任何俘獲電荷6160的存在將修改施加到控制柵極6110以建立反型層6150的電壓要求值。對於負俘獲電荷6160的情況，俘獲電荷的數量越高，則需要的電壓將越高。理由是，在氧化物中俘獲的負電荷將推開電子遠離溝道，迫使較高的正電壓施加在控制柵極6110上，以抵消此效應。對於每個上述器件，俘獲電荷的數量可以通過各種機制改變。檢索數據能因此伴隨有感測產生反型層所要求的電壓。類似地，本發明中的存儲器材料還具有用俘獲電荷修改的電阻狀態。如上所述，存儲器材料可以是各種材料中的任何一種，並且將最普遍的是處理為導電的絕緣體或者半導體。電流載流子可以是帶負電荷的電子或者帶正電荷的空穴。電流載流子阱位置或者簡單地阱是存儲器材料內使存儲器材料的帶隙內存在局部能級的區域。這些阱因而能夠俘獲或者箝制存儲器材料內的電流載流子，並且影響它的電阻。此外，充電或者放電阱的程度取決於帶隙內的局部能級。此外，載流子佔用率可以受施加在存儲器材料上的電場的影響，並且伴隨有相應的電流流過。一般地，電場在它影響載流子佔用率之前將需要超過某個閾值。因此，適當設計的存儲器插塞的電阻可以通過多個值跟著相應數量的所施加電壓閾值切換。現在描述產生和配置這些阱的方式。對於晶體存儲器材料，阱可位於晶格內。但是，對於多晶存儲器材料，阱可位於晶粒邊界內或者分子結構內。為了促進阱的形成，外加的材料，稱為摻雜劑，可被微量地引入存儲器材料中。一般地，摻雜劑將構成小於總材料10％的分子百分比。因此，一些摻雜劑在帶隙內深能級處建立俘獲中心。也就是說，一旦在這些俘獲中心被捕獲，電流載流子將需要獲得足夠量的能量，以恢復它的移動性。例如，元素Cr、Fe或者Ni可以在STO和SZO中在深能級建立阱。另一方面，元素Y、La、Nb和Ta主要在一般不充當阱的淺級處建立中心。參見P.Koidl等人的技術文章「PhotochromisminNi-dopedSrTiO3」(PhysicalreviewB，Vol.14，No.7，Oct.7，1976PP.2703-2708)以及S.A.Basun等人的「PhotoinducedPhenominainSrl-xCaxTiO2，0＜＝x＜＝0，12」(Ferroelectrics，1996，Vol.183，PP.255-264)。阱還可以用高能輻射或者粒子束轟擊引入到存儲器材料中。例如，UV和X射線輻射在SiO2中感應阱。此外，中子變形摻雜已經用於在矽中建立摻雜原子。阱還可以在它的製造期間固有地在存儲器材料內產生。這種機制的實例之前已經描述了。此外，阱可以通過電初始化過程建立，在該過程期間，在存在施加的電場的情況下，氧空位漂移通過複雜的金屬氧化物。參見RainerWaser等人的參考資料「DCElectricalDegradationofPerovskite-TypeTitanates(Ceramics，SingleCrystal，AModeloftheMechanism)I，IIIII」(J.Am.Ceram.Soc.，73[6]1990PP.1645-1663)以及J.G.Simmons和R.R.Verderber的「Newconductionandreversiblememoryphenomenainthininsulatingfilms」(Proc.Roy.Soc.A.301，1967PP.77-102)。俘獲電荷的存在修改或者改變了大容量存儲器材料的導電率。圖62A中給出一個實例，它描述了存儲器材料6200具有電荷阱6210的一段。每個電荷阱6210顯示為承載一定量的負電荷。這裡，電荷阱6210用於通過推開在附近移動的那些電子來減少電子流動。另一方面，相同的電荷阱6210能夠通過吸引在附近移動的那些空穴來增強空穴流動。因而，根據它的極性，俘獲電荷可以提高或者耗盡它附近的自由電流載流子的濃度。圖62B中給出的相應能帶圖，其中顯示導帶EC和價帶EV的局部高度6220。俘獲電荷的存在根據電荷類型，提高或者降低了頂部電極處對存儲器材料觸點或者在底部電極處對存儲器材料觸點的肖特基勢壘的高度。俘獲電荷將通過在觸點處引入相反電場來提高相同電荷極性的自由載流子的肖特基勢壘。另一方面，俘獲電荷將通過在觸點處引入增強電場來降低相反極性的自由載流子的肖特基勢壘。因此，較高的肖特基勢壘用於提高俘獲電荷存儲器件的電阻，反之亦然。肖特基勢壘的相應能帶圖顯示在圖63中，其中左側沒有帶電阱，但右側具有帶電阱6300，並且自由載流子是電子。金屬電極和CMO薄膜之間的界面可具有耗盡區，就像肖特基勢壘一樣，並且在界面的阱可影響導電。阱到阱的跳躍，在容許雙極性導電的同時，受到俘獲電荷存在的影響，並且圖64給出了沒有(左手邊)和具有俘獲電荷(右手邊)的能帶圖。Frenkel-Poole導電是來自適度深阱的電場輔助熱離子發射。這裡，在其它能級中俘獲的電荷，雖然不參與電流載流子的發射，但也可影響電阻。在此機制之下，存在兩種類型的阱，參與Frenkel-Poole導電的阱和對電阻存儲效應起作用的帶電阱。相關的俘獲電荷將通過以類似於上述機制的方式修改勢壘高度來影響電阻。圖65示出了沒有(上)和具有俘獲阱(下)的Frenkel-Poole導電的相應能帶圖。隧穿導電可以發生，其中電流載流子從電極直接隧穿到肖特基樣結構中的導帶(對於電子)或者價帶(對於空穴)。這裡，耗盡區中的俘獲電荷能夠以類似如上所述的肖特基勢壘機制的方式來影響電阻。在圖66中圖解通過沒有(左手邊)和具有帶電阱(右手邊)的肖特基結的隧穿導電的相應能帶圖。軌道排序是一種機制，其中晶格中的電子軌道具有優選方向，一般為有序的圖案，使得晶格的電阻率將比其中有序的圖案被添加的帶電阱破壞的情況更高。直接隧穿是一種機制，在此其間來自半導體中導帶的電子跨過絕緣體直接(即沒有改變能量)傳遞到導體的導帶中。直接隧穿的概率是勢壘電子隧道通過的寬度(即氧化物厚度或者界面層或者其它絕緣結構)的非常強的函數。為了俘獲電荷導電金屬氧化物存儲器為非易失性的，俘獲電荷必須保持被俘獲，直到故意地減少粒子數。在其中藉助於電場感應的隧穿過程填充阱以及減少阱粒子數的情況下，具有固定能級的阱不會導致非易失性，因為電荷將能夠放電(或者充電)，而沒有外加的偏壓。但是，非易失性俘獲電荷導電金屬氧化物存儲器可通過將″能級移動″阱引入到氧化物中而產生。能級移動阱是這樣一種阱，其中減少阱粒子數所要求的能量比填充它所要求的能量更大，這是由於緊跟在阱被填充(或者減少粒子數)之後發生的弛豫過程。對於非易失性，電子能級移動阱必須具有在沒有填充時高於鄰近的金屬電極的費米能級的能級，並且在填充時低於費米能級的能級。存在幾個可能的可導致這種能級移動的鬆弛機制。一個這種機制是對稱的晶格畸變，它在由於阱電荷狀態改變(電子光子交互作用)而產生局部電場改變時發生。此機制在離子固體中特別有效。相關現象是稱作Jahn-Teller效應的不對稱畸變。此外，諸如鍵形成的電子過程可導致阱能級的移動。偶極極化也可用於移動阱能級。對於本領域技術人員，儘管從圖62A到圖66的電荷以及能帶圖基本上圖解了導帶EC附近的電子導電，但很清楚，與以上相同的機制也同樣可適用於價帶EV附近的空穴導電。所以，阱能以各種方式被充電和放電，每個機制潛在地改變存儲器材料的電阻。例如，在高電場下，電流載流子可以從電極隧穿到阱，或者在相鄰阱之間隧穿。作為另一個實例，阱還可以通過用較低的能量俘獲自由電流載流子而充電。顯然，阱的濃度，按分子計算、按重量計算或者按體積計算，也將確定它們對存儲器材料電阻的淨的總效應。下列解析表達式，雖然不是完全集，但包括了一些已經在″PhysicsofSemiconductordevices″(2ndEditionS.M.Sze，PublisherJohnWileySons，1981)中確定的模型化表達式，以解釋以上的發射肖特基發射J=A*T2exp[-q(B-q/4ikT]]]>其中電壓和溫度的關係為Frenkel-Poole發射J~exp[-q(B-q/ikT]]]>其中電壓和溫度的關係為~Vexp(+2aV/T-qB/kT)]]>隧道或場發射其中電壓和溫度的關係為～V2exp(-b/V)歐姆導電J～ξexp(-ΔEae/kT)其中電壓和溫度的關係為～Vexp(-c/T)離子導電J～(ξ/T)exp(-ΔEai/kT)其中電壓和溫度的關係為其中A*＝有效的Richardson常數，φB＝勢壘高度，ξ＝電場，εi＝絕緣體動態電容率，m*＝有效質量，d＝絕緣體厚度，ΔEae＝電子的激活能量，約化普朗克常數，ΔEai＝離子的激活能量，以及aq/(4id).]]>V＝ξd，J＝電流密度，V＝端電壓。與V或者T無關的正常數是b、c以及d′。所描述的俘獲電荷存儲元件的製造基本上是多層的薄膜結構，其中每個薄膜一般厚度小於10μm，它包括(1)提供在其上首先形成底部電極材料的襯底，(2)用各種處理或者調整方案中的任何一種形成或者沉積存儲器材料，(3)形成或者沉積頂部電極材料，以及選擇性地(4)用各種方式調整結構。一些用於存儲元件的特定製造工藝包括基於溶液的自旋後面是高溫退火、脈衝雷射沉積(PLD)、濺射以及金屬有機物化學氣相沉積(MOCVD)。在頂部電極對存儲器材料觸點以及底部電極對存儲器材料觸點之一或者兩者通過添加二極體而製造為非歐姆性時，二極體可以是(i)用非晶、微晶、多晶或者單晶半導體(例如Si、Ge、SiGe、GaAs、InP等)製造的PN結二極體；(ii)金屬半導體肖特基二極體；(iii)結型場效應電晶體，其中柵極連接到源極(或者漏極)；(iv)柵極浮動或者連接到源極或連接到漏極的MOSFET；(v)齊納二極體、雪崩二極體或者隧道二極體；(vi)四層二極體(SCR)；(vii)由非晶、微晶、多晶或者單晶半導體製造的P-I-N二極體。還有另一個實現包括金屬-絕緣體-金屬(MIM)隧穿器件。結束語儘管本發明已經以它目前預期的最佳方式進行了描述，但很明顯它可以進行各種修改、工作狀態以及實施例，全部在本領域技術人員的能力和技能之內並且不需要進行進一步的發明性活動。例如，一些技術可以被用於其它類型的存儲器，這些存儲器用相對小電流或者電荷量快速地切換，比如硫族化物、銀樹枝狀晶體、分子、聚合物或者有機存儲器。因此，旨在要通過專利證書保護的那些在權利要求書中闡明，並且包括落入權利要求的精神和範圍之內的全部變化以及修改。權利要求1.一種存儲器，包括非易失性存儲單元陣列，每個存儲單元包括兩端子存儲器插塞，所述存儲器插塞在施加第一極性的第一寫電壓時從第一電阻狀態切換到第二電阻狀態，並且可逆地在施加極性與第一極性相反的第二寫電壓時從第二電阻狀態切換到第一電阻狀態；控制總線，它承載表示期望讀操作還是寫操作的信號；地址總線，它承載表示特定存儲單元或者特定存儲單元組的信號；數據總線，它承載表示與所述特定存儲單元或者所述特定存儲單元組有關的信息的信號；外圍電路，它對所述地址總線上的信號解碼，並且如果所述控制總線承載表示寫操作的信號，則將所述特定存儲單元或者選擇的存儲單元特定組置於對應於所述數據總線上的信號的電阻狀態；以及如果所述控制總線承載表示讀操作的信號，則將所述數據總線上的信號設置為對應於選擇的存儲單元或者選擇的存儲單元組的電阻狀態。2.如權利要求1所述的存儲器，其中所述外圍電路包括存儲數據信號的緩衝器。3.如權利要求1所述的存儲器，其中所述存儲器能夠存儲至少兆位的信息，並且具有不超過100納秒的訪問時間。4.如權利要求1所述的存儲器，其中所述存儲器插塞包括導電金屬氧化物。5.如權利要求4所述的存儲器，其中所述導電金屬氧化物是鈣鈦礦。6.如權利要求4所述的存儲器，其中沉積活性金屬，使得它與所述導電金屬氧化物接觸。7.如權利要求1所述的存儲器，其中所述陣列是交叉點陣列。8.如權利要求7所述的存儲器，其中所述交叉點陣列是具有多個存儲器插塞層的層疊交叉點陣列。9.如權利要求8所述的存儲器，其中至少兩個存儲器插塞層共用一個導電陣列線層。10.如權利要求7、8或者9所述的存儲器，其中所述存儲器插塞對在第一極性的第三電壓和極性與第一極性相反的第四電壓之間範圍的電壓顯示很高的電阻，第一寫電壓具有比第三電壓更大的幅度，並且第二寫電壓具有比第四電壓更大的幅度。11.如權利要求10所述的存儲器，其中所述交叉點陣列能夠以頁面模式訪問。12.如權利要求10所述的存儲器，其中所述交叉點陣列能夠以突發模式訪問。13.如權利要求10所述的存儲器，其中至少一部分所述外圍電路在所述交叉點陣列的下面。14.如權利要求10所述的存儲器，其中所述外圍電路包括x方向選擇電路和y方向選擇電路。15.如權利要求14所述的存儲器，其中所述x方向選擇電路包括從主解碼器、輔助解碼器和基準接收輸入的驅動器。16.如權利要求15所述的存儲器，其中所述驅動器與其它驅動器共用節點。17.如權利要求1所述的存儲器，其中所述陣列是單個電晶體陣列，使得每個存儲單元包括與所述存儲器插塞串聯的半導體器件。18.如權利要求17所述的存儲器，其中所述半導體器件是根據選擇線的電壓而控制流過其存儲單元的電流的電晶體，其中所述選擇線的電壓由解碼的地址總線信號控制。19.如權利要求18所述的存儲器，其中所述存儲器插塞的一個端子與基準電壓電接觸。20.如權利要求19所述的存儲器，其中兩個鄰近的存儲單元共用基準電壓。21.一種存儲器，包括非易失性存儲單元陣列，它能夠存儲至少兆位的信息，並且具有不超過100納秒的訪問時間，每個存儲單元包括兩端子存儲器插塞，所述存儲器插塞在施加第一極性的第一寫電壓時從第一電阻狀態切換到第二電阻狀態，並且可逆地在施加極性與第一極性相反的第二寫電壓時從第二電阻狀態切換到第一電阻狀態；以及外圍電路，可操作地將第一寫電壓或者第二寫電壓傳遞到選擇的存儲單元或者選擇的存儲單元組，所述外圍電路還可操作地確定存儲單元或者存儲單元組的電阻狀態。22.如權利要求21所述的存儲器，其中所述外圍電路包括存儲信息的緩衝器。23.一種存儲器，包括非易失性存儲單元陣列，每個存儲單元包括能夠顯示電阻範圍的兩端子存儲器插塞，所述存儲器插塞可操作地在施加第一極性的電壓脈衝時經歷電阻增加，在施加極性與第一極性相反的電壓脈衝時經歷電阻減小，以及在施加讀電壓脈衝時電阻沒有顯著變化；以及外圍電路，可操作地選擇存儲單元或者存儲單元組，施加讀電壓脈衝到選擇的單元或者單元組，以確定存儲的信息，以及如果期望寫操作，並且如果至少一個選擇的單元不具有期望的電阻，則傳遞可操作地改變所述至少一個選擇的單元的電阻的至少一個電壓脈衝。24.如權利要求23所述的存儲器，其中每個存儲單元可以寫入電阻範圍內的至少四個不同的電阻。25.如權利要求23所述的存儲器，其中所述存儲器形成在包括微處理器電路的襯底上。26.如權利要求23所述的存儲器，還包括控制總線，它在期望寫入時承載寫允許信號脈衝，所述寫允許信號脈衝具有一個終點；地址總線，它承載表示特定存儲單元或者特定存儲單元組的信號；以及數據總線，它承載表示與所述特定存儲單元或者所述特定存儲單元組有關的信息的信號；其中所述外圍電路直到所述寫允許信號脈衝已經結束之後，才傳遞可操作地改變所述至少一個選擇的單元的電阻的至少一個電壓脈衝。27.如權利要求23、24、25或者26所述的存儲器，其中所述存儲器插塞包括大部分第二更絕緣材料中的一種材料的島構造。全文摘要提供一種存儲器(3700)。存儲器包括非易失性存儲單元陣列(3720)，每個存儲單元包括兩端子存儲器插塞，存儲器插塞在施加第一寫電壓脈衝時從第一電阻狀態切換到第二電阻狀態，並且在施加第二寫電壓脈衝時，相反地從第二電阻狀態切換到第一電阻狀態。文檔編號G11C11/15GK1977337SQ200480043484公開日2007年6月6日申請日期2004年5月3日優先權日2004年5月3日發明者C·J·舍瓦利耶,W·I·金尼,S·W·龍科爾,D·裡納森,J·E·小桑切茲,P·斯沃布,E·R·沃德申請人:統一半導體公司