極化碼的編碼方法、解碼方法、編碼設備和解碼設備與流程
2023-08-04 00:34:56
本發明涉及通信領域，並且更具體地，涉及極化碼的編碼方法、解碼方法、編碼設備和解碼設備。
背景技術：
通信系統通常採用信道編碼提高數據傳輸的可靠性，以保證通信的質量。其中，極化(polar)碼是第一個從理論上證明可以取得香農容量且具有低編解碼複雜度的好碼。
在循環冗餘校驗(crc，cyclicredundancycheck)輔助下，採用增強傳統的串行抵消(sc，successivecancellation)解碼算法，例如，基於sc算法改進得到的串行抵消列表(scl，successivecancellationlist)解碼算法、串行抵消堆棧(scs，successivecancellationstack)解碼算法和串行抵消混合(sch，successivecancellationhybrid)解碼算法等，能夠顯著提高polar碼的誤幀率(frameerrorrate，fer)性能。
在編碼端，在現有的polar碼和crc校驗級聯過程時，通過以下步驟進行：
1.對長度為k－α的序列x(即，用於承載待發送的信息)，添加長度為α的crc校驗碼，得到長度為k的序列y，即，將添加了crc校驗碼的序列y作為信息比特；
2.對上述序列y進行碼率為k/n的polar碼編碼。即，首先，對序列y插入n－k個固定比特(通常為0)，得到長度為n的序列z，並使z序列乘以核矩陣，得到最終的polar碼序列。
此情況下，在解碼端，需要獲取所接收到的polar碼序列中的信息比特的估值後，才能夠進行crc校驗，特別是在基於scl解碼算法等的解碼過程中，能夠獲得多個路徑的估值，即，需要獲取每個路徑中的信息比特之後，才能夠進行crc校驗，大大增加了解碼處理的延時，影響用戶體驗。
技術實現要素：
本發明實施例提供一種極化碼的編碼方法、解碼方法、編碼裝置和解碼裝置，能夠減小解碼處理的延時，改善用戶體驗。
第一方面，提供了一種極化碼的編碼方法，包括：編碼設備根據需要傳輸至解碼設備的目標信息，生成第一比特序列，該第一比特序列包括信息比特和固定比特，該信息比特用於承載該目標信息，該固定比特用於承載預設信息；該編碼設備根據該第一比特序列，確定校驗比特；該編碼設備根據該第一比特序列和該校驗比特，生成第二比特序列；該編碼設備根據該第二比特序列，生成極化碼序列。
結合第一方面及其上述實現方式，在第一方面的第一種實現方式中，在該第二比特序列中，該校驗比特在該第一比特序列之後。從而能夠滿足現有通信標準中對待校驗比特和校驗比特的位置關係的要求。
結合第一方面及其上述實現方式，在第一方面的第二種實現方式中，該編碼設備根據該第一比特序列，確定校驗比特，包括：該編碼設備根據該第一比特序列的長度，確定並行度m，m≥2；該編碼設備根據該並行度m，對該第一比特序列進行校驗處理，以獲取該校驗比特。
通過基於並行度m，同時進行針對該第一比特序列中的m個比特的校驗處理，能夠縮短校驗處理的時間，減小傳輸時延。
結合第一方面及其上述實現方式，在第一方面的第三種實現方式中，並行度m為2的整數次冪。並且，該第一比特序列的長度為2的整數次冪。
通過使並行度m和第一比特序列的長度為2的整數次冪，能夠容易地獲得並行度m。
結合第一方面及其上述實現方式，在第一方面的第四種實現方式中，該方法還包括：該編碼設備向該解碼設備發送第一指示信息，該第一指示信息用於指示該第一比特序列在該第二比特序列中位置，或該第一指示信息用於指示該校驗比特在該第二比特序列中位置。
通過向解碼設備發送第一指示信息，能夠使解碼設備根據該第一指示信息從第二比特序列中區分第一比特序列和校驗比特，從而能夠提高編碼設備生成該第二比特序列時的靈活度，具體地說，能夠提高編碼設備確定第一比特序列和校驗比特的位置關係時的靈活度。
結合第一方面及其上述實現方式，在第一方面的第五種實現方式中，該編碼設備根據該第一比特序列，確定校驗比特，包括：該編碼設備對該第一比特序列進行分段處理，以生成p個子比特序列，每個子比特序列包括信息比特和固定比特，p≥2；該編碼設備根據該p個子比特序列，確定校驗比特，其中，該校驗比特包括p個子校驗比特，該p個子比特序列與該p個子校驗比特一一對應，每個子校驗比特是根據該對應的子比特序列生成的。
通過對第一比特序列進行分段處理，能夠使編碼設備和解碼設備並行地對第一比特序列中的個子比特序列進行校驗處理，能夠縮短校驗處理的時間，減小傳輸時延。
結合第一方面及其上述實現方式，在第一方面的第六種實現方式中，在第二比特序列中，每個子比特序列與所對應的子校驗比特相鄰。
通過使每個子比特序列與所對應的子校驗比特相鄰配置，能夠容易地確定各子比特序列所對應的子校驗比特。
結合第一方面及其上述實現方式，在第一方面的第七種實現方式中，在第二比特序列中，每個子比特序列位於所對應的子校驗比特之前。從而能夠滿足現有通信標準中對待校驗比特和校驗比特的位置關係的要求。
結合第一方面及其上述實現方式，在第一方面的第八種實現方式中，該編碼設備根據該p個子比特序列，確定校驗比特，包括：該編碼設備根據第p個子比特序列的長度，確定該第p個子比特序列所對應的並行度m，其中，m≥2，p∈[1，p]；該編碼設備根據該第p個子比特序列所對應的並行度，對該第p個子比特序列進行校驗處理，以獲取該第p個子比特序列所對應的子校驗比特。
通過基於並行度m，同時進行針對一個子比特序列的m個比特的校驗處理，能夠縮短校驗處理的時間，減小傳輸時延。
結合第一方面及其上述實現方式，在第一方面的第九種實現方式中，該方法還包括：該編碼端設備向該解碼設備發送第二指示信息，該第二指示信息用於指示該第一比特序列中的每個子比特序列在該第二比特序列中的位置，並且，該第二指示信息用於指示每個子比特序列所對應的子校驗序列在該第二比特序列中的位置。
通過向解碼設備發送第二指示信息，能夠使解碼設備根據該第二指示信息從第二比特序列中區分每個子比特序列以及每個子比特序列所對應的子校驗序列，從而能夠提高編碼設備生成該第二比特序列時的靈活度，具體地說，能夠提高編碼設備確定每個子比特序列以及每個子比特序列所對應的子校驗序列的位置關係時的靈活度。
結合第一方面及其上述實現方式，在第一方面的第十種實現方式中，每個子比特序列的長度為2的整數次冪。並且，並行度m為2的整數次冪。
通過使並行度m和第一比特序列的長度為2的整數次冪，能夠容易地獲得並行度m。
第二方面，提供了一種極化碼的解碼方法，包括：解碼設備獲取極化碼序列；該解碼設備對該極化碼序列進行解碼處理，以獲取至少一個第二比特序列，其中，該第二比特序列包括第一比特序列和校驗比特，其中，該校驗比特是基於該第一比特序列生成的，該第一比特序列包括信息比特和固定比特，該信息比特用於承載目標信息，該固定比特用於承載預設信息；該解碼設備根據每個第二比特序列中的第一比特序列，獲取每個第二比特序列所對應的驗證比特，並根據每個第二比特序列所對應的驗證比特和每個第二比特序列中的校驗比特，從該至少一個第二比特序列中確定目標第二比特序列，其中，該目標第二比特序列所對應的驗證比特與該目標第二比特序列中的校驗比特相同；該解碼設備根據該目標第二比特序列中的信息比特，確定編碼設備所傳輸的目標信息。
結合第二方面，在第二方面的第一種實現方式中，在該第二比特序列中，該校驗比特在該第一比特序列之後。從而能夠滿足現有通信標準中對待校驗比特和校驗比特的位置關係的要求。
結合第二方面及其上述實現方式，在第二方面的第二種實現方式中，該解碼設備根據每個第二比特序列中的第一比特序列，獲取每個第二比特序列所對應的驗證比特，包括：該解碼設備根據該第一比特序列的長度，確定並行度m，m≥2；該解碼設備根據該並行度m，對該第一比特序列進行校驗處理，以獲取該校驗比特。
通過基於並行度m，同時進行針對該第一比特序列中的m個比特的校驗處理，能夠縮短校驗處理的時間，減小傳輸時延。
結合第二方面及其上述實現方式，在第二方面的第三種實現方式中，該第一比特序列的長度為2的整數次冪。並且，並行度m為2的整數次冪。
通過使並行度m和第一比特序列的長度為2的整數次冪，能夠容易地獲得並行度m。
結合第二方面及其上述實現方式，在第二方面的第四種實現方式中，在該解碼設備根據每個第二比特序列中的第一比特序列，獲取每個第二比特序列所對應的驗證比特之前，該方法還包括：該解碼設備接收該編碼設備發送第一指示信息，該第一指示信息用於指示該第一比特序列在該第二比特序列中位置，或該第一指示信息用於指示該校驗比特在該第二比特序列中位置；該解碼設備根據該第一指示信息，確定每個第二比特序列中的第一比特序列和校驗比特。
通過接收編碼設備發送的第一指示信息，能夠使解碼設備根據該第一指示信息從第二比特序列中區分第一比特序列和校驗比特，從而能夠提高編碼設備生成該第二比特序列時的靈活度，具體地說，能夠提高編碼設備確定第一比特序列和校驗比特的位置關係時的靈活度。
結合第二方面及其上述實現方式，在第二方面的第五種實現方式中，每個第二比特序列中的第一比特序列包括p個子比特序列，每個子比特序列包括信息比特和固定波特，p≥2，並且，每個第二比特序列中的校驗比特包括p個子校驗比特，該p個子比特序列與該p個子校驗比特一一對應，每個子校驗比特是根據該對應的子比特序列生成的，以及該解碼設備根據每個第二比特序列中的第一比特序列，獲取每個第二比特序列所對應的驗證比特，並根據每個第二比特序列所對應的驗證比特和每個第二比特序列中的校驗比特，從該l個第二比特序列中確定目標第二比特序列，包括：該解碼設備確定每個第二比特序列中的p個子比特序列和p個子校驗比特；該解碼設備根據每個第二比特序列中的p個子比特序列，獲取每個第二比特序列所對應的驗證比特，其中，每個第二比特序列所對應的驗證比特包括p個子驗證比特，該p個子比特序列與該p個子驗證比特一一對應，每個子驗證比特是根據該對應的子比特序列生成的；該解碼設備根據每個第二比特序列所對應的p個子驗證比特和每個第二比特序列中的p個子校驗比特，確定目標第二比特序列，其中，對於目標第二比特序列中的任一子比特序列，該子比特序列所對應的子驗證比特和該子比特序列所對應的子校驗比特相同。
通過對第一比特序列進行分段處理，能夠使編碼設備和解碼設備並行地對第一比特序列中的個子比特序列進行校驗處理，能夠縮短校驗處理的時間，減小傳輸時延。
結合第二方面及其上述實現方式，在第二方面的第六種實現方式中，在第二比特序列中，每個子比特序列與所對應的子校驗比特相鄰。
通過使每個子比特序列與所對應的子校驗比特相鄰配置，能夠容易地確定各子比特序列所對應的子校驗比特。
結合第二方面及其上述實現方式，在第二方面的第七種實現方式中，在第二比特序列中，每個子比特序列位於所對應的子校驗比特之前。從而能夠滿足現有通信標準中對待校驗比特和校驗比特的位置關係的要求。
結合第二方面及其上述實現方式，在第二方面的第八種實現方式中，該解碼設備根據每個第二比特序列中的p個子比特序列，獲取每個第二比特序列所對應的驗證比特，包括：該解碼設備根據每個第二比特序列中的第p個子比特序列的長度，確定該第p個子比特序列所對應的並行度m，其中，m≥2，p∈[1，p]；該解碼設備根據該第p個子比特序列所對應的並行度m，對該第p個子比特序列進行校驗處理，以獲取該第p個子比特序列所對應的子驗證比特。
通過基於並行度m，同時進行針對一個子比特序列的m個比特的校驗處理，能夠縮短校驗處理的時間，減小傳輸時延。
結合第二方面及其上述實現方式，在第二方面的第九種實現方式中，該方法還包括：該解碼端設備接收該編碼設備發送的第二指示信息，該第二指示信息用於指示該第一比特序列中的每個子比特序列在該第二比特序列中的位置，並且，該第二指示信息用於指示每個子比特序列所對應的子校驗序列在該第二比特序列中的位置。
通過接收編碼設備發送的第二指示信息，能夠使解碼設備根據該第二指示信息從第二比特序列中區分每個子比特序列以及每個子比特序列所對應的子校驗序列，從而能夠提高編碼設備生成該第二比特序列時的靈活度，具體地說，能夠提高編碼設備確定每個子比特序列以及每個子比特序列所對應的子校驗序列的位置關係時的靈活度。
結合第二方面及其上述實現方式，在第二方面的第十種實現方式中，每個子比特序列的長度為2的整數次冪。並且，並行度m為2的整數次冪。
通過使並行度m和第一比特序列的長度為2的整數次冪，能夠容易地獲得並行度m。
第三方面，提供了一種極化碼的編碼裝置，包括：生成單元，用於根據需要傳輸至解碼設備的目標信息，生成第一比特序列，該第一比特序列包括信息比特和固定比特，該信息比特用於承載該目標信息，該固定比特用於承載預設信息；校驗單元，用於根據該第一比特序列，確定校驗比特；編碼單元，用於根據該第一比特序列和該校驗比特，生成第二比特序列，並用於根據該第二比特序列，生成極化碼序列。
結合第三方面，在第三方面的第一種實現方式中，該校驗單元具體用於根據該第一比特序列的長度，確定並行度m，m≥2；用於根據該並行度m，對該第一比特序列進行校驗處理，以獲取該校驗比特。
結合第三方面及其上述實現方式，在第三方面的第二種實現方式中，該編碼裝置還包括：發送單元，用於向該解碼設備發送第一指示信息，該第一指示信息用於指示該第一比特序列在該第二比特序列中位置，或該第一指示信息用於指示該校驗比特在該第二比特序列中位置。
結合第三方面及其上述實現方式，在第三方面的第三種實現方式中，該校驗單元具體用於對該第一比特序列進行分段處理，以生成p個子比特序列，每個子比特序列包括信息比特和固定比特，p≥2；用於根據該p個子比特序列，確定校驗比特，其中，該校驗比特包括p個子校驗比特，該p個子比特序列與該p個子校驗比特一一對應，每個子校驗比特是根據該對應的子比特序列生成的。
結合第三方面及其上述實現方式，在第三方面的第四種實現方式中，該校驗單元具體用於根據第p個子比特序列的長度，確定該第p個子比特序列所對應的並行度m，其中，m≥2，p∈[1，p]；用於根據該第p個子比特序列所對應的並行度m，對該第p個子比特序列進行校驗處理，以獲取該第p個子比特序列所對應的子校驗比特。
結合第三方面及其上述實現方式，在第三方面的第五種實現方式中，該編碼裝置還包括：發送單元，用於向該解碼設備發送第二指示信息，該第二指示信息用於指示該第一比特序列中的每個子比特序列在該第二比特序列中的位置，並且，該第二指示信息用於指示每個子比特序列所對應的子校驗序列在該第二比特序列中的位置。
第四方面，提供了一種極化碼的解碼裝置，包括：獲取單元，用於獲取極化碼序列；解碼單元，用於對該極化碼序列進行解碼處理，以獲取至少一個第二比特序列，其中，該第二比特序列包括第一比特序列和校驗比特，其中，該校驗比特是基於該第一比特序列生成的，該第一比特序列包括信息比特和固定比特，該信息比特用於承載目標信息，該固定比特用於承載預設信息；校驗單元，用於根據每個第二比特序列中的第一比特序列，獲取每個第二比特序列所對應的驗證比特，並根據每個第二比特序列所對應的驗證比特和每個第二比特序列中的校驗比特，從該至少一個第二比特序列中確定目標第二比特序列，其中，該目標第二比特序列所對應的驗證比特與該目標第二比特序列中的校驗比特相同；確定單元，用於根據該目標第二比特序列中的信息比特，確定編碼設備所傳輸的目標信息。
結合第四方面，在第四方面的第一種實現方式中，該校驗單元具體用於根據該第一比特序列的長度，確定並行度m，m≥2；用於根據該並行度m，對該第一比特序列進行校驗處理，以獲取該校驗比特。
結合第四方面及其上述實現方式，在第四方面的第二種實現方式中，該解碼裝置還包括：接收單元，用於接收該編碼設備發送第一指示信息，該第一指示信息用於指示該第一比特序列在該第二比特序列中位置，或該第一指示信息用於指示該校驗比特在該第二比特序列中位置；該校驗單元還用於根據該第一指示信息，確定每個第二比特序列中的第一比特序列和校驗比特。
結合第四方面及其上述實現方式，在第四方面的第三種實現方式中，每個第二比特序列中的第一比特序列包括p個子比特序列，每個子比特序列包括信息比特和固定波特，p≥2，並且，每個第二比特序列中的校驗比特包括p個子校驗比特，該p個子比特序列與該p個子校驗比特一一對應，每個子校驗比特是根據該對應的子比特序列生成的，以及該解碼單元具體用於確定每個第二比特序列中的p個子比特序列和p個子校驗比特；用於根據每個第二比特序列中的p個子比特序列，獲取每個第二比特序列所對應的驗證比特，其中，每個第二比特序列所對應的驗證比特包括p個子驗證比特，該p個子比特序列與該p個子驗證比特一一對應，每個子驗證比特是根據該對應的子比特序列生成的；用於根據每個第二比特序列所對應的p個子驗證比特和每個第二比特序列中的p個子校驗比特，確定目標第二比特序列，其中，對於目標第二比特序列中的任一子比特序列，該子比特序列所對應的子驗證比特和該子比特序列所對應的子校驗比特相同。
結合第四方面及其上述實現方式，在第四方面的第四種實現方式中，該校驗單元具體用於根據每個第二比特序列中的第p個子比特序列的長度，確定該第p個子比特序列所對應的並行度m，其中，m≥2，p∈[1，p]；用於根據該第p個子比特序列所對應的並行度m，對該第p個子比特序列進行校驗處理，以獲取該第p個子比特序列所對應的子驗證比特。
結合第四方面及其上述實現方式，在第四方面的第五種實現方式中，該解碼裝置還包括：接收單元，用於接收該編碼設備發送的第二指示信息，該第二指示信息用於指示該第一比特序列中的每個子比特序列在該第二比特序列中的位置，並且，該第二指示信息用於指示每個子比特序列所對應的子校驗序列在該第二比特序列中的位置。
第五方面，提供了一種極化碼的編碼設備，包括：總線；與該總線相連的處理器；與該總線相連的存儲器；其中，該處理器通過該總線，調用該存儲器中存儲的程序，以用於根據需要傳輸至解碼設備的目標信息，生成第一比特序列，該第一比特序列包括信息比特和固定比特，該信息比特用於承載該目標信息，該固定比特用於承載預設信息；該處理器用於根據該第一比特序列，確定校驗比特；該處理器用於根據該第一比特序列和該校驗比特，生成第二比特序列；該處理器用於根據該第二比特序列，生成極化碼序列。
結合第五方面，在第五方面的第一種實現方式中，該處理器具體用於根據該第一比特序列的長度，確定並行度m，m≥2；該處理器具體用於根據該並行度m，對該第一比特序列進行校驗處理，以獲取該校驗比特。
結合第五方面及其上述實現方式，在第五方面的第二種實現方式中，該編碼設備還包括與該總線相連的發射器；以及該處理器還用於控制該發射機向該解碼設備發送第一指示信息，該第一指示信息用於指示該第一比特序列在該第二比特序列中位置，或該第一指示信息用於指示該校驗比特在該第二比特序列中位置。
結合第五方面及其上述實現方式，在第五方面的第三種實現方式中，該處理器具體用於對該第一比特序列進行分段處理，以生成p個子比特序列，每個子比特序列包括信息比特和固定比特，p≥2；該處理器具體用於根據該p個子比特序列，確定校驗比特，其中，該校驗比特包括p個子校驗比特，該p個子比特序列與該p個子校驗比特一一對應，每個子校驗比特是根據該對應的子比特序列生成的。
結合第五方面及其上述實現方式，在第五方面的第四種實現方式中，該處理器具體用於根據第p個子比特序列的長度，確定該第p個子比特序列所對應的並行度m，其中，m≥2，p∈[1，p]；該處理器具體用於根據該第p個子比特序列所對應的並行度，對該第p個子比特序列進行校驗處理，以獲取該第p個子比特序列所對應的子校驗比特。
結合第五方面及其上述實現方式，在第五方面的第五種實現方式中，該編碼設備還包括與該總線相連的發射器；以及該處理器還用於控制該發射機向該解碼設備發送第二指示信息，該第二指示信息用於指示該第一比特序列中的每個子比特序列在該第二比特序列中的位置，並且，該第二指示信息用於指示每個子比特序列所對應的子校驗序列在該第二比特序列中的位置。
第六方面，提供了一種極化碼的解碼設備，包括：總線；與該總線相連的處理器；與該總線相連的存儲器；其中，該處理器通過該總線，調用該存儲器中存儲的程序，以用於獲取極化碼序列；該處理器用於對該極化碼序列進行解碼處理，以獲取至少一個第二比特序列，其中，該第二比特序列包括第一比特序列和校驗比特，其中，該校驗比特是基於該第一比特序列生成的，該第一比特序列包括信息比特和固定比特，該信息比特用於承載目標信息，該固定比特用於承載預設信息；該處理器用於根據每個第二比特序列中的第一比特序列，獲取每個第二比特序列所對應的驗證比特，並根據每個第二比特序列所對應的驗證比特和每個第二比特序列中的校驗比特，從該至少一個第二比特序列中確定目標第二比特序列，其中，該目標第二比特序列所對應的驗證比特與該目標第二比特序列中的校驗比特相同；該處理器用於根據該目標第二比特序列中的信息比特，確定編碼設備所傳輸的目標信息。
結合第六方面，在第六方面的第一種實現方式中，該處理器具體用於根據該第一比特序列的長度，確定並行度m，m≥2；該處理器具體用於根據該並行度m，對該第一比特序列進行校驗處理，以獲取該校驗比特。
結合第六方面及其上述實現方式，在第六方面的第二種實現方式中，該解碼設備還包括與該總線相連的接收器；以及該處理器還用於控制該接收機接收該編碼設備發送第一指示信息，該第一指示信息用於指示該第一比特序列在該第二比特序列中位置，或該第一指示信息用於指示該校驗比特在該第二比特序列中位置。
結合第六方面及其上述實現方式，在第六方面的第三種實現方式中，每個第二比特序列中的第一比特序列包括p個子比特序列，每個子比特序列包括信息比特和固定波特，p≥2，並且，每個第二比特序列中的校驗比特包括p個子校驗比特，該p個子比特序列與該p個子校驗比特一一對應，每個子校驗比特是根據該對應的子比特序列生成的，以及該處理器具體用於確定每個第二比特序列中的p個子比特序列和p個子校驗比特；該處理器具體用於根據每個第二比特序列中的p個子比特序列，獲取每個第二比特序列所對應的驗證比特，其中，每個第二比特序列所對應的驗證比特包括p個子驗證比特，該p個子比特序列與該p個子驗證比特一一對應，每個子驗證比特是根據該對應的子比特序列生成的；
該處理器具體用於根據每個第二比特序列所對應的p個子驗證比特和每個第二比特序列中的p個子校驗比特，確定目標第二比特序列，其中，對於目標第二比特序列中的任一子比特序列，該子比特序列所對應的子驗證比特和該子比特序列所對應的子校驗比特相同。
結合第六方面及其上述實現方式，在第六方面的第四種實現方式中，該處理器具體用於根據每個第二比特序列中的第p個子比特序列的長度，確定該第p個子比特序列所對應的並行度m，其中，m≥2，p∈[1，p]；該處理器具體用於根據該第p個子比特序列所對應的並行度m，對該第p個子比特序列進行校驗處理，以獲取該第p個子比特序列所對應的子驗證比特。
結合第六方面及其上述實現方式，在第六方面的第五種實現方式中，該解碼設備還包括與該總線相連的接收器；以及該處理器還用於控制該接收機接收該編碼設備發送的第二指示信息，該第二指示信息用於指示該第一比特序列中的每個子比特序列在該第二比特序列中的位置，並且，該第二指示信息用於指示每個子比特序列所對應的子校驗序列在該第二比特序列中的位置。
第七方面，提供了一種電腦程式產品，該電腦程式產品包括：電腦程式代碼，當該電腦程式代碼被網絡設備的接收單元、處理單元、發送單元或接收器、處理器、發送器運行時，使得該網絡設備執行上述第一方面，及其各種實現方式中的任一種極化碼的編碼方法。
第八方面，提供了一種電腦程式產品，該電腦程式產品包括：電腦程式代碼，當該電腦程式代碼被網絡設備的接收單元、處理單元、發送單元或接收器、處理器、發送器運行時，使得該網絡設備執行上述第二方面，及其各種實現方式中的任一種極化碼的解碼方法。
第九方面，提供了一種計算機可讀存儲介質，該計算機可讀存儲介質存儲有程序，該程序使得用戶設備執行上述第一方面，及其各種實現方式中的任一種極化碼的編碼方法。
第十方面，提供了一種計算機可讀存儲介質，該計算機可讀存儲介質存儲有程序，該程序使得用戶設備執行上述第二方面，及其各種實現方式中的任一種極化碼的解碼方法。
根據本發明實施例的極化碼的編碼方法、解碼方法、編碼設備和解碼設備，通過使編碼設備對包括信息比特和固定比特的第一比特序列進行校驗處理，以確定校驗比特，並將該第一比特序列與該校驗比特進行合併，生成第二比特序列，其後，編碼設備可以根據該第二比特序列，生成極化碼序列，從而，解碼設備可以在對該極化碼序列進行解碼處理而獲取該第二比特序列後，基於該第二比特序列中的校驗比特，對該第二比特序列中的第一比特序列進行校驗處理，即，能夠在確定信息比特之前，完成校驗過程。特別是在基於scl解碼算法等的解碼過程中，能夠獲得多個路徑的估值，在本發明實施例中，能夠在無需獲取每個路徑中的信息比特的情況下進行校驗處理，從而可以僅保留校驗通過的路徑，並將該校驗通過的路徑中的信息比特作為解碼輸出，大大縮短了解碼處理的延時，改善了用戶體驗。
附圖說明
為了更清楚地說明本發明實施例的技術方案，下面將對本發明實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面所描述的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1是根據本文所述的各個實施例的無線通信系統的示圖。
圖2是在無線通信環境中執行本發明實施方式的極化碼的編碼方法的系統的示圖。
圖3是在無線通信環境中執行本發明實施方式的極化碼的解碼方法的系統的示圖。
圖4是本發明一個實施例的極化碼的編碼方法的流程圖。
圖5是本發明實施例的crc的基本原理的示意圖。
圖6是發明實施例的crc的並行處理的基本原理的示意圖。
圖7是發明實施例的crc的並行處理的一個流程示意圖。
圖8是發明實施例的crc的並行處理的另一個流程示意圖。
圖9是本發明一個實施例的編碼過程的一例的示意圖。
圖10是本發明一個實施例的編碼過程的另一例的示意圖。
圖11是本發明一個實施例的極化碼的解碼方法的流程圖。
圖12是本發明一個實施例的解碼過程的一例的示意圖。
圖13是本發明一個實施例的極化碼的編碼裝置的框圖。
圖14是本發明一個實施例的極化碼的解碼裝置的框圖。
圖15是適用本發明實施例的極化碼的編碼設備的示意性結構圖。
圖16是適用本發明實施例的極化碼的解碼設備的示意性結構圖。
圖17是適用本發明實施例的極化碼的編碼方法或解碼方法的接入終端的結構圖。
圖18是適用本發明實施例的極化碼的編碼方法或解碼方法的網絡設備的結構圖。
具體實施方式
現在參照附圖描述多個實施例，其中用相同的附圖標記指示本文中的相同元件。在下面的描述中，為便於解釋，給出了大量具體細節，以便提供對一個或多個實施例的全面理解。然而，很明顯，也可以不用這些具體細節來實現所述實施例。在其它例子中，以方框圖形式示出公知結構和設備，以便於描述一個或多個實施例。
在本說明書中使用的術語"部件"、"模塊"、"系統"等用於表示計算機相關的實體、硬體、固件、硬體和軟體的組合、軟體、或執行中的軟體。例如，部件可以是但不限於，在處理器上運行的進程、處理器、對象、可執行文件、執行線程、程序和/或計算機。通過圖示，在計算設備上運行的應用和計算設備都可以是部件。一個或多個部件可駐留在進程和/或執行線程中，部件可位於一個計算機上和/或分布在2個或更多個計算機之間。此外，這些部件可從在上面存儲有各種數據結構的各種計算機可讀介質執行。部件可例如根據具有一個或多個數據分組(例如來自與本地系統、分布式系統和/或網絡間的另一部件交互的二個部件的數據，例如通過信號與其它系統交互的網際網路)的信號通過本地和/或遠程進程來通信。
本發明實施例的極化碼的編碼方法或解碼方法的執行主體可以是接入終端。接入終端也可以稱為系統、用戶單元、用戶站、移動站、移動臺、遠方站、遠程終端、行動裝置、用戶終端、終端、無線通信設備、用戶代理、用戶裝置或用戶設備(ue，userequipment)。接入終端可以是蜂窩電話、無繩電話、會話啟動協議(sip，sessioninitiationprotocol)電話、無線本地環路(wll，wirelesslocalloop)站、個人數字處理(pda，personaldigitalassistant)、具有無線通信功能的手持設備、計算設備或連接到無線數據機的其它處理設備。
或者，本發明實施例的極化碼的編碼方法或解碼方法的執行主體可以是網絡設備。網絡設備可用於與行動裝置通信，網絡設備可以是全球移動通訊(gsm，globalsystemofmobilecommunication)或碼分多址(cdma，codedivisionmultipleaccess)中的基站(bts，basetransceiverstation)，也可以是寬帶碼分多址(wcdma，widebandcodedivisionmultipleaccess)中的基站(nb，nodeb)，還可以是長期演進(lte，longtermevolution，)中的演進型基站(enb或enodeb，evolutionalnodeb)，或者中繼站或接入點，或者未來5g網絡中的基站設備等。
此外，本發明的各個方面或特徵可以實現成方法、裝置或使用標準編程和/或工程技術的製品。本申請中使用的術語"製品"涵蓋可從任何計算機可讀器件、載體或介質訪問的電腦程式。例如，計算機可讀介質可以包括，但不限於:磁存儲器件，例如，硬碟、軟盤或磁帶等；光碟，例如，壓縮盤(cd，compactdisk)、數字通用盤(dvd，digitalversatiledisk)等；智慧卡和快閃記憶體器件，例如，可擦寫可編程只讀存儲器(eprom，erasableprogrammableread-onlymemory)等。
另外，本文描述的各種存儲介質可代表用於存儲信息的一個或多個設備和/或其它機器可讀介質。術語"機器可讀介質"可包括但不限於，無線信道和能夠存儲、包含和/或承載指令和/或數據的各種其它介質。
現在，參照圖1，示出根據本文所述的各個實施例的無線通信系統100。無線通信系統100包括網絡設備102，網絡設備102可包括多個天線組。每個天線組可以包括一個或多個天線，例如，一個天線組可包括天線104和106，另一個天線組可包括天線108和110，附加組可包括天線112和114。圖1中對於每個天線組示出了2個天線，然而可對於每個組使用更多或更少的天線。網絡設備102可附加地包括發射機鏈和接收機鏈，本領域普通技術人員可以理解，它們均可包括與信號發送和接收相關的多個部件，例如，處理器、調製器、復用器、解調器、解復用器或天線等。
網絡設備102可以與一個或多個接入終端(例如，接入終端116和接入終端122)通信。然而，可以理解，網絡設備102可以與類似於接入終端116或122的任意數目的接入終端通信。接入終端116和122可以是例如蜂窩電話、智慧型電話、可攜式電腦、手持通信設備、手持計算設備、衛星無線電裝置、全球定位系統、pda和/或用於在無線通信系統100上通信的任意其它適合設備。如圖所示，接入終端116與天線112和114通信，其中天線112和114通過前向鏈路118向接入終端116發送信息，並通過反向鏈路120從接入終端116接收信息。此外，接入終端122與天線104和106通信，其中天線104和106通過前向鏈路124向接入終端122發送信息，並通過反向鏈路126從接入終端122接收信息。在頻分雙工(fdd，frequencydivisionduplex)系統中，例如，前向鏈路118可利用與反向鏈路120所使用的不同頻帶，前向鏈路124可利用與反向鏈路126所使用的不同頻帶。此外，在時分雙工(tdd，timedivisionduplex)系統中，前向鏈路118和反向鏈路120可使用共同頻帶，前向鏈路124和反向鏈路126可使用共同頻帶。
被設計用於通信的每組天線和/或區域稱為網絡設備102的扇區。例如，可將天線組設計為與網絡設備102覆蓋區域的扇區中的接入終端通信。在網絡設備102通過前向鏈路118和124分別與接入終端116和122進行通信的過程中，網絡設備102的發射天線可利用波束成形來改善前向鏈路118和124的信噪比。此外，與網絡設備通過單個天線向它所有的接入終端發送信號的方式相比，在網絡設備102利用波束成形向相關覆蓋區域中隨機分散的接入終端116和122發送信號時，相鄰小區中的行動裝置會受到較少的幹擾。
在給定時間，網絡設備102、接入終端116或接入終端122可以是無線通信發送裝置和/或無線通信接收裝置。當發送數據時，無線通信發送裝置可對數據進行編碼以用於傳輸。
具體地，無線通信發送裝置可獲取(例如，生成、從其它通信裝置接收、或在存儲器中保存等)要通過信道發送至無線通信接收裝置的一定數目的數據比特。這種數據比特可包含在數據的一個或多個傳輸塊中，傳輸塊可被分段以產生多個碼塊。此外，無線通信發送裝置可使用polar碼編碼器(圖中未示出)來對每個碼塊編碼，生成發射信號。
無線通信接收裝置可獲取通過信道接收無線通信發送裝置發送的經過polar碼編碼器進行編碼處理後的信號，並且，可以通過polar解碼器(未示出)對該信號進行解碼，以獲取上述數據比特。
圖2示出了在無線通信環境中適用本發明的極化碼的編碼方法的系統200的示意性框圖。系統200包括無線通信設備202，該無線通信設備202被顯示為經由信道發送數據。儘管示出為發送數據，但無線通信設備202還可經由信道接收數據，例如，無線通信設備202可同時發送和接收數據，或者，無線通信設備202也可以在不同時刻發送和接收數據，或其組合等。無線通信設備202例如可以是基站(例如，圖1的基站102等)、接入終端(例如，圖1的接入終端116、圖1的接入終端122等)等。
無線通信設備202可以包括polar碼編碼器204和發射機206。可選地，無線通信設備202還可以包括速率匹配裝置。可選地，當無線通信設備202經由信道接收數據時，該無線通信設備202還可以包括一個接收機，該接收機可以單獨存在，也可以與發射機206集成在一起形成一個收發機。
其中，polar碼編碼器204用於對要從無線通信裝置202傳送的數據進行編碼得到極化碼。
此外，發射機206可隨後在信道上傳送經過polar碼編碼器204(或者，polar碼編碼器204和速率匹配裝置)處理後的輸出比特。例如，發射機206可以將相關數據發送到其它不同的無線通信裝置(圖中未示出)。
圖3示出了在無線通信環境中適用本發明的極化碼的解碼方法的系統300的示意性框圖。系統300包括無線通信設備302，該無線通信設備302被顯示為經由信道接收數據。儘管示出為發送數據，但無線通信設備302還可經由信道發送數據，例如，無線通信設備302可同時發送和接收數據，或者，無線通信設備302也可以在不同時刻發送和接收數據，或其組合等。無線通信設備302例如可以是基站(例如，圖1的基站102等)、接入終端(例如，圖1的接入終端116、圖1的接入終端122等)等。
無線通信設備302可以包括接收機306和polar碼解碼器304。可選地，當無線通信設備302經由信道發送數據時，該無線通信設備302還可以包括一個發射機，該發射機可以單獨存在，也可以與接收機306集成在一起形成一個收發機。
其中，接收機306可在信道接收來自其他無線通信裝置發射的經過polar碼編碼處理後的信號。
並且，polar解碼器304用於對該接收機306接收到的信號進行解碼，獲取其他無線通信裝置所發送的數據。
在對具體的實施例展開描述之前，首先介紹本發明所涉及的polar碼的編解碼過程：
通信系統通常採用信道編碼提高數據傳輸的可靠性，以保證通信的質量。arikan提出的極化(polar)碼是第一個從理論上證明可以取得香農容量且具有低編解碼複雜度的好碼。
polar碼是一種線性塊碼，其生成矩陣為gn，編碼過程為
其中，是polar碼的母碼，是一個二進位的行矢量，長度為n，其元素為母碼碼字；
是一個二進位的行矢量，長度為n(即碼長)並且值為2的整數次冪；
gn是一個n×n的矩陣，且這裡bn是一個n×n的轉置矩陣，例如比特反序排列置換(bitreversal)矩陣，所謂比特反序置換即是將一個長度為n序列經過排列後得到其中ya＝xb，序號a和b的二進位表示展開互為反序序列。如序列(1,2,3,4,5,6,7,8)經比特反序排列後為(1,5,3,7,2,6,4,8)；
定義為log2n個矩陣f2的克羅內克(kronecker)乘積；
以上涉及的加法、乘法操作均為二進位伽羅華域(galoisfield)上的加法、乘法操作。
polar碼的編碼過程中，中的一部分比特用來攜帶信息，稱為信息比特，這些比特的索引的集合記作a。另外的一部分比特置為收發端預先約定的固定值，稱之為固定比特，其索引的集合用a的補集ac表示。不失一般性，這些固定比特通常被設為0，本發明的敘述中也採用這一設置；但實際上，只需要收發端預先約定，固定比特序列可以被任意設置。
當固定比特被設為0時，polar碼的編碼輸出可簡化為：這裡ua為中的信息比特集合，ua為長度為k比特的行矢量，即|a|＝k，其中，|·|表示集合中元素的個數，k為信息塊的大小，是矩陣gn中由集合a中的索引對應的那些行得到的子矩陣，是一個k×n的矩陣。集合a的選取決定了polar碼的性能。
polar碼最基本的解碼方法是sc解碼。sc解碼算法利用從信道中接收到的信號序列逐個對中的各個比特進行解碼、得到的估計序列
對索引i從1到n，逐個進行以下解碼判決：
其中，
上式中，為比特ui所對應的極化信道的信道轉移概率函數。極化信道的轉移概率函數根據用以傳輸編碼比特的原始信道的轉移概率函數w(y|x)按下式得到：
其中，如前所述，和的對應關係{0,1}n-i表示n-i個集合{0,1}的笛卡爾(cartesian)乘積。
sc解碼的優點是：1)在碼長足夠大時，理論上證明了polar碼在sc解碼下能夠達到信道容量；2)解碼複雜度很低，與碼長n與碼長的對數log2n的乘積呈線性關係，為o(nlog2n)。
當碼長較短的時候，傳統的串行抵消(successivecancellation，sc)解碼的性能並不理想，其性能不如目前已廣泛使用的低密度奇偶校驗(low-densityparity-check，ldpc)碼或turbo碼。陸續提出了以scl解碼算法為代表的增強sc解碼算法(還包括scs解碼、sch解碼等)。在信息序列中包含crc信息的情況(harq傳輸即屬於這種場景)下，通過crc輔助的增強sc解碼，如crc輔助的scl(crc-aidedsuccessivecancellationlist，cascl)解碼、crc輔助的scs(crc-aidedsuccessivecancellationstack，cascs)解碼和crc輔助的sch(crc-aidedsuccessivecancellationhybrid，casch)解碼等，polar碼能夠在解碼複雜度相當的情況下獲得與turbo碼或ldpc碼相當，甚至更優的fer性能。因此，polar碼在未來通信系統中具有非常好的應用前景。
下面，結合圖4對上述polar碼編碼器204的具體處理過程，進行詳細說明。結合圖5對上述polar碼解碼器304的具體處理過程，進行詳細說明。
圖4是本發明一個實施例的極化碼的編碼方法400的示意性流程圖，圖4所示的方法400可以由編碼設備，例如，無線通信設備中的polar碼編碼器執行。該方法400包括：
s410，編碼設備根據需要傳輸至解碼設備的目標信息，生成第一比特序列，該第一比特序列包括信息比特和固定比特，該信息比特用於承載該目標信息，該固定比特用於承載預設信息。
s420，該編碼設備根據該第一比特序列，確定校驗比特。
s430，該編碼設備根據該第一比特序列和該校驗比特，生成第二比特序列；
s440，該編碼設備根據該第二比特序列，生成極化碼序列。
具體地說，在s410，編碼設備可以根據需要傳輸至解碼設備的信息(即，目標信息的一例)生成信息比特序列x，不失一般性，設該信息比特序列x的長度(或者說，該信息比特序列x包括的比特的數量)為k-α，其中，k-α≥1。在本發明實施例中，編碼設備生成信息比特序列x的過程可以與現有技術相似，這裡，為了避免贅述，省略其詳細說明。
其後，編碼設備可以在該比特序列x中插入n-k個固定比特，從而得到長度(或者說，所包括的比特數量)為n-α的比特序列y(即，第一比特序列的一例)。在本發明實施例中，編碼設備在信息比特中插入固定比特從而生成上述比特序列y的過程可以與現有技術相似，這裡，為了避免贅述，省略其詳細說明。
可選地，該第一比特序列的長度為2的整數次冪。
具體地說，在本發明實施例中，該比特序列y的長度(或者說，比特序列y所包括的比特數量)為2的整數次冪，即，設該比特序列y的長度為b，則b滿足以下式1。
b＝2j,j≥1式1
應理解，以上列舉的第一比特序列的長度僅為示例性說明，本發明並未限定於此，該比特序列y的長度可以根據需要任意變更，例如，該比特序列y的長度可以根據預先設定的極化碼母碼的碼長(即，n)和crc校驗比特的長度(即，α)確定。
在s420，編碼設備可以對如上所述生成的比特序列y進行用於生成α個校驗比特的crc校驗處理，或者說，crc校驗編碼。
在本發明實施例中，編碼設備可以對比特序列y整體進行crc校驗處理，以生成與該比特序列y整體相對應的α個校驗比特(即，方式1)。或者，編碼設備也可以對比特序列y進行分段處理，以獲取p(p≥2)個子比特序列，並分別對每個子比特序列進行crc校驗處理，以生成每個子比特序列所對應的校驗比特(即，方式2)。
下面，分別對以上兩種方式下的處理過程進行詳細說明。
方式1
圖5示出了本發明實施例的crc的基本原理的示意圖。如圖5所示，在本發明實施例中，編碼設備可以對比特序列y進行串行處理，每次處理1比特。在圖5所示處理方式中，g0～gα-1為以下式2中矩陣g中的元素，其中，g0～gα-1的取值為0或1，具體的取值可以根據現有技術中crc處理過程中的規定來確定。b0～bα-1表示寄存器，用於存儲中間值，並根據指示將所存儲的數值進行輸出。yi表示第i次處理(或者說，第i次輸入的比特序列y中)的比特，i∈[0，n-α]。其中，n-α為待校驗的序列(即，比特序列y)的長度，另外圖5和圖6中的表示乘運算，表示模2加運算。
如圖5所示，以對比特序列y中的第i個比特yi的處理為例，編碼設備首先將yi於存儲在寄存器bα-1中的中間值進行加運算(為了便於理解和說明，將計算結果記做yi』)，yi』被輸入至寄存器b0。並且，g0與yi』進行乘運算後的結果被與從寄存器b0輸出的值(即，yi』)進行加運算後輸出至寄存器b1，g1與yi』進行乘運算後的結果被與從寄存器b1輸出的值進行加運算後輸出至寄存器b2，以此類推，能夠對寄存器bα-1中存儲的中間值進行更新。從而，比特序列y中的各比特均處理完成後，可以將寄存器bα-1存儲的最終值作為校驗序列(即，序列w)。
在本發明實施例中，可以將上述crc校驗過程可以通過以下式2表示。
si＝r·si-1+g·yi式2
其中，
其中，si是一個長度為α的向量，表示第i個中間狀態，i∈[1，α]，t表示轉置。
應理解，以上列舉的圖5所示crc處理的方法僅為示例性說明，本發明並未限定於此，例如，在本發明實施例中，編碼設備還可以採用多比特並行處理的方式進行crc處理。
即，可選地，該編碼設備根據該第一比特序列，獲取校驗序列，包括：該編碼設備根據該第一比特序列的長度，確定並行度m，m≥2；
該編碼設備根據該並行度m，對該第一比特序列進行校驗處理，以獲取該校驗序列。
具體地說，在本發明實施了中，並行度m表示編碼段進行校驗處理時同時處理的比特的數量。
例如，編碼設備可以根據需要校驗的比特序列(即，第一比特序列)的長度來確定該並行度m，例如，如果該第一比特序列的長度較大，則可以使並行度m較大，以縮短校驗處理的時間。
應理解，以上列舉的用於確定並行度m的具體參數可確定方式僅為示例性說明，本發明並未限定於此，例如，編碼設備還可以基於用戶設定或系統規定的校驗處理時間(或者說，處理時延)、編碼設備自身的處理性能等來確定該並行度m，例如，如果用戶設定或系統規定的校驗處理時間較短，則可以使並行度m較大，以縮短校驗處理的時間。
圖6示出了發明實施例的crc的並行處理的基本原理的示意圖。如圖6所示，編碼設備可以採用並行處理方式，對比特序列y進行crc校驗處理。
如圖6所示，編碼設備可以對比特序列y進行串並變化處理，得到第i次校驗處理所處理的m個比特(即，yi～yi+m－1)，其後，編碼設備可以使該yi～yi+m－1與矩陣[rm-1grm-2g…g]相乘，得到的α個比特(即，y』i～y』i+α-1)。並且，編碼設備可以使矩陣rm與上一次迭代的中間狀態相乘得到的α個比特y」i～y」i+α-1。最後，編碼設備可以使y』i～y』i+α-1與y」i～y」i+α-1進行模2加，得到α個校驗比特s0～sα-1。
假設並行度為m，即每次處理m個比特，則crc校驗過程可以通過以下式3表示。
其中，rm表示m個r相乘，t表示轉置。
當比特序列y的長度不能被並行度m整除時，不能簡單地由上述圖6或式3所示方式實現，需要通過兩步進行計算：
(1)計算前個比特，並行度為m1＝m；
(2)計算最後個比特，並行度為
圖7示出了此情況下，發明實施例的crc的並行處理的流程示意圖。如圖7所示，編碼設備可以對比特序列y進行串並變化處理得到基於並行度m1進行校驗處理的比特以及基於並行度m2進行校驗處理的比特並基於並行度m1對比特進行校驗處理，基於並行度m2對比特進行校驗處理。
在實際應用中，需要支持多種不同的比特序列y(即，在信息比特中插入固定比特之後形成的序列)的長度，如果針對所有的長度n-α，m1的取值相同，則m2的值有可能不同。設m2有q種可能的情況下，在共用一個crc模塊時，可以採用圖8所示的crc的並行處理的流程。如圖8所示，編碼設備可以根據所確定的並行度m1，對比特序列y進行串並變化處理得到基於並行度m1進行校驗處理的比特和剩餘的比特，並根據剩餘的比特確定該部分剩餘比特的並行度(即，m2--1～m2-q中的一種)，從而能夠基於所確定的並行度，對該剩餘的比特進行校驗處理。
可選地，該第一比特序列的長度為2的整數次冪。
具體地說，在本發明實施例中，可以使比特序列y的碼長(或者說，包括的比特數)為2的整數次冪，從而在確定並行度時，只要使所選取的並行度的值為2的整數次冪即可，即，能夠確保比特序列y的長度能夠被並行度m整除，採用一個並行度便能夠完成基於並行方式的crc校驗處理，大大降低了實現複雜度，節省了處理時延，因此更適合實際系統應用。
與此相對，在現有技術中，由於crc校驗處理的對象為信息比特(即，本發明實施例中的比特序列x)，以lte協議3gppts36.212與3gppts36.213規定的編碼塊長度(即輸入編碼器的信息比特數量)與速率適配後可能的長度為例，信息比特數量的可能的取值共有188種，取值範圍從40到6144，很難統一crc校驗處理的並行度。
應理解，以上列舉的本發明所使用的並行度的確定方式僅為示例性說明，本發明並未限定於此，如果比特序列y(第一比特序列)的長度是並行度m1的整數倍，即，n＝k·m1，則可以分k次處理，每次處理m1個比特；
如果比特序列y的長度不是m1的整數倍，例如，n＝k·m1+m2，其中，1≤m2＜m1，m1≥2，則例如，可以分k+1次處理，前k次每次處理m1個比特(並行度為m1)，最後一次處理m2個比特(並行度為m2)。
即，在本發明實施例中，最多需要兩個校驗處理模塊便能夠完成校驗處理，其中，一個校驗處理模塊的並行度為m1，另一個校驗處理模塊的並行度為m2。
在如上所述，生成了α個校驗比特之後，編碼設備可以將該α個校驗比特作為校驗序列(以下，為了便於理解和區分，記做：校驗序列w)。
需要說明的是，圖6和圖7中的s0～sa表示上述校驗序列w中的α個校驗比特。
在s430，編碼設備可以根據在s410生成的比特序列y(長度為n-α)和在s420生成的校驗序列w(長度為α)，確定長度為n的序列z(即，第二比特序列的一例)。
作為示例而非限定，在本發明實施例中，比特序列y中的比特位於序列z中的n-α個第一預設比特位，校驗序列中的比特位於序列z中的α個第二預設比特位，其中，該第一預設比特位和第二預設比特位可以由系統規定，也可以由編碼設備和解碼設備協商確定，本發明並未特別限定。
可選地，在該第二比特序列中，該第二預設比特位在該第一預設比特位之後。
具體地說，在本發明實施例中，編碼設備可以將校驗序列添加在比特序列y之後形成序列z，即，在本發明實施例中，第一預設比特位可以是比特序列y中的前n-α個比特位，第二預設比特位可以是比特序列y中的末尾的α個比特位。
應理解，以上列舉的比特序列y與校驗序列之間的位置關係(或者說，該第二預設比特位在該第一預設比特位)僅為示例性說明，本發明並未限定於此，第二預設比特位與第一預設比特位的位置關係(或者說，比特序列y中的比特與校驗序列中的比特在序列z中的位置關係)可以任意確定，只要使解碼設備能夠從比特在序列z中確定比特序列y和校驗序列即可。
可選的，該編碼方法還包括：該編碼設備向該解碼設備發送第一指示信息，該第一指示信息用於指示該第一比特序列在該第二比特序列中位置，或該第一指示信息用於指示該校驗比特在該第二比特序列中位置。
具體地說，在本發明實施例中，編碼設備還可以將該第一比特序列(例如，上述第一預設比特位)的具體位置的指示信息(即，第一指示信息的一例)和/或校驗比特(例如，第二預設比特位)的具體位置的指示信息(即，第一指示信息的另一例)發送給解碼設備，從而，解碼設備可以根據該第一指示信息，從該第二比特序列中確定第一比特序列和校驗序列。
圖9是本發明一個實施例的對第一比特幣序列整體進行校驗時的編碼過程的一例的示意圖。如圖9所示，首先，編碼設備可以在信息比特中插入固定比特，以獲取比特序列y。其後，編碼設備可以對序列y進行校驗處理，得到α個校驗比特，作為序列y所對應的子校驗序列w。並且，編碼設備可以將校驗序列w添加至序列y的末尾，得到長度為n的序列z，其後，編碼設備可以將該序列z與核矩陣相乘，生成極化碼。
方式2
該編碼設備根據該第一比特序列，獲取校驗序列，包括：
該編碼設備對該第一比特序列進行分段處理，以生成p個子比特序列，每個子比特序列包括信息比特和固定比特，p≥2；
該編碼設備根據該p個子比特序列，獲取校驗序列，其中，該校驗序列包括p個子校驗序列，該p個子比特序列與該p個子校驗序列一一對應，每個子校驗序列是根據該對應的子比特序列生成的。
其中，該編碼設備根據該p個子比特序列，確定校驗比特，包括：
該編碼設備根據第p個子比特序列的長度，確定該第p個子比特序列所對應的並行度m，其中，m≥2，p∈[1，p]；
該編碼設備根據該第p個子比特序列所對應的並行度m，對該第p個子比特序列進行校驗處理，以獲取該第p個子比特序列所對應的子校驗比特。
具體地說，在本發明實施例中，編碼設備在生成的比特序列y之後，可以對該比特序列y進行分段處理，以確定p個子比特序列。
需要說明的是，在本發明實施例中，子比特序列的長度可以是系統或通信協議規定的，從而，解碼設備能夠基於系統或通信協議規定，從所接收到的信號中的區分各子比特序列。
或者，在本發明實施例中，編碼設備也可以自主確定子比特序列的長度，此情況下，該方法還包括：該編碼端設備向該解碼設備發送第二指示信息，該第二指示信息用於指示該第一比特序列中的每個子比特序列在該第二比特序列中的位置。
即，解碼設備能夠根據該第二指示信息，從所接收到的信號中的區分各子比特序列。
在s420，編碼設備可以對每個子比特序列分別進行crc校驗處理，以生成每個子比特序列所對應的子校驗序列，即，p個子校驗序列。
從而，在本發明實施例中，校驗序列w可以由該p個子校驗序列構成。
這裡，編碼設備對每個子比特序列進行crc校驗處理的方法和過程可以與上述對比特序列y整體進行crc校驗處理的方法和過程相似，這裡，為了避免贅述，省略其詳細說明。
需要說明的是，在本發明實施例中，子校驗序列的長度可以是系統或通信協議規定的，從而，解碼設備能夠基於系統或通信協議規定，從所接收到的信號中的區分各子校驗序列。
或者，在本發明實施例中，編碼設備也可以自主確定子校驗序列的長度。
此情況下，例如，子校驗序列的長度可以與所對應的子比特序列的長度之間具有映射關係，即，解碼設備可以根據每個子比特序列的長度，確定其所對應的子校驗序列的長度。
再例如，該方法還包括：該編碼端設備向該解碼設備發送第二指示信息，該第二指示信息用於指示每個子比特序列所對應的子校驗序列在該第二比特序列中的位置。從解碼設備能夠基於該第二指示信息，從所接收到的信號中的區分各子校驗序列。
並且，在本發明實施例中，在本發明實施例中，一個子比特序列(為了便於理解和區分，記做：子比特序列yp)所對應的子校驗序列(為了便於理解和區分，記做：子比特序列wp)用於解碼設備對該子比特序列yp的驗證處理(隨後，對該驗證處理的具體過程進行詳細說明)。
另外，在本發明實施例中，對於任意兩個子比特序列，其長度可以相同也可以相異，本發明並未特別限定，只要確保比特序列y的長度為n-α；並且，對於任意兩個子校驗序列，其長度可以相同也可以相異，本發明並未特別限定，只要確保有該p個子校驗序列構成的校驗序列w的長度為α即可。
可選地，每個子比特序列的長度為2的整數次冪。
具體地說，在本發明實施例中，可以使每個子比特序列的碼長(或者說，包括的比特數)為2的整數次冪，從而在確定並行度時，只要使所選取的並行度的值為2的整數次冪即可，即，能夠確保子比特序列的長度能夠被並行度m整除，僅需要採用一個並行度便能夠完成基於並行方式的crc校驗處理，大大降低了實現複雜度，節省了處理時延，因此更適合實際系統應用。
在s430，編碼設備可以根據在s410生成的比特序列y(長度為n-α)和在s420生成的校驗序列w(長度為α)，確定長度為n的序列z(即，第二比特序列的一例)。
作為示例而非限定，在本發明實施例中，比特序列y中的比特位於序列z中的n-α個第一預設比特位，校驗序列中的比特位於序列z中的α個第二預設比特位，其中，該第一預設比特位和第二預設比特位可以由系統規定，也可以由編碼設備和解碼設備協商確定，本發明並未特別限定。
可選地，在該第二比特序列中，該第二預設比特位在該第一預設比特位之後。
具體地說，在本發明實施例中，編碼設備可以將校驗序列添加在比特序列y之後形成序列z，即，在本發明實施例中，第一預設比特位可以是比特序列y中的前n-α個比特位，第二預設比特位可以是比特序列y中的末尾的α個比特位。
應理解，以上列舉的比特序列y與校驗序列之間的位置關係(或者說，該第二預設比特位在該第一預設比特位)僅為示例性說明，本發明並未限定於此，第二預設比特位與第一預設比特位的位置關係(或者說，比特序列y中的比特與校驗序列中的比特在序列z中的位置關係)可以任意確定，只要使解碼設備能夠從比特在序列z中確定比特序列y和校驗序列即可。
例如，可選地，在第二比特序列中，每個子比特序列與所對應的子校驗序列相鄰。
具體地說，在本發明實施例中，編碼設備可以將每個子比特序列和與其相對應的子校驗序列合併，例如，可以在每個子比特序列末尾添加與其相對應的子校驗序列，形成p個比特序列(記做：序列z1～序列zp)，並將該序列z1～序列zp合併，形成序列z。
圖10是分段處理時編碼過程的另一例的示意圖。不失一般性，以將比特序列y分為2個(p＝2)子比特序列時的處理為例：
如圖10所示，首先，編碼設備可以在信息比特中插入固定比特，以生成序列y，其後，編碼設備可以將序列y分成長度為λn-α1的子序列y1和長度為(1-λ)n-α2的兩個子序列y2。
其後，編碼設備可以對長度為λn-α1的序列y1進行校驗處理，得到α1個校驗比特，作為序列y1所對應的子校驗序列w1。並且，編碼設備可以將子校驗序列w1添加至序列y1的末尾，得到長度為λn的序列z1。
類似地，編碼設備可以對長度為(1-λ)n-α2的序列y2進行校驗處理，得到α2個校驗比特，作為序列y2所對應的子校驗序列w2。並且，編碼設備可以將子校驗序列w2添加至序列y2的末尾，得到長度為(1-λ)n的序列z2。
從而，編碼設備可以將序列z1和序列z2合併，得到長度為n的序列z。
此情況下，序列z可以為y1w1y2w2。
應理解，以上列舉的序列z的形式僅為示例性說明，本發明並未限定於此，只要能夠使解碼設備準確地從序列z中區分y1、w1、y2和w2即可，例如，該序列z還可以為y1y2w1w2。
在通過上述方式1或方式2獲得長度為n的序列z之後。
在s440，編碼設備可以使序列z乘以核矩陣(即，gn)，得到最終的極化碼碼字，並將其傳輸至解碼設備。
根據本發明實施例的極化碼的編碼方法，通過使編碼設備對包括信息比特和固定比特的第一比特序列進行校驗處理，以確定校驗比特，並將該第一比特序列與該校驗比特進行合併，生成第二比特序列，其後，編碼設備可以根據該第二比特序列，生成極化碼序列，從而，解碼設備可以在對該極化碼序列進行解碼處理而獲取該第二比特序列後，基於該第二比特序列中的校驗比特，對該第二比特序列中的第一比特序列進行校驗處理，即，能夠在確定信息比特之前，完成校驗過程。特別是在基於scl解碼算法等的解碼過程中，能夠獲得多個路徑的估值，在本發明實施例中，能夠在無需獲取每個路徑中的信息比特的情況下進行校驗處理，從而可以僅保留校驗通過的路徑，並將該校驗通過的路徑中的信息比特作為解碼輸出，大大縮短了解碼處理的延時，改善了用戶體驗。
圖11是本發明一個實施例的極化碼的解碼方法500的示意性流程圖，圖9所示的方法500可以由解碼設備，例如，無線通信設備中的polar碼解碼器執行，該方法500包括：
s510，解碼設備獲取極化碼序列；
s520，該解碼設備對該極化碼序列進行解碼處理，以獲取至少一個第二比特序列，其中，該第二比特序列包括第一比特序列和校驗序列，其中，該校驗序列是基於該第一比特序列生成的，該第一比特序列包括信息比特和固定比特，該信息比特用於承載目標信息，該固定比特用於承載預設信息；
s530，該解碼設備根據每個第二比特序列中的第一比特序列，獲取每個第二比特序列所對應的驗證序列，並根據每個第二比特序列所對應的驗證序列和每個第二比特序列中的校驗序列，從該至少一個第二比特序列中確定目標第二比特序列，其中，該目標第二比特序列所對應的驗證序列與該目標第二比特序列中的校驗序列相同；
s540，該解碼設備根據該目標第二比特序列中的信息比特，確定編碼設備所傳輸的目標信息。
其中，可選地，該解碼設備根據每個第二比特序列中的第一比特序列，獲取每個第二比特序列所對應的驗證序列，包括：
該解碼設備根據該第一比特序列的長度，確定並行度m，m≥2；
該解碼設備根據該並行度m，對該第一比特序列進行校驗處理，以獲取該校驗序列。
或者，可選地，該解碼設備根據每個第二比特序列中的p個子比特序列，獲取每個第二比特序列所對應的驗證序列，包括：
該解碼設備根據每個第二比特序列中的第p個子比特序列的長度，確定該第p個子比特序列所對應的並行度m，其中，m≥2，p∈[1，p]；
該解碼設備根據該第p個子比特序列所對應的並行度m，對該第p個子比特序列進行校驗處理，以獲取該第p個子比特序列所對應的子驗證序列。
具體地說，在s510，解碼設備接收編碼設備發送的極化碼序列。
在s520，解碼設備對所接收到的該極化碼序列進行解碼處理，獲得該極化碼序列的解碼估值(即，第二比特序列的一例)，其中，該解碼估值包括與上述比特序列y相對應的序列(即，第一比特序列的一例)以及與上述校驗序列w相對應的序列(即，校驗序列的一例)。
需要說明的是，如圖在解碼設備使用例如scl解碼算法進行解碼處理時，能夠獲取多個路徑的解碼估值(或者說，多個第二比特序列)，並且，每個路徑的第二比特序列均包含第一比特序列和驗證序列。
以下，為了便於理解和區分，不失一般性，以解碼設備對第i個路徑的第二比特序列(記做，第二比特序列#i)的處理為例，對後續解碼過程進行詳細說明。
根據上述針對編碼過程的描述，該第二比特序列#i包括n個比特，其中，該第二比特序列#i中的第一比特序列(以下，為了便於理解和區分，記做：第一比特序列#i)包括k-α個信息比特，並且，該第一比特序列#i包括n-k個固定比特，該第二比特序列#i中的校驗序列(以下，為了便於理解和區分，記做：校驗序列#i)包括α個校驗比特。
這裡，該第一比特序列#i中的比特位於第二比特序列#i中的第一預設比特位，該校驗序列#i中的比特位於第二比特序列#i中的第二預設比特位。
在本發明實施例中，該第一預設比特位與第二預設比特位的具體位置可以由系統或通信協議規定，從而，解碼設備可以根據該規定，從該第二比特序列中確定第一比特序列和校驗序列。
或者，可選地，在該解碼設備根據每個第二比特序列中的第一比特序列，獲取每個第二比特序列所對應的驗證序列之前，該方法還包括：
該解碼設備接收該編碼設備發送第一指示信息，該第一指示信息用於指示該第一預設比特位在該第二比特序列中位置，或該第一指示信息用於指示該第二預設比特位在該第二比特序列中位置；
該解碼設備根據該第一指示信息，確定每個第二比特序列中的第一比特序列和校驗序列。
具體地說，在本發明實施例中，編碼設備還可以將第一預設比特位的具體位置的指示信息(即，第一指示信息的一例)和/或第二預設比特位的具體位置的指示信息(即，第一指示信息的另一例)發送給解碼設備，從而，解碼設備可以根據該第一指示信息，從該第二比特序列#i中確定第一比特序列#i和校驗序列#i。
在本發明實施例中，該校驗比特#i可能是編碼設備通過上述方式1生成的。
此情況下，在s530，解碼設備可以對第一比特序列#i整體進行crc校驗處理，以獲取針對該第一比特序列#i整體的驗證序列#i，該驗證序列#i包括α個驗證比特，另外，該過程與編碼設備對比特序列y整體進行crc校驗處理，以獲取針對包括α個校驗比特的校驗序列的過程相似，這裡，為了避免贅述，省略其詳細說明。
需要說明的是，在本發明實施例中，解碼設備也可以採用並行方式進行crc校驗處理，此情況下，解碼設備所使用的並行度與編碼設備所使用的並行度可以相同也可以不同，本發明並未特別限定。
可選地，該第一比特序列的長度為2的整數次冪。
可選地，該並行度m為2的整數次冪。
具體地說，在本發明實施例中，由於第一比特序列#i的長度為2的整數次冪，因此在確定並行度時，只要使所選取的並行度的值為2的整數次冪即可，採用一個並行度便能夠完成基於並行方式的crc校驗處理，大大降低了實現複雜度，節省了處理時延，因此更適合實際系統應用。
與此相對，在現有技術中，由於crc校驗處理的對象為信息比特(即，本發明實施例中的比特序列x)，以lte協議3gppts36.212與3gppts36.213規定的編碼塊長度(即輸入編碼器的信息比特數量)與速率適配後可能的長度為例，信息比特數量的可能的取值共有188種，取值範圍從40到6144，很難統一crc校驗處理的並行度。
在獲取驗證序列#i之後，解碼設備可以將該驗證序列#i和校驗序列#i進行對比，
如果驗證序列#i與校驗序列#i相同，則解碼設備可以確定該第一比特序列#i通過驗證，並在s540，解碼設備可以從該第一比特序列#i中提取信息比特，並獲取承載於該信息比特中的目標信息。
如果驗證序列#i與校驗序列#i不相同，則解碼設備可以確定該第一比特序列#i未通過驗證，並可以將第二比特序列#i(或者說，第一比特序列#i)捨棄。
在本發明實施例中，該校驗比特也可能是編碼設備通過上述方式2生成的。
此情況下，可選地，每個第二比特序列中的第一比特序列包括p個子比特序列，每個子比特序列包括信息比特和固定波特，p≥2，並且，每個第二比特序列中的校驗序列包括p個子校驗序列，該p個子比特序列與該p個子校驗序列一一對應，每個子校驗序列是根據該對應的子比特序列生成的，以及
該解碼設備根據每個第二比特序列中的第一比特序列，獲取每個第二比特序列所對應的驗證序列，並根據每個第二比特序列所對應的驗證序列和每個第二比特序列中的校驗序列，從該l個第二比特序列中確定目標第二比特序列，包括：
該解碼設備確定每個第二比特序列中的p個子比特序列和p個子校驗序列；
該解碼設備根據每個第二比特序列中的p個子比特序列，獲取每個第二比特序列所對應的驗證序列，其中，每個第二比特序列所對應的驗證序列包括p個子驗證序列，該p個子比特序列與該p個子驗證序列一一對應，每個子驗證序列是根據該對應的子比特序列生成的；
該解碼設備根據每個第二比特序列所對應的p個子驗證序列和每個第二比特序列中的p個子校驗序列，確定目標第二比特序列，其中，對於目標第二比特序列中的任一子比特序列，該子比特序列所對應的子驗證序列和該子比特序列所對應的子校驗序列相同。
其中，可選地，該解碼設備根據每個第二比特序列中的第一比特序列，獲取每個第二比特序列所對應的驗證序列，包括：
該解碼設備根據該第一比特序列的長度，確定並行度m，m≥2；
該解碼設備根據該並行度m，對該第一比特序列進行校驗處理，以獲取該校驗序列。
具體地說，在本發明實施例中，解碼設備可以確定第一比特序列#i所包括的各子比特序列，以及，校驗序列#i所包括的各子校驗序列。
在本發明實施例中，各子比特序列的長度和位置以及各子校驗序列的長度和位置可以是有系統或者通信協議規定的，從而，解碼設備可以根據該規定，區分各子比特序列和各子校驗序列。
或者，該方法還包括：
該解碼端設備接收該編碼設備發送的第二指示信息，該第二指示信息用於指示該第一比特序列中的每個子比特序列，並且，該第二指示信息用於指示每個子比特序列所對應的子校驗序列。
具體地說，在本發明實施例中，編碼設備還可以向解碼設備發送每個子比特序列在該第二比特序列#i中的位置的指示信息，以及每個子校驗序列在該第二比特序列#i中的位置的指示信息(即，第二指示信息的一例)，從而，解碼設備可以根據該第二指示信息，區分各子比特序列和各子校驗序列。
從而，在s530，解碼設備可以對各子比特序列分別進行crc校驗處理，以獲取每個子比特序列所對應的驗證序列(記做：子驗證序列)，其中，所有子驗證序列共包括α個驗證比特，另外，該過程與編碼設備對每個子比特序列進行crc校驗處理，以獲取各子校驗序列的過程相似，這裡，為了避免贅述，省略其詳細說明。
可選地，每個子比特序列的長度為2的整數次冪。
可選地，該並行度m為2的整數次冪。
具體地說，在本發明實施例中，由於第一比特序列#i中的每個子比特序列的長度為2的整數次冪，因此在確定對每個子比特序列進行crc校驗處理所使用的並行度時，只要使所選取的並行度的值為2的整數次冪即可，僅需要採用一個並行度便能夠完成基於並行方式的crc校驗處理，大大降低了實現複雜度，節省了處理時延，因此更適合實際系統應用。
與此相對，在現有技術中，由於crc校驗處理的對象為信息比特(即，本發明實施例中的比特序列x)，以lte協議3gppts36.212與3gppts36.213規定的編碼塊長度(即輸入編碼器的信息比特數量)與速率適配後可能的長度為例，信息比特數量的可能的取值共有188種，取值範圍從40到6144，很難統一crc校驗處理的並行度。
如上所述，解碼設備可以確定在獲取第一比特序列#i中的每個子序列所對應的子驗證序列，不失一般性，將第一比特序列#i中的第j個子序列(記做：子序列#j)所對應的子驗證序列記做子驗證序列#j，將校驗序列#i中與該子序列#j相對應的子校驗序列記做：子校驗序列#j。
之後，解碼設備可以將該子驗證序列#j和子校驗序列#j進行對比，
如果子驗證序列#j與子校驗序列#j相同，則解碼設備可以確定該子序列#j通過驗證；
如果子驗證序列#j與子校驗序列#j不相同，則解碼設備可以確定該子序列#j未通過驗證，並且，可以將第一比特序列#i(或者說，第二比特序列#i)捨棄。
從而，解碼設備可以確定該多路第二序列中所有子序列均通過驗證的一路第二比特序列(記做：目標第二比特序列)，在s440，解碼設備可以從該目標第二比特序列所包括的第一比特序列中提取信息比特，並獲取承載於該信息比特中的目標信息。
圖12是解碼過程的一例的示意圖，如圖12所示，解碼設備可以對所接收到的計劃進行基於scl解碼算法的解碼處理，以獲取l個路徑的第二比特序列(包括第一比特序列和校驗比特)，其後，解碼設備可以對每個路徑的第二比特序列中的第一比特序列進行校驗處理，得到每個路徑的驗證比特，進而，解碼設備可以對每個路徑的驗證比特和校驗比特進行對比處理，從而，解碼設備能夠確定驗證比特和校驗比特相同的一個路徑，作為驗證通過的路徑，並從該路徑的第二比特序列中提取信息比特，確定為編碼段發送的信息。
根據本發明實施例的極化碼的解碼方法通過使編碼設備對包括信息比特和固定比特的第一比特序列進行校驗處理，以確定校驗比特，並將該第一比特序列與該校驗比特進行合併，生成第二比特序列，其後，編碼設備可以根據該第二比特序列，生成極化碼序列，從而，解碼設備可以在對該極化碼序列進行解碼處理而獲取該第二比特序列後，基於該第二比特序列中的校驗比特，對該第二比特序列中的第一比特序列進行校驗處理，即，能夠在確定信息比特之前，完成校驗過程。特別是在基於scl解碼算法等的解碼過程中，能夠獲得多個路徑的估值，在本發明實施例中，能夠在無需獲取每個路徑中的信息比特的情況下進行校驗處理，從而可以僅保留校驗通過的路徑，並將該校驗通過的路徑中的信息比特作為解碼輸出，大大縮短了解碼處理的延時，改善了用戶體驗。
上文中，結合圖1至圖12，詳細描述了根據本發明實施例的極化碼的編碼方法和解碼方法，下面，將結合圖13和圖14，詳細描述根據本發明實施例的極化碼的編碼裝置和解碼裝置。
圖13是本發明一個實施例的極化碼的編碼裝置600的結構框圖。圖13所示的極化碼的編碼裝置600包括：生成單元610，與該生成單元610相連的校驗單元620，與該校驗單元620和生成單元610相連的編碼單元630。
其中，該生成單元610用於根據需要傳輸至解碼設備的目標信息，生成第一比特序列，該第一比特序列包括信息比特和固定比特，該信息比特用於承載該目標信息，該固定比特用於承載預設信息。
該校驗單元620用於從生成單元610獲取該第一比特序列，並根據該第一比特序列，確定校驗比特。；
該編碼單元630，用於從生成單元610獲取該第一比特序列，從校驗單元620獲取該校驗比特，並根據該第一比特序列和該校驗比特，生成第二比特序列，進而用於根據該第二比特序列，生成極化碼序列。
可選地，該校驗單元具體用於根據該第一比特序列的長度，確定並行度m，m≥2；
用於根據該並行度m，對該第一比特序列進行校驗處理，以獲取該校驗比特。
可選地，該編碼裝置還包括：
發送單元，用於向該解碼設備發送第一指示信息，該第一指示信息用於指示該第一預設比特位在該第二比特序列中位置，或
該第一指示信息用於指示該第二預設比特位在該第二比特序列中位置。
可選地，該校驗單元具體用於對該第一比特序列進行分段處理，以生成p個子比特序列，每個子比特序列包括信息比特和固定比特，p≥2；
用於根據該p個子比特序列，確定校驗比特，其中，該校驗比特包括p個子校驗比特，該p個子比特序列與該p個子校驗比特一一對應，每個子校驗比特是根據該對應的子比特序列生成的。
可選地，該校驗單元具體用於根據第p個子比特序列的長度，確定該第p個子比特序列所對應的並行度，其中，p∈[1，p]；
用於根據該第p個子比特序列所對應的並行度，對該第p個子比特序列進行校驗處理，以獲取該第p個子比特序列所對應的子校驗比特。
可選地，該編碼裝置還包括：
發送單元，用於向該解碼設備發送第二指示信息，該第二指示信息用於指示該第一比特序列中的每個子比特序列，並且，該第二指示信息用於指示每個子比特序列所對應的子校驗序列。
根據本發明實施例的極化碼的編碼裝置600可對應於本發明實施例的極化碼的編碼方法500的實施主體，並且，該極化碼的編碼裝置600中的各單元和上述其他操作和/或功能分別為了實現圖4中的極化碼的編碼方法500的相應流程，為了簡潔，在此不再贅述。
根據本發明實施例的極化碼的編碼裝置，通過使編碼設備對包括信息比特和固定比特的第一比特序列進行校驗處理，以確定校驗比特，並將該第一比特序列與該校驗比特進行合併，生成第二比特序列，其後，編碼設備可以根據該第二比特序列，生成極化碼序列，從而，解碼設備可以在對該極化碼序列進行解碼處理而獲取該第二比特序列後，基於該第二比特序列中的校驗比特，對該第二比特序列中的第一比特序列進行校驗處理，即，能夠在確定信息比特之前，完成校驗過程。特別是在基於scl解碼算法等的解碼過程中，能夠獲得多個路徑的估值，在本發明實施例中，能夠在無需獲取每個路徑中的信息比特的情況下進行校驗處理，從而可以僅保留校驗通過的路徑，並將該校驗通過的路徑中的信息比特作為解碼輸出，大大縮短了解碼處理的延時，改善了用戶體驗。
圖14是本發明一個實施例的極化碼的解碼裝置700的結構框圖。圖14所示的極化碼的解碼裝置700包括：獲取單元710，與該獲取單元710相連的解碼單元720，與該解碼單元相連的校驗單元730，與該校驗單元730相連的確定單元740。
其中，該獲取單元710用於獲取極化碼序列。
該解碼單元720用於對從該獲取單元710獲取的該極化碼序列進行解碼處理，以獲取至少一個第二比特序列，其中，該第二比特序列包括位於第一預設比特位的第一比特序列和位於第二預設比特位的校驗比特，其中，該校驗比特是基於該第一比特序列生成的，該第一比特序列包括信息比特和固定比特，該信息比特用於承載目標信息，該固定比特用於承載預設信息；
校驗單元730用於根據從該解碼單元720獲取的每個第二比特序列中的第一比特序列，獲取每個第二比特序列所對應的驗證比特，並根據每個第二比特序列所對應的驗證比特和每個第二比特序列中的校驗比特，從該至少一個第二比特序列中確定目標第二比特序列，其中，該目標第二比特序列所對應的驗證比特與該目標第二比特序列中的校驗比特相同；
確定單元740用於根據從該校驗單元730獲取的該目標第二比特序列中的信息比特，確定編碼設備所傳輸的目標信息。
可選地，該校驗單元具體用於根據該第一比特序列的長度，確定並行度m，m≥2；
用於根據該並行度m，對該第一比特序列進行校驗處理，以獲取該校驗比特。
可選地，該解碼裝置還包括：
接收單元，用於接收該編碼設備發送第一指示信息，該第一指示信息用於指示該第一預設比特位在該第二比特序列中位置，或該第一指示信息用於指示該第二預設比特位在該第二比特序列中位置；
該校驗單元還用於根據該第一指示信息，確定每個第二比特序列中的第一比特序列和校驗比特。
可選地，每個第二比特序列中的第一比特序列包括p個子比特序列，每個子比特序列包括信息比特和固定比特，p≥2，並且，每個第二比特序列中的校驗比特包括p個子校驗比特，該p個子比特序列與該p個子校驗比特一一對應，每個子校驗比特是根據該對應的子比特序列生成的，以及
該解碼單元具體用於確定每個第二比特序列中的p個子比特序列和p個子校驗比特；
用於根據每個第二比特序列中的p個子比特序列，獲取每個第二比特序列所對應的驗證比特，其中，每個第二比特序列所對應的驗證比特包括p個子驗證比特，該p個子比特序列與該p個子驗證比特一一對應，每個子驗證比特是根據該對應的子比特序列生成的；
用於根據每個第二比特序列所對應的p個子驗證比特和每個第二比特序列中的p個子校驗比特，確定目標第二比特序列，其中，對於目標第二比特序列中的任一子比特序列，該子比特序列所對應的子驗證比特和該子比特序列所對應的子校驗比特相同。
可選地，該校驗單元具體用於根據每個第二比特序列中的第p個子比特序列的長度，確定該第p個子比特序列所對應的並行度m，其中，m≥2，p∈[1，p]；
用於根據該第p個子比特序列所對應的並行度m，對該第p個子比特序列進行校驗處理，以獲取該第p個子比特序列所對應的子驗證比特。
可選地，該解碼裝置還包括：
接收單元，用於接收該編碼設備發送的第二指示信息，該第二指示信息用於指示該第一比特序列中的每個子比特序列，並且，該第二指示信息用於指示每個子比特序列所對應的子校驗序列。
根據本發明實施例的極化碼的解碼裝置700可對應於本發明實施例的極化碼的解碼方法500的實施主體，並且，該極化碼的解碼裝置700中的各單元和上述其他操作和/或功能分別為了實現圖11中的極化碼的解碼方法500的相應流程，為了簡潔，在此不再贅述。
根據本發明實施例的極化碼的解碼裝置，通過使編碼設備對包括信息比特和固定比特的第一比特序列進行校驗處理，以確定校驗比特，並將該第一比特序列與該校驗比特進行合併，生成第二比特序列，其後，編碼設備可以根據該第二比特序列，生成極化碼序列，從而，解碼設備可以在對該極化碼序列進行解碼處理而獲取該第二比特序列後，基於該第二比特序列中的校驗比特，對該第二比特序列中的第一比特序列進行校驗處理，即，能夠在確定信息比特之前，完成校驗過程。特別是在基於scl解碼算法等的解碼過程中，能夠獲得多個路徑的估值，在本發明實施例中，能夠在無需獲取每個路徑中的信息比特的情況下進行校驗處理，從而可以僅保留校驗通過的路徑，並將該校驗通過的路徑中的信息比特作為解碼輸出，大大縮短了解碼處理的延時，改善了用戶體驗。
圖15是適用本發明實施例的極化碼的編碼設備的示意性結構圖。如圖15所示，該設備800包括：處理器810和發射器820，處理器810和發射器820相連，可選地，該設備800還包括存儲器830，存儲器830與處理器810相連，進一步可選地，該設備800包括總線系統840。其中，處理器810、存儲器820和發送器830可以通過總線系統840相連，該存儲器830可以用於存儲指令，該處理器810用於執行該存儲器830存儲的指令，以控制接收器820接收信息或信號；
處理器810用於根據需要傳輸至解碼設備的目標信息，生成第一比特序列，該第一比特序列包括信息比特和固定比特，該信息比特用於承載該目標信息，該固定比特用於承載預設信息；
該處理器810用於根據該第一比特序列，確定校驗比特；
該處理器810用於根據該第一比特序列和該校驗比特，生成第二比特序列；
該處理器810用於根據該第二比特序列，生成極化碼序列。
可選地，該處理器具體用於根據該第一比特序列的長度，確定並行度m，m≥2；
該處理器具體用於根據該並行度m，對該第一比特序列進行校驗處理，以獲取該校驗比特。
可選地，該編碼設備還包括與該總線相連的發射器；以及
該處理器還用於控制該發射機向該解碼設備發送第一指示信息，該第一指示信息用於指示該第一比特序列在該第二比特序列中位置，或該第一指示信息用於指示該校驗比特在該第二比特序列中位置。
可選地，該處理器具體用於對該第一比特序列進行分段處理，以生成p個子比特序列，每個子比特序列包括信息比特和固定比特，p≥2；
該處理器具體用於根據該p個子比特序列，確定校驗比特，其中，該校驗比特包括p個子校驗比特，該p個子比特序列與該p個子校驗比特一一對應，每個子校驗比特是根據該對應的子比特序列生成的。
可選地，該處理器具體用於根據第p個子比特序列的長度，確定該第p個子比特序列所對應的並行度m，其中，m≥2，p∈[1，p]；
該處理器具體用於根據該第p個子比特序列所對應的並行度，對該第p個子比特序列進行校驗處理，以獲取該第p個子比特序列所對應的子校驗比特。
可選地，該編碼設備還包括與該總線相連的發射器；以及
該處理器還用於控制該發射機向該解碼設備發送第二指示信息，該第二指示信息用於指示該第一比特序列中的每個子比特序列在該第二比特序列中的位置，並且，該第二指示信息用於指示每個子比特序列所對應的子校驗序列在該第二比特序列中的位置。
該編碼設備可以嵌入或本身即為接入終端或網絡設備。
根據本發明實施例的極化碼的編碼設備800可對應於本發明實施例的極化碼的編碼方法500的實施主體，並且，該極化碼的編碼設備800中的各單元和上述其他操作和/或功能分別為了實現圖4中的極化碼的編碼方法500的相應流程，為了簡潔，在此不再贅述。
根據本發明實施例的極化碼的編碼設備，通過使編碼設備對包括信息比特和固定比特的第一比特序列進行校驗處理，以確定校驗比特，並將該第一比特序列與該校驗比特進行合併，生成第二比特序列，其後，編碼設備可以根據該第二比特序列，生成極化碼序列，從而，解碼設備可以在對該極化碼序列進行解碼處理而獲取該第二比特序列後，基於該第二比特序列中的校驗比特，對該第二比特序列中的第一比特序列進行校驗處理，即，能夠在確定信息比特之前，完成校驗過程。特別是在基於scl解碼算法等的解碼過程中，能夠獲得多個路徑的估值，在本發明實施例中，能夠在無需獲取每個路徑中的信息比特的情況下進行校驗處理，從而可以僅保留校驗通過的路徑，並將該校驗通過的路徑中的信息比特作為解碼輸出，大大縮短了解碼處理的延時，改善了用戶體驗。
圖16是適用本發明實施例的極化碼的解碼設備的示意性結構圖。如圖16所示，該設備900包括：處理器910和接收器920，處理器910和接收器920相連，可選地，該設備900還包括存儲器930，存儲器930與處理器910相連，進一步可選地，該設備900包括總線系統940。其中，處理器910、存儲器920和發送器930可以通過總線系統940相連，該存儲器930可以用於存儲指令，該處理器910用於執行該存儲器930存儲的指令，以控制接收器920接收信息或信號；
該處理器910用於獲取極化碼序列；
該處理器910用於對該極化碼序列進行解碼處理，以獲取至少一個第二比特序列，其中，該第二比特序列包括第一比特序列和校驗比特，其中，該校驗比特是基於該第一比特序列生成的，該第一比特序列包括信息比特和固定比特，該信息比特用於承載目標信息，該固定比特用於承載預設信息；
該處理器910用於根據每個第二比特序列中的第一比特序列，獲取每個第二比特序列所對應的驗證比特，並根據每個第二比特序列所對應的驗證比特和每個第二比特序列中的校驗比特，從該至少一個第二比特序列中確定目標第二比特序列，其中，該目標第二比特序列所對應的驗證比特與該目標第二比特序列中的校驗比特相同；
該處理器910用於根據該目標第二比特序列中的信息比特，確定編碼設備所傳輸的目標信息。
可選地，該處理器具體用於根據該第一比特序列的長度，確定並行度m，m≥2；
該處理器具體用於根據該並行度m，對該第一比特序列進行校驗處理，以獲取該校驗比特。
可選地，該解碼設備還包括與該總線相連的接收機；以及
該處理器還用於控制該接收機接收該編碼設備發送第一指示信息，該第一指示信息用於指示該第一比特序列在該第二比特序列中位置，或該第一指示信息用於指示該校驗比特在該第二比特序列中位置。
可選地，每個第二比特序列中的第一比特序列包括p個子比特序列，每個子比特序列包括信息比特和固定波特，p≥2，並且，每個第二比特序列中的校驗比特包括p個子校驗比特，該p個子比特序列與該p個子校驗比特一一對應，每個子校驗比特是根據該對應的子比特序列生成的，以及
該處理器具體用於確定每個第二比特序列中的p個子比特序列和p個子校驗比特；
該處理器具體用於根據每個第二比特序列中的p個子比特序列，獲取每個第二比特序列所對應的驗證比特，其中，每個第二比特序列所對應的驗證比特包括p個子驗證比特，該p個子比特序列與該p個子驗證比特一一對應，每個子驗證比特是根據該對應的子比特序列生成的；
該處理器具體用於根據每個第二比特序列所對應的p個子驗證比特和每個第二比特序列中的p個子校驗比特，確定目標第二比特序列，其中，對於目標第二比特序列中的任一子比特序列，該子比特序列所對應的子驗證比特和該子比特序列所對應的子校驗比特相同。
可選地，該處理器具體用於根據每個第二比特序列中的第p個子比特序列的長度，確定該第p個子比特序列所對應的並行度m，其中，m≥2，p∈[1，p]；
該處理器具體用於根據該第p個子比特序列所對應的並行度m，對該第p個子比特序列進行校驗處理，以獲取該第p個子比特序列所對應的子驗證比特。
可選地，該解碼設備還包括與該總線相連的接收機；以及
該處理器還用於控制該接收機接收該編碼設備發送的第二指示信息，該第二指示信息用於指示該第一比特序列中的每個子比特序列在該第二比特序列中的位置，並且，該第二指示信息用於指示每個子比特序列所對應的子校驗序列在該第二比特序列中的位置。
該解碼設備可以嵌入或本身即為接入終端或網絡設備。
根據本發明實施例的極化碼的解碼設備900可對應於本發明實施例的極化碼的解碼方法500的實施主體，並且，該極化碼的解碼設備900中的各單元和上述其他操作和/或功能分別為了實現圖11中的極化碼的解碼方法500的相應流程，為了簡潔，在此不再贅述。
根據本發明實施例的極化碼的解碼設備，通過使編碼設備對包括信息比特和固定比特的第一比特序列進行校驗處理，以確定校驗比特，並將該第一比特序列與該校驗比特進行合併，生成第二比特序列，其後，編碼設備可以根據該第二比特序列，生成極化碼序列，從而，解碼設備可以在對該極化碼序列進行解碼處理而獲取該第二比特序列後，基於該第二比特序列中的校驗比特，對該第二比特序列中的第一比特序列進行校驗處理，即，能夠在確定信息比特之前，完成校驗過程。特別是在基於scl解碼算法等的解碼過程中，能夠獲得多個路徑的估值，在本發明實施例中，能夠在無需獲取每個路徑中的信息比特的情況下進行校驗處理，從而可以僅保留校驗通過的路徑，並將該校驗通過的路徑中的信息比特作為解碼輸出，大大縮短了解碼處理的延時，改善了用戶體驗。
圖17是在無線通信系統中有助於執行前述極化碼的編碼方法或解碼方法的接入終端1000的示圖。接入終端1000包括接收機1002，接收機1002用於從例如接收天線(未示出)接收信號，並對所接收的信號執行典型的動作(例如過濾、放大、下變頻等)，並對調節後的信號進行數位化以獲得採樣。接收機1002可以是例如mmse(最小均方誤差，minimummean-squarederror)接收機。接入終端1000還可包括解調器1004，解調器1004可用於解調所接收的信號並將它們提供至處理器1006用於信道估計。處理器1006可以是專用於分析由接收機1002接收的信息和/或生成由發射機1016發送的信息的處理器、用於控制接入終端1000的一個或多個部件的處理器、和/或用於分析由接收機1002接收的信號、生成由發射機1016發送的信息並控制接入終端1000的一個或多個部件的控制器。
接入終端1000可以另外包括存儲器1008，後者可操作地耦合至處理器1006，並存儲以下數據：要發送的數據、接收的數據以及與執行本文所述的各種動作和功能相關的任意其它適合信息。存儲器1008可附加地存儲極化碼處理的相關的協議和/或算法。
實際的應用中，接收機1002還可以耦合至極化碼解碼器1012和速率匹配設備(圖中未示出)。
在本發明實施例中，極化碼解碼器1012可以在處理器1006的控制下執行上述方法500的具體過程。
此外，接入終端1000還可以包括調製器1014和發射機1016，該發射機1016用於向例如基站、另一接入終端等發送信號。
實際的應用中，發射機1016還可以耦合至極化碼編碼器1018和速率匹配設備(圖中未示出)。
在本發明實施例中，極化碼編碼器1018可以在處理器1006的控制下執行上述方法400的具體過程。
儘管圖17中極化碼解碼器1012或極化碼r編碼器1018是與處理器1006分離的，但是可以理解，極化碼解碼器1012或極化碼r編碼器1018也可以是處理器1006或多個處理器(未示出)的一部分。另外，接收機1002和發射機1016在實際應用時也可以集成在一起，形成一個收發機。
圖18是在無線通信系統中有助於執行前述極化碼的編碼方法或解碼方法的網絡設備1100的示圖。網絡設備1100具有通過多個接收天線1106從一個或多個接入終端接收信號的接收機1110，以及通過發射天線11011向一個或多個接入終端發射信號的發射機1124。一般的，「接收天線」和「發射天線」可以集成在一起形成一個收發天線。接收機1110可以從接收天線1106接收信息，並且可操作地關聯至對接收信息進行解調的解調器1112。通過處理器1114來分析所解調的符號，該處理器1114連接至存儲器1120，該存儲器1120用於存儲要發送至接入終端(或不同的基站)的數據或從接入終端(或不同的基站)接收的數據和/或與執行本文所述的各個動作和功能相關的任意其它適合信息。
接收機1110和處理器1114還可耦合至極化碼解碼器1116和速率匹配裝置(未圖示)。
該極化碼解碼器1116可以在處理器1114的控制下執行上述方法500的具體過程。
此外，網絡設備1100還可以包括調製器1122和發射機1124，該發射機1124用於向例如基站、另一接入終端等發送信號。
發射機1124和處理器1114還可耦合至極化碼編碼器1118和速率匹配裝置(未圖示)。
在本發明實施例中，極化碼編碼器1118可以在處理器1114的控制下執行上述方法400的具體過程。
儘管圖18中極化碼編碼器1116或極化碼解碼器1116是與處理器1114分離的，但是可以理解，極化碼編碼器1116或極化碼解碼器1116可以是處理器614或多個處理器(未示出)的一部分。
在本發明實施例中，處理器可能是一種集成電路晶片，具有信號的處理能力。在實現過程中，上述方法實施例的各步驟可以通過處理器中的硬體的集成邏輯電路或者軟體形式的指令完成。上述的處理器可以是通用處理器、數位訊號處理器(digitalsignalprocessor，dsp)、專用集成電路(applicationspecificintegratedcircuit，asic)、現成可編程門陣列(fieldprogrammablegatearray，fpga)或者其他可編程邏輯器件、分立門或者電晶體邏輯器件、分立硬體組件。可以實現或者執行本發明實施例中的公開的各方法、步驟及邏輯框圖。通用處理器可以是微處理器或者該處理器也可以是任何常規的處理器等。結合本發明實施例所公開的方法的步驟可以直接體現為硬體解碼處理器執行完成，或者用解碼處理器中的硬體及軟體模塊組合執行完成。軟體模塊可以位於隨機存儲器，快閃記憶體、只讀存儲器，可編程只讀存儲器或者電可擦寫可編程存儲器、寄存器等本領域成熟的存儲介質中。該存儲介質位於存儲器，處理器讀取存儲器中的信息，結合其硬體完成上述方法的步驟。
可以理解，本發明實施例中的存儲器可以是易失性存儲器或非易失性存儲器，或可包括易失性和非易失性存儲器兩者。其中，非易失性存儲器可以是只讀存儲器(read-onlymemory，rom)、可編程只讀存儲器(programmablerom，prom)、可擦除可編程只讀存儲器(erasableprom，eprom)、電可擦除可編程只讀存儲器(electricallyeprom，eeprom)或快閃記憶體。易失性存儲器可以是隨機存取存儲器(randomaccessmemory，ram)，其用作外部高速緩存。通過示例性但不是限制性說明，許多形式的ram可用，例如靜態隨機存取存儲器(staticram，sram)、動態隨機存取存儲器(dynamicram，dram)、同步動態隨機存取存儲器(synchronousdram，sdram)、雙倍數據速率同步動態隨機存取存儲器(doubledataratesdram，ddrsdram)、增強型同步動態隨機存取存儲器(enhancedsdram，esdram)、同步連接動態隨機存取存儲器(synchlinkdram，sldram)和直接內存總線隨機存取存儲器(directrambusram，drram)。應注意，本文描述的系統和方法的存儲器旨在包括但不限於這些和任意其它適合類型的存儲器。
可以理解的是，本文描述的這些實施例可以用硬體、軟體、固件、中間件、微碼或其組合來實現。對於硬體實現，處理單元可以實現在一個或多個asic、dsp、dspd、pld、fpga、處理器、控制器、微控制器、微處理器、晶片等用於執行本申請所述功能的其它電子單元或其組合中。
當在軟體、固件、中間件或微碼、程序代碼或代碼段中實現實施例時，它們可存儲在例如存儲部件的機器可讀介質中。代碼段可表示過程、函數、子程序、程序、例程、子例程、模塊、軟體分組、類、或指令、數據結構或程序語句的任意組合。代碼段可通過傳送和/或接收信息、數據、自變量、參數或存儲器內容來稿合至另一代碼段或硬體電路。可使用包括存儲器共享、消息傳遞、令牌傳遞、網絡傳輸等任意適合方式來傳遞、轉發或發送信息、自變量、參數、數據等。
對於軟體實現，可通過執行本文所述功能的模塊(例如過程、函數等)來實現本文所述的技術。軟體代碼可存儲在存儲器中並通過處理器執行。存儲器單元可以在處理器中或在處理器外部實現，在後一種情況下存儲器單元可經由本領域己知的各種手段以通信方式耦合至處理器。
應理解，本文中術語「和/或」，僅僅是一種描述關聯對象的關聯關係，表示可以存在三種關係，例如，a和/或b，可以表示：單獨存在a，同時存在a和b，單獨存在b這三種情況。另外，本文中字符「/」，一般表示前後關聯對象是一種「或」的關係。
應理解，在本發明的各種實施例中，上述各過程的序號的大小並不意味著執行順序的先後，各過程的執行順序應以其功能和內在邏輯確定，而不應對本發明實施例的實施過程構成任何限定。
本領域普通技術人員可以意識到，結合本文中所公開的實施例描述的各示例的單元及算法步驟，能夠以電子硬體、或者計算機軟體和電子硬體的結合來實現。這些功能究竟以硬體還是軟體方式來執行，取決於技術方案的特定應用和設計約束條件。專業技術人員可以對每個特定的應用來使用不同方法來實現所描述的功能，但是這種實現不應認為超出本發明的範圍。
所屬領域的技術人員可以清楚地了解到，為描述的方便和簡潔，上述描述的系統、裝置和單元的具體工作過程，可以參考前述方法實施例中的對應過程，在此不再贅述。
在本申請所提供的幾個實施例中，應該理解到，所揭露的系統、裝置和方法，可以通過其它的方式實現。例如，以上所描述的裝置實施例僅僅是示意性的，例如，所述單元的劃分，僅僅為一種邏輯功能劃分，實際實現時可以有另外的劃分方式，例如多個單元或組件可以結合或者可以集成到另一個系統，或一些特徵可以忽略，或不執行。另一點，所顯示或討論的相互之間的耦合或直接耦合或通信連接可以是通過一些接口，裝置或單元的間接耦合或通信連接，可以是電性，機械或其它的形式。
所述作為分離部件說明的單元可以是或者也可以不是物理上分開的，作為單元顯示的部件可以是或者也可以不是物理單元，即可以位於一個地方，或者也可以分布到多個網絡單元上。可以根據實際的需要選擇其中的部分或者全部單元來實現本實施例方案的目的。
另外，在本發明各個實施例中的各功能單元可以集成在一個處理單元中，也可以是各個單元單獨物理存在，也可以兩個或兩個以上單元集成在一個單元中。
所述功能如果以軟體功能單元的形式實現並作為獨立的產品銷售或使用時，可以存儲在一個計算機可讀取存儲介質中。基於這樣的理解，本發明的技術方案本質上或者說對現有技術做出貢獻的部分或者該技術方案的部分可以以軟體產品的形式體現出來，該計算機軟體產品存儲在一個存儲介質中，包括若干指令用以使得一臺計算機設備(可以是個人計算機，伺服器，或者網絡設備等)執行本發明各個實施例所述方法的全部或部分步驟。而前述的存儲介質包括：u盤、移動硬碟、只讀存儲器(rom，read-onlymemory)、隨機存取存儲器(ram，randomaccessmemory)、磁碟或者光碟等各種可以存儲程序代碼的介質。
以上所述，僅為本發明的具體實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以所述權利要求的保護範圍為準。