多柵極電晶體及其製造方法

2023-08-08 09:52:41 1

專利名稱：多柵極電晶體及其製造方法
多柵極電晶體及其製造方法
技術領械
本發明涉及一種多柵極電晶體結構，特別是涉及一種具有應變通道區域 的多柵極電晶體結構。
背景技術：
在半導體元件中，多柵極結構是一種已知的且其應用逐漸增加的結構，
主要因為多柵極結構在元件中所具有的特點，例如可量測性(scalability)、改 善驅動電流以及開關速率等。已經提出的多柵極結構元件，如雙柵極電晶 體、三柵極電晶體、Omega電晶體以及鰭式場效電晶體等，接受程度越來 越高。
典型的多柵極結構是形成於絕緣層覆矽(SOI)基材上，這是因為多柵極 電晶體一般會形成於高臺(mesa)或島型(island)結構上。這些高臺或島型結構 具有較佳且高度的電氣絕緣性以減少串音雜訊，而絕緣層覆矽(SOI)基材則 可容易地達成此一製程目的。
近來，在一場討論"超大型積體電路技術的科技論文摘要"的研討會
中，Park等人在"屍fi^Wc加'ow 0/B0辦-r/ec Fi"F五K卩Omega i^OSF五7V
5"汰57 fFa/e^， MW"—文中，提出所謂的基體聯結(body-tied)型多柵極結構。
Park等人揭露了 一種形成於塊矽(bulk silicon)上的多柵極結構。塊矽製程相
較於比較昂責的絕緣層覆矽製程，其優點就是成本上的節省。此外，聯結 電晶體本體到塊矽上也提供較好的散熱以及接地效果，因此，有助於雜訊
的抑制。
雖然現有的元件已經適度的改善了平面型電晶體的缺失。然而，仍然 需要尋求在元件效能上更進一步的提升改善，本發明即揭露了這樣的提升改善。
發明內客
本發明的主要目的在於，克服現有技術存在的缺陷，而提供一種新的 多柵極電晶體及其製造方法，所要解決的技術問題是使其元件效能上更進 一步的提升改善，從而更加適於實用。
本發明提供了一種鰭式場效電晶體，該電晶體包括有一半導體基材以 及一半導體鰭片。半導體基材具有一第一晶格常數；半導體鰭片由半導體
基材延伸而出，並具有一第二晶格常數，第二晶格常數並相異於第一晶格
常數。半導體鰭片更具有一頂面與兩側壁面。該電晶體更包括有一柵極介 電層與一柵極電極，柵極介電層覆蓋於該頂面與兩側壁面的至少一部份， 柵極電極覆蓋於柵極介電層的少 一部份。
本發明提供了一種積體電路，該積體電路包括一半導體基材與一絕緣 層。半導體基材具有一上表面，該上表面具有第一晶格常數。絕緣層設於
該半導體基材的上表面上。多數個島體(Islands)，該些島體由該半導體基材 的上表面延伸而出，並具有一第二晶格常數，該第二晶格常數相異於該第 一晶格常數，該些島體並延伸超過該絕緣層的一上表面。該積體電路更包 括至少一多柵極場效電晶體元件，多柵極元件包括有一柵極介電層與一柵 極電極，柵極介電層設於該些島體的至少一部份上；柵極電極設於該柵極 介電層上。
本發明提供了一種電晶體的製造方法，該方法包括有提供一基材，基 材具有一上表面，上表面並具有一第一晶格常數，上表面上並形成設有一 絕緣層。絕緣層上形成設有一開口以暴露一部份的上表面。再以磊晶方式 於開口中的上表面上成長一延伸體。延伸體具有第二晶格常數，第二晶格 常數並相異於第一晶格常數。該方法進一步包括有在延伸體上形成一摻雜 區，在延伸體上的至少一部份上形成一柵極介電層，在柵極介電層上形成 一柵極電極。
因此，本發明具有調整多柵極電晶體中通道的應變量的功效，藉由下 層與由該下層延伸的島體間的界面產生的應力，達到調整通道的應變量的功效。
上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的 技術手段，而可依照說明書的內容予以實施，並且為了讓本發明的上述和 其他目的、特徵和優點能夠更明顯易懂，以下特舉較佳實施例，並配合附 圖，詳細說明如下。
附困說輞
圖la-圍le繪示依據本發明多柵極電晶體的第一較佳實施例的製造步 驟示意圖。
圖2a-圍2f繪示依據本發明多柵極電晶體的第二較佳實施例的製造步 驟示意圖。
圖3^圍3f繪示依據本發明多柵極電晶體的第三較佳實施例的製造步 驟示意圖。
圖4汰-圖4e繪示一積體電路的一第一較佳實施例的製造步驟示意圖， 積體電路包括依據本發明電晶體的實施例。
圖5a-困5e繪示一積體電路的一第二較佳實施例的製造步驟示意圖， 積體電路包括依據本發明電晶體的實施例。
圖6繪示一積體電路的示意圖，該積體電路包括有依據本發明的多柵 極電晶體以及一平面型電晶體。
圖7《會示鰭式電晶體結構，用以說明鰭片上應變的分布情形。
1矽晶圃14:柵極介電層
2基材14a:柵極氧化層
3緩衝層14b:柵極氧化層
4氧化物層16:柵極電極
5鬆弛矽鍺層16a:柵極電極
6氮化物層16b:柵極電極
8溝渠20鰭片
8a:溝渠25應變線
8b:溝渠30光阻
9緩衝層32源極/漏極區域
10:鰭片34源極/漏極區域
10a:鰭片36深溝渠
10b:矽鍺鰭片40碳化矽鰭片
11:鬆弛碳化矽層42多柵極電晶體
12:矽披蓋層(犧牲層)44平面型電晶體元件
12a:矽4皮蓋層48平面型元件
12b:矽披蓋層 具體實掩方式
為更進一步闡述本發明為達成預定發明目的所採取的技術手段及功效， 以下結合附蹈及較佳實施例，對依據本發明提出的多柵極電晶體及其製造 方法其真體實施方式、結構、特徵及其功效，詳細說明如後。
下述的揭露，探討了本較佳實施例的製造與使用的細節。然而，本發 明提供了許多具有應用性的發明概念，這些發明概念可以被具體實現成不
製造與使用方式，並非用以限定本發明所請求保護的範圍。
請參照團la，圖la繪示依據本發明的基體聯結型具應變鰭式元件在制 程中的中間結構。儘管這些實施例是用於說明鰭式場效電晶體，對於本領 域一般技術人員，應可認知本發明同樣也可以被應用於其他多柵極元件上。 在圖la所繪示的步驟中， 一氧化物層4與一氮化物層6形成於一基材2上，
其中，氮化物層6形成於氧化物層4的上方。於實施例中，該基材2是一 現有的塊矽晶圃(bulk silicon wafer)。
較佳的，該氧化物層4可使用化學氣相沉積(CVD)、熱氧化法(thermal oxidation)或是其他現有的氧化物沉積方法形成。該氧化物層4的厚度可為 至少50埃(A, angstrom),而更較佳的，厚度界於約100埃到約300埃範圍 之間。
該氮化物層6可使用現有的沉積方法形成，如化學氣相沉積、電漿輔 助化學氣相沉積(PECVD)以及類似的方法。在實施例中，該氧化物層4與 該氮化物層6兩者合起來的厚度可於約500埃到約1000埃之間的範圍，依 照實際需求的鰭片高度來決定兩者合起來的厚度。在該氧化物層4的厚度 界於約100埃到約300埃之間的實施例中，該氮化物層6的厚度將界於約 200埃到約400埃之間(用於高度500埃的鰭片)以及約700埃到約900埃之 間(用於高度1000埃的鰭片)。
如圖la中所繪示，使用現有微影製程中的一光阻層(圖中未示)對該氧 化物層4與該氮化物層6進行圖案化(pattemed)程序。該氧化物層4使用非 等向性(anisotropic)蝕刻，如電漿蝕刻。隨後，該氮化物層6使用非等向性 蝕刻，如現有的千蝕刻^t術。該氧化物層4與該氮化物層6的圖案化與蝕 刻程序會形成一溝渠(trench)8，並使位於下層的基材2上表面暴露出來。為 了簡要說明起見，圖中僅繪示出一個溝渠8，對於本領域一般技術人員應可 認之在現有的晶圓上所製作的積體電路中，包括有多數個個(事實上為百萬 個以上)這類溝渠。
如圖lb所示，接著，將矽鍺(SiGe)材料以磊晶成長(epitaxially grown) 方式形成於基材2暴露的表面上，並填充滿溝渠8。這些以磊晶成長方式形 成的矽鍺(SiGe)材料將會於最後的鰭式場效電晶體中形成鰭片10，詳細如 以下'揭露所述。對於本領域一般技術人員而言，使用各種不同的方法與制 程來形成以磊晶成長方式成長的矽鍺鰭片10，將會是容易的並且是設計上 的選擇事項。例如，典型的矽鍺合金形成方法，可在溫度攝氏500到700 度之間，壓力約為10到200託爾(torrs)的條件下，藉由流量約20標準立方 公分(sccm)的二氯矽烷(SiH2Cl2)、 50到150sccm的百分的一氫稀釋鍺(GeH4) 分解(decomposition)反應形成。較佳的，鰭片10可^皮成長到高度約為500 埃到1000埃之間，而這也是為何該氧化物層4與該氮化物層6兩者合起來 較佳的厚度可於約500埃到約1000埃範圍之間的理由。在圖示中，鰭片10 的高度被成長到實質上與該氮化物層6頂面相同的同一平面。在其他實施 例中，鰭片10的高度可被成長到些微高於該氮化物層6的頂面，在此一狀 況下，必須注意此晶膜成長不要朝側向延伸到該氮化物層6頂面的上方。 在其他另外的實施例中，鰭片10晶膜可成長到直到到達溝渠8的頂部前停
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止。這些都是可藉由一般實驗所建立的設計選擇。
在矽鍺鰭片10與基材2相接的界面，發生了晶體晶格不匹配的情形。 此一晶格不匹配造成了應力而使鰭片IO產生應變。同時，此一晶格不匹配 也會使基材2產生應變，但這個應變對本發明實施例的目的而言，顯得還 不具重大意義，正如此一技術領域中所已知的，應力改善了在結晶半導體 元件中的電荷栽子移動率(Charge carrier mobility)。尤其是，矽鍺鰭片10與 基材2之間的晶格不匹配，其結果便是在於矽鍺鰭片IO的雙軸向壓縮應變 (bi-axial compressive strain)。壓縮應變改善了 p型元件中的電洞移動率(Hole mobility)。相較於現有技術，這種在矽鰭片中對工程應變的能力，提供了一 項具有意義的特點。
請參照蹈lc所示，可藉由幹蝕刻或溼蝕刻除去該氮化物層6。而此一 特定的蝕刻化學性質與製程是一種設計上的選擇。在蝕刻製程的主要限制， 便是在於氮化矽相對於下層的氧化矽層4具有較高的製程選擇性。在除去 該氮化物層6的過程中，必須確保氧化矽層4不會受到一點侵蝕。舉例來 說，可4吏用溼蝕刻，溫度在攝氏約80到120度之間，利用磷鹽酸(H3P04) 去除該氮化物層6。在去除該氮化物層6後，使得鰭片10的頂面與部分側 壁面會暴露出來。在這個階段中，可以將合適的雜質植入(Implanted)鰭片 10中。舉例來說，可以將p型雜質或n型雜質摻雜入鰭片10中，以達到所 需的正常雜質濃度。另外一種方式，可在鰭片10晶膜成長的過程中，藉由 在鰭片10原位置加入合適的雜質來摻雜鰭片10。然後可於源極以及漏極區 域植入雜質，這種做法如可使用現有已知的方式。
請參照團lc所示，在鰭片10暴露的表面上形成設有一犧牲層(或是矽 披蓋層)12，較佳的，犧牲層12是使用磊晶成長(epitaxially growth)方式形成。 因為磊晶成長的矽將會形成於鰭片10暴露的表面上，但是不會在氧化物層 4暴露的表面上，多矽(polysilicon)披蓋層12的磊晶成長可以自行對準。在 這個實施例中，需要10到20埃的柵極氧化層，犧牲層12可被成長到約5 到10埃。
請參照團ld所示，藉由將犧牲層12暴露於一氧化環境(如蒸汽環境) 中，可將犧牲層12轉換為一氧化矽層14。犧牲層12結合氧後形成氧化矽 層14(氧化矽層有時將會被參照為柵極介電層14)，氧化矽層14可在後續完 成的鰭式場效電晶體中，扮演柵極介電材質。犧牲層12的一個特點，便是 防止矽鍺維片10受到氧化。矽鍺鰭片10的氧化會造成鰭片10中鍺原子的 重新分配，這種情形是不希望發生的。同時，在柵極介電材質中也不希望 有鍺雜質存在。
請參照國le所示， 一柵極電極16被形成於柵極介電層14上方並覆蓋 於該氧化物層4。在此一實施例中，柵極電極16包括有多晶矽(polysilicon)，
並可在沉積原位被摻雜，或是在沉積原位不被摻雜並於後續再以離子植入 或其他已知製程進行摻雜。
在另一個實施例中，柵極介電層14可由高介電常數(highk)材料形成， 而不是二氣化矽。可被應用的材料如氧化鉿(Hf02)、矽酸鉿(HfSiO),如鉿、 鋁、鋯、鑭以及類似金屬的金屬氧化物或金屬矽酸鹽(metalsilicates)。
相同的，在另一個實施例中，尤其當使用高介電常數材料時，柵極電 極16可使用金屬形成以代替多晶矽。其中一種範例說明性質的金屬是TaC, 當然，其他可被應用的材料包括金屬(Ta，Ti，Ru，Mo,等)、金屬合金、金屬 氮化物(TaN， TiN， Mo2N等)、金屬碳化物(TaC等)以及可導電的金屬氧化物 (Ru02等)及類似物等。
請參照圖2a到圖2f圖所示，繪示另一個範例說明性質的實施例。在此 一實施例中，基材2包括了 3個次元件(如圖2a所示)。第一次元件是一矽 晶圓l(典型上為一現有p型塊矽晶圓)，矽晶圓l上形成有一緩衝層3(第二 次元件)，而緩衝層3上形成有一鬆弛矽鍺層(relaxed SiGe layer)5(第三次元 件)。該鬆弛矽鍺層5具有也許10到30百分比鍺的濃度。緩衝層3,如其 名稱所隱含的意義，扮演了一種去緩衝或改善矽晶圓1與鬆弛矽鍺層5之 間晶格不匹配效應的角色。緩沖層3可藉由兩個手段來達到此一目的。第 一，在緩衝層3與矽晶圓1的界面具有本質上為零的鍺濃度，亦即，在緩 衝層3與矽晶圓l之間，基本上不會發生晶格不匹配的情形。第二，緩衝 層3的鍺濃度與松他矽鍺層5的鍺濃度本質上相匹配，亦即，在緩衝層3 與鬆弛矽鍺層5之間，基本上不會發生晶格不匹配的情形。緩衝層3中的 鍺濃度由其底部(接近矽晶圓1的界面)往其頂部(接近鬆弛矽鍺層5的界面) 逐漸地增加。藉由這種濃度梯度變化的優點，實際上可消除或至少實質減 少晶格不匹配的影響。如此，鬆弛矽鍺層5即不會受到與矽晶圓1間晶格 不匹配的影響。
在此一實施例中，緩沖層3是足夠厚以使得發生在緩衝層3與鬆弛矽 鍺層5間界面的差排(dislocation)無法移動完全穿過該層。緩衝層3的厚度 在約為5000埃到10000埃的範圍之間。較佳的，鬆弛矽鍺層5的厚度在約 為2000埃到3000埃的範圍之間。如圖2a所示，最後的結構提供了一種虛 擬矽鍺基材，虛擬矽鍺基材上可製作不同的元件。
請參照團2b所示，繼續進行類似如參照圖la所繪示說明的方法。如 同前述，形成氧化物層4與氮化物層6並進行圖案化以形成溝渠8。在設計 的考量中，在形成氧化物層4與氮化物層6以及後續製程時，應該要考慮 製程的熱預算(thermalbudget)。這是因為當超過製程的熱預算時，其結果可 能會降低松魏>^鍺層5的設計特性，在一些案例中，這些設計特性包括在 鬆弛矽鍺層5與矽鰭片20間應力發展的鬆弛(請參照圖2c並將在下段討論)。
較佳的，製程溫度保持不超過由約攝氏700度到800度的範圍之間可以維 持一個滿意的熱預算。在此實施例中，暴露於溝渠8底部的基材是鬆弛矽 鍺層5。為了簡單說明起見，在圖2d以及隨後的圖中，並未將矽晶圓l繪 示出來。
請參照圖2c，鰭片20是以磊晶成長方式形成於溝渠8底部暴露於的基 材(矽鍺層5)上並填滿溝渠8。在此實施例中，其中，位於下層(層5)是矽鍺 層，鰭片20包括矽。藉此，在矽鰭片20與矽鍺層5間的界面可再度建立 一晶格不匹配關係。因為矽鍺相較於矽具有較大的晶格常數，使得矽鰭片 20上會產生一雙軸向張力應變。張力應變有助於改善n型電晶體的電子載 子移動率，所以M佳實施例特別適合於n型電晶體。
請參照困2d所示，繼續進行類似如參照圖lc所繪示說明的製程，即 去除氮化物層6。為了簡單說明起見，在圖2d以及隨後的圖中，並未將緩 衝層3繪示出來。在這個實施例中，鰭片20上並不需要製作矽犧牲層。請 參照圖2e所示，柵極介電層14可直接被形成於矽鰭片20上，例如藉由熱 成長方式將柵極介電層14形成於矽鰭片20暴露的表面上。對於本領域一 般技術人員而言，應該可以認知柵極介電層14成長的製程中，會消耗一部 分的矽鰭片20。關於此點，可藉由鰭片20在高度與厚度表面上的設計，提 供補償矽鰭片20因形成柵極電極14所造成的消耗。
請參照團2f圖所示，最後將柵極電極16形成於柵極介電層14上方並 覆蓋於該氣4fc物層4。如同前述參照圖le所作的說明，柵極電極16可包括 多晶矽，或是在另一個實施方式中，包括金屬、合金以及導電的氮化物或 氧化物。相同的，如同前述參照圖le所作的說明，柵極介電層14可由高 介電常數(highk)材料形成。可被應用的材料如氧化鉿(Hf02)、矽酸鉿(HfSiO) 或其他已知的替代物。
請參照團3a到圖3f所示，繪示另一個範例說明性質的實施例。如圖 3a所示，基材2包括有一矽晶圓1 、 一緩沖層9以及一鬆弛碳化矽(relaxed SiC) 層ll。在這個例子中，緩衝層9具有一碳濃度，碳濃度由接近底端(在與矽 晶圓1的界面)為零，變化至與鬆弛碳化矽層11的碳濃度相同(在與鬆弛碳 化矽層11的界面)。
請參照團3b所示，可使用前述的製程將氧化物層4與氮化物層6形成 於碳化矽層11上。接著，使用前述的製程將氧化物層4與氮化物層6圖案 化以形成溝渠8。在這個實施例中，溝渠8會將位於下層的碳化矽層11暴 露出來。請參照圖3c所示，如同前述參照圖2c時所述，以蟲晶成長方式將 矽填滿溝渠8以形成鰭片20。在這個實施例中，鰭片20是被成長於位於下 層的碳化矽層1上。已知碳化矽具有較矽小的晶格常數，亦即，在碳化矽 層11與矽鰭片20的界面會產生一雙軸向的壓縮應力，其作用結果便是鰭
片20中的壓縮應變(compressive strain)。此種壓縮應變增強了電洞移動率， 因此，對於製作p型金屬氧化半導體場效電晶體(MOSFET)時特別有益處。
請參照圖3d所示，當去除氮化物層6後，會將矽鰭片20與位於下層 的氧化物層4暴露出來。接著，將矽鰭片20暴露於一氧化環境中，部分的 矽鰭片2;G(包括一部份的上表面與側壁面)會氧化成氧化矽。請參照圖3e所 示，此一目的便是為了製作柵極介電層14。請參照圖3f所示，柵極介電層 14上方沉積設有多晶矽柵極電極16。如同前述的實施例中所述，柵極介電 層14可選擇使用高介電常數材料，而柵極電極16可選擇包括金屬、金屬 合金、金屬氮化物及金屬氧化物等。
應用前述的材料與製程，預期可達到的區域化應變，將在500(Mpa)到 1000(Mpa)範圍之間。然而，鰭片10、 20的最大應變，如同一個潛在的設 計限制，應會被認知發生在其與下層(如層2、層5或層ll)的界面位置，而 越遠離界面位置，應變量越小。圖7中繪示了此一現象，圖7繪示圖le中 元件的部分放大圖。圖7繪示了鰭片10，鰭片10上並加上應變線25。這 些應變線25繪示了應變線間相對的應變量大小的示意圖。線條較密集的區 域(即線條間距小)繪示了高應變區域，線條較疏散的區域(即線條間距大)繪 示了相對較低的應變區域。如同此一示意圖所繪示，鰭片IO所產生的應變 大小(以及其他實施例類似的鰭片20),在其與下層的界面為最大，並且隨 著與該界面的距離增加而穩定地減少。這種現象對鰭片IO(以及類似的鰭片 20)的高度產生一實際上的限制，在使用目前可用的製程與材料下，鰭片10 的高度不能超過約500埃到1000埃之間。然而，這僅僅是目前實施例的實 際限制條件。可預期的是，本發明將可應用新發展的製程與材料，因而， 此一限制條件應當不能被考慮成限制本申請案或是本發明所教示內容的一 個限制M。
製作基材與鰭片的材料可應用不同的材料組合，依據設計所需的鰭片 應變量，可應用的基材/鰭片的材料組合包括Si/SiGe、 SiGe/Si、 SiC/Si、 Si/SiC 以及其他組合等。這些組合併不受限於上述所列的材料。事實上，也可將 第3族、笫4族與第5族的元素加入矽晶格中以及改變可被應用的晶格常 數。唯一的限制便是成本考量、製程簡化程度、潛在的汙染因素以及類似 的因素等。
在這些實施例中，只有繪示出單一個矽鰭片10、 20。對於本領域一般 技術人員，將可認知在單一晶圓上(事實上為單一積體電路中)，將可能形成 上百萬個以上的鰭片。如同前述，部分的鰭片/基材組合產生壓縮應變，因 此，特別有利於改善在p型元件中的載子移動率；而其他的鰭片/基材組合 在鰭片上產生拉伸應變，因此，特別有利於改善在n型元件中的載子移動 率。所以，當應用不同的鰭片結構於不同電晶體型式(p型、n型)的單一積
體電路中時，是具有其功效以及益處的，特別是應用於所謂的互補性氧化
金屬半導^(CMOS)製程技術中。
請參照圖4a到圖4e所示，繪示一種應用於CMOS元件的製造方法。 圖4a繪示了基材2上形成氧化物層4與氮化物層6。如同前述方式，形成 溝渠8a、 8b。為了簡化說明起見，圖示中僅繪示出2個溝渠。圖中並未繪 示其他如不同的井區域、絕緣結構、雜音隔絕環以及基材2上其他常有的 特點等。經由光阻30的形成與進行圖案化，使其中一第一溝渠8a被光阻 30覆蓋， 一第二溝渠8l^皮暴露出來。請參照圖4b所示，接著以磊晶成長 方式將矽鍺形成於第二溝渠8b底部被暴露出來矽基材2表面上，並填滿第 二溝渠8b以形成一矽鍺鰭片10b。在此一時間點，矽鍺鰭片10b可選擇的 植入n型雜質以形成源極以及漏極區域(圖中未示)。這是因為當進行雜質植 入時，第一鰭片10a尚未被形成且光阻30仍覆蓋於溝渠8a,因此可不需要 額外的光革製程。
請參照困4b所示，接著去除光阻30，再重新塗布光阻並進行圖形化， 使得第二鰭片10b被新光阻覆蓋，而溝渠8a被曝露出來。接著以磊晶成長 方式將矽碳化物形成於第一溝渠8a底部被暴露出來矽基材2表面上，並填 滿第一溝渠8a以形成一鰭片10a。鰭片10a可植入適當的p型雜質以形成 源極以及漏極區域。此一操作最好能在鰭片10b仍受到光阻30保護時進行。 雖然，可以逸擇地調整相對的摻雜濃度以使鰭片10b中被摻雜入足夠多的n 型雜質，如此，即使在進行反向的p型摻雜後，鰭片10b的源極/漏極區域 仍維持n型。請參照圖4c所示，在去除光阻30之後，接著去除氮化物層4， 以及形成矽披蓋層12a、 12b。
請參照圖4d所示，接著將元件暴露於一氧化環境中去將矽披蓋層12a、 12b分別轉換為柵極氧化層14a、 14b。接著形成柵極電極16a、 16b以及進 行圖案化。在這個實施例中，是於一個基材上形成有碳化矽鰭片與矽鍺鰭 片，以達到所需求的應變鰭片。另一種方式是，在矽或其他材料上，形成 碳化矽或是矽鍺虛擬基材以供工程應變的需求。這些分別選擇的，材料是 設計上以及一般實驗的選擇事項。
圖4e繪示了圖4d所示剖面結構的平面示意圖。鰭片10a提供形成了一 p型鰭式場效電晶體，鰭片'10a具有分別植入其兩端部的n型源極/漏極區 域32。源^l/漏極區域32間定義了一通道區域，同時柵極電極16a位於通 道區域(沿著鰭片10a的頂面以及側壁面)上方。同樣的，鰭片10b提供形成 了一n型鰭式場效電晶體，鰭片10b具有分別植入其兩端部的p型源極/漏 極區域34。源極/漏極區域34間定義了一通道區域，同時柵極電極16b位 於通道區域(沿著鰭片10b的頂面以及側壁面)上方。基於參照的觀點，

圖1、 圖2、圖3以及圖4a-4d繪示沿圖4e中A-A剖面線的剖面圖。
請參照圖5a到圖5e所示，繪示一種所謂的分離晶圓法(split wafer approach),於CMOS中整合p型應變鰭式場效電晶體與n型應變鰭式場效 電晶體的方法。圖5a繪示了一矽晶圓(基材)2，其具有一深溝渠36，深溝渠 36可藉由非等向性蝕刻或是結合非等向性蝕刻與等向性蝕刻所製作而成。 深溝渠36的位置與尺寸可以利用光阻30來定義。以磊晶方式可選擇的在 深溝渠36內暴露的基材表面上成長形成緩衝層3與矽鍺層5。在緩衝層3 磊晶成長的過程中，逐漸地加入鍺，使緩衝層3的鍺濃度，由零逐漸增加 到矽鍺層5中的鍺的一般濃度。接著，維持此一鍺濃度持續磊晶成長最後 得到矽鍺層5。
雖然，圍示中將緩衝層3與矽鍺層5繪示為有不同(即有區別性)的層體， 但是對本領域一般技術人員應可清楚了解，事實上，這些層體間的界面可 以是不用明確界定的或是整體不可區分的。
請參照團5c中所示，圖5c繪示對基材2以及矽鍺層5上的氧化物層4 以及氧化物層4上的氮化物層6，進行形成與圖案化以形成溝渠8。值得注 意的是，部分溝渠8曝露了基材2，而其他溝渠8則曝露了矽鍺層5。
經由適當的光罩與蟲晶成長步驟，溝渠8中可以分別形成具有不同組 合物的鰭片。請參照圖5d所示，舉例來說，矽鍺鰭片10可以成長於基材2 上，矽鰭片20可以成長於矽鍺層5上。本領域一般技術人員將認可前述鰭 片的形成方式，可藉由遮罩部分溝渠8，在其餘暴露的溝渠8成長矽鍺後； 隨後暴露前一步驟中所遮罩的溝渠8，並遮罩矽鍺鰭片；最後於暴露的溝渠 8中成長矽鰭片。請參照圖5d所示，碳化矽鰭片40被藉由圖示的方法繪示 出來。這些碳化矽鰭片40的形成方式，是利用當形成其他鰭片時，遮罩住 碳化矽鰭片所在的溝渠，同樣的，當於對應的溝渠中磊晶成長碳化矽鰭片 40時，其他鰭片(即矽鍺鰭片10與矽鰭片20)是被遮罩住的。顯然的，圖 5d中的鰭片10、 20、 40的位置與排列配置，僅僅為說明性質。相同的，緩 沖層3與矽鍺層5關於基材2的相對尺寸與位置，也僅僅為說明性質。實 際上，不同尺寸與配置關係的溝渠都有可能被應用。而且，如圖所繪示的， 當矽晶圓上形成矽鍺虛擬基材時，晶圓與基材材質的改變，對於本領域一 般技術人員來說，是屬於易見的。
為了使揭露更為完整，圖5e繪示了圖5d中的積體電路，該積體電路 是使用前述參照圖1到圖4的敘述說明所迷的製程，在去除氮化物層6,並 分別形成柵極介電層14以及柵極電極16後的示意圖。
請參照團6所示，在本發明又另一個實施例中， 一單一積體電路同時 應用基體聯結應變鰭式場效電晶體以及平面型電晶體(planar transistor)兩 者。實施例中所述的基體聯結應變通道多通道電晶體，其製造製程能完全 與現有平面型電晶體CMOS製程相容。在整合的示意圖中，平面型電晶體
元件44可以應用氧化物層4當成其一氧化線性層或是內層介電層(ILD)的至 少一部份。而作為範例說明的多柵極電晶體42,元件製作中也應用了氧化 物層4。在另外一個實施例中(圖中未示)，平面型元件48可使用氧化物層4 作為其柵極氧化層。必須說明的是，為了能更清楚繪示實施例的特點，圖6 中並未繪示出實際元件中所具有的其他特點或元件。
本發明所揭露具有功效的實施例包括一種製造電晶體的方法。該方法 包括有提供一基材，基材具有一上表面，上表面並具有一第一晶格常數， 上表面上並形成設有一絕緣層。絕緣層上形成設有一開口以暴露一部份的 上表面。再以磊晶方式於開口中的上表面上成長一延伸體。延伸體具有第 二晶格常數，第二晶格常數並相異於第一晶格常數。該方法進一步包括有 在延伸體上形成一摻雜區，在延伸體上的至少 一部份上形成一柵極介電層， 在柵極介電層上形成一柵極電極。在另一些實施例中，該方法包括有提供 一基材，包括提供一晶圓。在晶圓上形成一緩衝層並在緩衝層上形成一半 導體層，其中半導體層具有第一晶格常數。在基材上形成一絕緣層，形成 方法可包括於基材的上表面上形成一氧化物層以及於氧化物層上形成一氮 化物層。在延伸體上形成一摻雜區域，形成方法可包括以離子植入方式形 成一第一源極/漏極區域以及一第二源極/漏極區域。在延伸體上形成一柵極 介電層，形成方式可包括氧化延伸體的一部份。在另一些實施例中，在延 伸體上形成形成一柵極介電層，形成方式可包括在延伸體的一部份上形成 一半導體層以及氧化半導體層。
以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式 上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發 明，任何熟悉本專業的技術人員，在不脫離本發明技術方案範圍內，當可利用 上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是
未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作 的任何簡單修改、等同變化與修飾，均仍屬於本發明技術方案的範圍內。
權利要求
1.一種多柵極電晶體，其特徵在於至少包括一半導體基材，具有一第一晶格常數；一半導體鰭片，自該半導體基材延伸而出，並具有一第二晶格常數，該第二晶格常數相異於該第一晶格常數，該半導體鰭片具有一頂面以及兩相對側壁面；一柵極介電層，覆蓋於該頂面以及該兩側壁面的至少一部份上；以及一柵極電極，覆蓋於該柵極介電層的至少一部份上。
2. 根播權利要求1所述的電晶體，其特徵在於進一步包括有 一第一摻雜區域，設於半導體鰭片上鄰近柵極電極的一第一側；以及 一第二摻雜區域，設於半導體鰭片上鄰近柵極電極的一第二側。
3. 根據權利要求1所述的電晶體，其特徵在於其中所述的半導體基材包括有一第一半導體材料；一緩沖層，設於該第一半導體材料上；以及 一第二半導體材料，設於該緩衝層上。
4. 根據權利要求3所述的電晶體，其特徵在於其中所述的第二半導體 材料主要選自SiGe、 SiC以及SiGeC所組成群組中的一材料。
5. 根據權利要求1所述的電晶體，其特徵在於其中所述的半導體鰭片 主要選自Si、 SiGe、 SiC以及SiGeC所組成群組中的一材料。
6. 根據權利要求1所述的電晶體，其特徵在於其中所述的柵極介電層 包括有至少一氧化物層。
7. 根據權利要求1所述的電晶體，其特徵在於其中所述的電晶體為一 鰭式場效電晶體。
8. —種多柵極電晶體，其特徵在於至少包括 一半導體基材，具有一第一晶格常數的上表面； 一絕緣層，設於該半導體基材的上表面上；多數個島體，自該半導體基材的上表面延伸而出，並具有一第二晶格 常數，該第二晶格常數相異於該第一晶格常數，該些島體延伸超過該絕緣 層的一上表面；以及至少一多柵極元件，包括有一柵極介電層，設於該些島體的至少一部份上；及 一柵極電極，設於該柵極介電層上。
9. 根振權利要求8所述的電晶體，其特徵在於其中所述的半導體基材 包括有 一第一材料；一緩衝層，設於該第一材料上；以及一半導體層，設於該緩衝層上並具有該第一晶格常數。
10. 根椐權利要求9所述的電晶體，其特徵在於其中所述的半導體層主 要選自SiGe、 SiC以及SiGeC所組成群組中的一材料。
11. 根椐權利要求8所述的電晶體，其特徵在於其中所述的些島體主要 選自SiGe、 SiC以及SiGeC所組成群組中的一材料。
12. 根椐權利要求8所述的電晶體，其特徵在於更進一步包括有 一第一摻雜區域，設於所述島體的至少其中一上；以及 一笫二摻雜區域，設於所述島體的至少其中一上；其中，該第一摻雜區域與該第二摻雜區域之間形成一通道區域，且該 柵極電核i殳於該通道區域的至少一部份上。
13. 裉椐權利要求12所述的電晶體，其特徵在於其中所述的摻雜區域 包括p型雜質。
14. 根據權利要求13所述的電晶體，其特徵在於進一步包括有至少一 平面型電晶體形成於基材的上表面上，該平面型電晶體包括有一第一摻雜區域，形成於該基材的至少一部份； 一第二摻雜區域，形成於該基材的至少一部份； 一平面型電晶體柵極介電層，形成於該基材的上表面上；以及 一平面型電晶體柵極電極，形成於該平面型電晶體柵極介電層上。
15. 裉振權利要求14所述的電晶體，其特徵在於其中所述的平面型電 晶體柵極介電層與該平面型電晶體柵極電極由相同的一材料層形成。
16. 根據權利要求14所述的電晶體，其特徵在於其中所述的材料層為 連續的。
17. 根據權利要求8所述的電晶體，其特徵在於進一步包括有 一具有第二晶格常數的區域，形成於半導體基材上，該第二晶格常數相異於第一晶格常數；多數個第二島體，自該區域的上表面延伸而出，並具有一第三晶格常 數，該第三晶格常數相異於第二晶格常數，且這些第二島體延伸超過該絕 緣層的一上表面；以及一第二多柵極元件，包括有一第二柵極介電層，設於該些第二島體的至少一部份上；及 一第二柵極電極，設於第二該柵極介電層上。
18. —種多柵極電晶體的製造方法，其特徵在於包括如下步驟 提供一基材，其中該基材具有一第一晶格常數的上表面，該上表面上並設有一絕緣層； 形成一開口於該絕緣層上以暴露部份的該上表面；以及以磊晶方式於該開口中的上表面上形成一延伸體，使該延伸體具有一 第二晶格常數，，該第二晶格常數相異於該第一晶格常數。
19.根據權利要求18所述的多柵極電晶體的製造方法，其特徵在於進 一步包括有形成一摻雜區在該延伸體上；形成一柵極介電層在該延伸體上的至少一部份上；以及 形成一柵極電極在該柵極介電層上。
全文摘要
一種鰭式場效電晶體或是其他型式的多柵極電晶體。該電晶體具有一半導體基材以及一半導體鰭片。該半導體基材具有一第一晶格常數。該半導體鰭片由該半導體基材延伸而出，並具有一第二晶格常數、一頂面以及兩相對的側壁面。該第二晶格常數相異於該第一晶格常數。該電晶體更包括有一柵極介電層以及一柵極電極。柵極介電層覆蓋於該頂面以及兩側壁面的至少一部份上。柵極電極覆蓋於該柵極介電層的至少一部份上。藉由半導體基材與半導體鰭片兩者間晶格不匹配感應產生通道中的應變。並可藉由材料的選擇來調整此一應變量。
文檔編號H01L21/336GK101106159SQ200710000298
公開日2008年1月16日 申請日期2007年1月23日 優先權日2006年7月10日
發明者林宏年, 林鴻志, 黃調元 申請人:臺灣積體電路製造股份有限公司