高電壓傳感器設備及其方法

2024-01-24 02:11:15 2

專利名稱：高電壓傳感器設備及其方法
高電壓傳感器設備及其方法
對相關申請的交叉引用
本申請涉及2005年12月洸日提交的且標題為「HIGHVOLTAGE SENSOR DEVICE AND METHOD THEREFOR」 的發明人 Jefferson W. Hall 等人的中國專利號 2005101341 . X，其要 求2005年1月25日提交的母美國專利申請號11/041，710-現在是美國專利號7，306，999 的優先權。技術領域
本發明大體涉及電子學，尤其是涉及形成半導體器件和結構的方法。
技術背景
過去，半導體工業利用各種方法來形成用於控制高電壓系統的半導體器件。這樣 的高電壓系統的一個例子是根據具有高電壓值的輸入電壓操作的電源控制器。這些現有半 導體器件的一個問題是不能以連續的方式感測高電壓的值。一般，外部電路用於提供表示 高電壓的值的電壓。例如，控制器可根據幾百伏的輸入電壓操作，且該電壓的值可關於時間 改變。為了提供有效的操作，當該電壓值在控制器的操作期間變化時，控制器可能需要感測 該電壓的值。不能在半導體晶片上產生可用於感測高電壓的值的器件導致使用外部部件， 這增加了系統的成本。
因此，期望有一種可感測高電壓信號的值的半導體器件。


圖1簡要示出根據本發明的高電壓半導體器件的一部分的實施方式的電路圖2示出根據本發明的圖1的半導體器件的一部分的實施方式的放大俯視圖3示出根據本發明的圖2的半導體器件的實施方式的橫截面部分；
圖4簡要示出根據本發明的高電壓半導體器件的一部分的另一實施方式的電路 圖5示出根據本發明的高電壓半導體器件的另一實施方式的放大橫截面部分；
圖6簡要示出根據本發明的高電壓半導體器件的一部分的實施方式的電路圖，其 為圖1的器件的可選實施方式；
圖7示出根據本發明的圖6的高電壓半導體器件的實施方式的一部分的放大俯視 圖8簡要示出根據本發明的使用圖1的高電壓半導體器件的系統的一部分的實施 方式的電路圖9示出另一半導體器件的一部分的實施方式的放大橫截面圖，其為圖3、圖5的 半導體器件的可選實施方式；
圖10示出另一半導體器件的一部分的實施方式的放大橫截面圖，其為圖9的半導 體器件的可選實施方式；
圖11示出導體的一部分的實施方式的放大俯視圖，其為圖9和10的半導體器件 的導體的可選實施方式；
圖12示出導體的一部分的實施方式的放大俯視圖，其為圖9、10和11的半導體器 件的導體的可選實施方式；以及
圖13示出導體的一部分的實施方式的放大俯視圖，其為圖9、10、11和12的半導 體器件的導體的可選實施方式。
為了說明的簡潔和清楚，附圖中的元件不一定按比例繪製，且不同圖中相同的參 考數字表示相同的元件。此外，為了描述的簡單而省略了公知的步驟和元件的說明與細節。 如這裡所使用的載流電極(current carrying electrode)表示器件的一個元件，該元件承 載通過如MOS電晶體的源極或漏極、或雙極電晶體的集電極或發射極、或二極體的陰極或 陽極的器件的電流；而控制電極表示器件的一個元件，該元件控制通過如MOS電晶體的柵 極或雙極電晶體的基極的器件的電流。雖然這些器件在這裡被解釋為某種N溝道或P溝道 器件，但本領域中的普通技術人員應該認識到，依照本發明，互補器件也是可能的。為了附 圖的清楚，器件結構的摻雜區被示為一般具有直線邊緣和精確角度的角。但是，本領域的技 術人員理解，由於摻雜物的擴散和活動，摻雜區的邊緣一般不是直線，並且角可能不是精確 的角。詞「大約」或「實質上」的使用意指元件的值具有被預期非常接近於規定值或位置的 參數。然而，如在本領域中所公知的，總是存在阻止值或位置確切地如規定的微小變化。在 本領域中已經明確肯定，直到至少10% (且對於半導體摻雜濃度來說，直到20%)的變化 是偏離確切地如所述的理想目標的合理變化。
具體實施方式
圖1簡要示出形成低電壓感測信號的高電壓半導體器件10的一部分的優選實施 方式的電路圖，低電壓感測信號表示具有高電壓值的輸入電壓。器件10包括接收高電壓並 在感測輸出16上形成表示高電壓的感測信號的高電壓感測元件11。當輸入電壓的值變化 時，感測信號也變化。器件10還形成為響應於施加到控制輸入25的控制信號而在電流輸 出對上提供第一輸出電流。
在一個實施方式中，元件11是器件10的高電壓電晶體和感測器件觀的一部分， 器件觀形成為包括J-FET電晶體18和金屬氧化物半導體(M0Q電晶體19的合併電晶體。 器件10還可包括形成為向電晶體19的柵極提供偏壓電流的偏壓電阻器21。電晶體例如 器件觀的電晶體18和19對本領域技術人員說是公知的。在1995年12月19日發布給 Tisinger等人的美國專利號5，477，175中公開了類似於電晶體18和19的器件的一個例 子，該專利由此在這裡通過引用被併入。在其它實施方式中，電晶體19可為其它電晶體結 構，例如J-FET或雙極電晶體。在其它實施方式中，電阻器21可為其它結構，例如J-FET。 器件10形成為在高電壓輸入23上接收輸入電壓，並在輸出16上產生感測信號。
過去，在半導體器件上感測高電壓的值很難。例如，在用於全球線路電壓(world wide line voltage)應用的一些應用中，輸入電壓可能超過400伏000V)，且在一些情況 下可高達700伏(700V)。
例如，在電源系統中使用的變壓器的回掃電壓可將400伏輸入電壓增加到700伏。
如將在下文中進一步看到的，元件11以便於接收這樣的高輸入電壓和響應性地形成感測信號的方式形成。在一個實施方式中，元件11是連接在輸入23和被施加到併入 元件11的半導體器件的最低電壓之間的電阻分壓器。一般，最低電壓是接地參考，但是可 使用其它值。電阻分壓器包括與第二電阻器13串聯連接的第一電阻器12，感測信號在電阻 器之間的公共連接處的公共節點處形成。電阻器12隻有一個端子連接到電晶體18和19中 的任一個的載流電極或端子。電阻器12的另一端子或低電壓端子沒有連接到電晶體18和 19，而是連接到輸出16以方便器件接收感測信號。此外，電阻器13的端子都不連接到晶體 管18和19的載流電極。因此，元件11的低電壓端子沒有連接到高電壓器件觀以及電晶體 18和19。使僅僅一個端子連接到器件觀以及電晶體18和19有助於確保感測信號具有低 電壓。電阻器12和13的值被選擇為大的值，以便最小化元件11所消耗的功率。在一個示 例性實施方式中，電阻器12和13的串聯組合的總電阻一般不小於大約15兆歐(meg-ohm)， 但在其它實施方式中可為其它值。
為了有助於提供器件10的功能，電晶體18的漏極共同連接到輸入23和元件11 的第一端子15。電阻器12的第一端子連接到端子15，且電阻器12的低電壓端子連接到輸 出16。元件11的連接端子14連接到器件觀的最低電壓。電阻器13的第一端子連接到輸 出16，而第二端子連接到端子14。電晶體18的源極連接到公共節點20和電晶體19的漏 極。電晶體19的柵極連接到輸入25和電阻器21的第一端子，而源極連接到輸出M。電阻 器21的第二端子連接到節點20。在圖2的描述中將更詳細解釋電晶體18的柵極連接。
圖2示出在圖1的描述中解釋的器件10的實施方式的一部分的放大俯視圖。圖 3示出在圖2中示出的器件10沿剖面線3-3的放大橫截面部分。該描述參考圖2和圖3。 元件11的電阻器12和13形成為覆蓋在J-FET 18的一部分上，該部分在電晶體18的高電 壓操作期間實質上被耗盡載流子。電晶體18的被耗盡的部分允許元件11經得起被施加到 器件10的高電壓並在輸出16上形成感測信號。
電晶體19在圖2中通常由箭頭和虛線標識。電晶體18和19通常在半導體基底 40的表面上形成為封閉的幾何形狀。一般封閉幾何形狀具有同心的中心並具有某個重疊的 外圍。在優選實施方式中，封閉幾何形狀形成為圓或具有不同同心半徑的圓的弧。為了說 明的清楚，解釋了優選實施方式，然而本領域技術人員應認識到，也可使用其它封閉形狀例 如橢圓、正方形、五邊形、六邊形、交叉指狀形狀等來代替圓，且電晶體18和19可具有不同 的長度和寬度。
在優選實施方式中，電晶體18的封閉幾何形狀形成為具有增加的半徑的同心圓。 電晶體19的幾何形狀的第一部分形成為圓，而第二部分形成為圓的弧，弧的半徑大於晶體 管18的圓部分的半徑。圓形摻雜區41在基底40的表面上形成。在優選實施方式中，區41 的摻雜剖面不是具有多個摻雜區的均衡剖面(graded profile)，而是實質上恆定的橫截面 區41。這樣的非均衡摻雜剖面簡化了製造並減少了製造成本。應理解，摻雜濃度可能由於 深度和縱切面(normal longitudinal)變化而有些變化，但摻雜剖面不形成為從一個位置 處的高濃度實質上逐漸朝著在第二位置處的較低摻雜變化。區41具有與基底40相反的摻 雜類型。優選地，基底40是P型並具有大約80歐姆-釐米的電阻係數，而區41是具有大 約lE15cnT3到2E15cnT3的摻雜濃度的N型。區41 一般為大約7到8 (7-8)微米厚。區41 的部分形成電晶體18和19的一部分。電晶體18的漏極接點(contact)46形成為基底40 的表面上和區41內的摻雜區。接點46成形為具有第一半徑和中心47的中空的第一圓。接點46形成為與區41同心，並具有比區41的半徑小的半徑。由於接點46的中空圓形狀，區 41的第一圓形內部部分位於接點46之下(見圖幻。該第一部分形成電晶體18的漏極區。 區41的第二圓形部分42從接點46的外圓周延伸到區41的外邊緣44，並形成電晶體18的 溝道。基底40與區41的界面起J-FET電晶體18的柵極的作用。與邊緣44相鄰且位於柵 極導體M的至少一部分之下的區41的第三部分通常被視為電晶體18的源極和電晶體19 的漏極。一般基底40因而電晶體18的柵極連接到使用器件10的電路中的最低電位。因 此電晶體18的漏極和源極形成為封閉的幾何形狀，源極具有大於漏極的半徑。此外，一個 摻雜區用於形成電晶體18的源極和漏極以及電晶體19的漏極。
電晶體19的源極區49形成為在基底40的表面上的摻雜區，作為具有比電晶體19 的漏極的半徑大的半徑的圓的弧。一般，源極區49的內部部分位於柵極導體M之下。摻雜 區在源極區49內形成以用作電晶體19的源極接點50。注意，源極區49和接點50在器件 10的接頭(tap)開口 70處是不連續的(見圖2)，因此，區49和接點50是圓的弧。接點區 63形成為在電晶體18和19外部的基底40中的摻雜區。接點區63用於將電阻器13的一 端或端子連接到基底40。電晶體19的體區(body region) 48形成為位於柵極導體M之下 的基底40的表面上的摻雜區。優選地，基底40、體區48和接點區63是P型材料，而區41、 源極區49和接點50是N型材料，以便使電晶體18形成為N溝道J-FET，而電晶體19形成 為N溝道MOS電晶體。
柵極絕緣體52在基底40上形成，覆蓋在區48和至少區49的內邊緣上。一般，絕 緣體52是通常不大於大約50到60 (50-60)納米的薄二氧化矽，以便便於電晶體19的操作。 較厚的絕緣體53在基底40上形成，覆蓋在部分42上並位於接點61之下。一般，接點61 連接到圖1的端子23。絕緣體53通常比絕緣體52厚至少大約10到30(10-30)倍，以便 幫助在電阻器12和13與下面的矽結構之間提供高擊穿電壓。絕緣體53通常不小於大約 1到2(1- 微米厚。柵極導體M形成為覆蓋在絕緣體52的至少一部分上。當導體M形 成時，用於導體M的材料也在絕緣體53上形成，並接著被圖案化以形成如圖2和3所示的 螺旋圖案。螺旋圖案形成電阻器12和13。一般，用於導體M的材料是多晶矽。用於形成 電阻器12和13的多晶矽的部分可被摻雜得與導體M不同或相同以提供電阻係數，該電阻 係數提供電阻器12和13以及導體M的期望值。在一個實施方式中，用於電阻器12和13 的多晶矽具有不小於大約2000歐姆/平方的表面電阻。可選地，用於電阻器12和13的材 料可與導體M分開地形成。螺旋圖案形成為在中心47周圍產生儘可能多的轉圈，以便為 電阻器12和13提供高電阻。至少使用螺旋圖案的相鄰部分之間的最小間隔減小了圖案的 相鄰部分之間的電場。在一個示例性實施方式中，螺旋圖案具有大約35個轉圈。一般，在 螺旋圖案的相鄰轉圈之間的間隔為大約1到2(1-2)微米。其它圖案可用於形成電阻器12 和13。例如，圖案可成形為橢圓形、正方形、五邊形、六邊形等，特別是如果下面的區41具 有這樣的形狀時。另一絕緣體57例如層間電介質被應用來覆蓋電阻器12和13、導體M以 及基底40在電晶體18和19的外部的部分。使用螺旋圖案的相鄰部分之間的最小間隔也 減小了橫跨絕緣體57的橫向電場，絕緣體57將螺旋圖案的相鄰部分分開，從而減小了擊穿 的可能性並增加了可被元件11感測到的電壓的值。應注意，為了附圖的清楚，在圖2中沒 有示出絕緣體57。導體35通過絕緣體57中的開口形成，以電接觸螺旋圖案並在電阻器12 和13內形成圖案。本領域技術人員應認識到，剖面線3-3不與導體35相交，然而，為了解釋的清楚在圖3中示出導體35。另一導體64通過絕緣體57中的另一開口形成，以電接觸 螺旋的遠端並通過接點63將電阻器13的一端或端子連接到基底40。另一導體59通過絕 緣體57中的開口形成，覆蓋接點50來形成與其的電接觸，以形成器件10的源極導體。接 點61可形成為形成的導體35、59和64的部分，或可隨後被形成。應注意，為了附圖的清楚 沒有在圖2中示出導體59。
參考圖2，在元件11的螺旋的一個轉圈通過開口 70的地方，導體35形成為在導體 M上延伸並通過開口 70出來以形成輸出16。輸出16可接著連接到在基底40上形成的其 它電子元件(未示出)，例如運算放大器或比較器。導體35向外延伸越過電晶體19的外 部，以便於形成與在器件10外部的元件的電接觸。導體64形成為電接觸螺旋的遠端並通 過接觸區63(圖幻將電阻器13的一端或端子連接到基底40。柵極導體M的一部分形成 為也通過開口 70延伸並形成便於與柵極導體M進行接觸的接頭71。電阻器21形成為在 器件觀外部的基底40的表面上的摻雜區。電阻器21的由虛線示出的一端在接頭71下延 伸，以在邊緣44處和節點20處產生與區41的電接觸。電阻器21的第二端通過金屬連接 72連接到接頭71。區48的一部分通過開口 70延伸以便於形成與區48的接觸。為了附圖 的清楚，沒有示出區48通過開口 70的延伸。
在操作中，電晶體18的J-FET功能起作用來均勻地分布高電壓電場，該電場施加 在整個區41和特別是區42上電晶體18的漏極和源極之間。因此，在電阻器12和13上的 高電壓電場的影響在電晶體18的導通或截止狀態中是可忽略的。相反的情況也成立。在 整個電阻器12和13中均勻分布的電位對電晶體18的下面的摻雜區有可忽略的影響。基 底40 —般連接到使用器件10的系統中的最低電壓。當高輸入電壓施加到輸入23時，基底 40和區41之間的大電壓差使電晶體18實質上耗盡載流子。這樣的耗盡將存在於基底40 和電晶體18的部分42中。在部分42兩端的電位作為高輸入電壓的結果將通常使區42實 質上被耗盡，且電晶體觀將以夾斷模式進行操作。基底40和區41的摻雜濃度被選擇成低 到足以以施加到輸入23的電壓提供實質上的耗盡。在大部分實施方式中，大於大約5伏 (5V)、一般大於大約40到50伏(40V-50V)的電壓施加到輸入23，且優選地大約400到700 伏G00-700V)被施加。基底40和區42的合併的耗盡效應可簡單地通過延伸其耗盡寬度 來容易地支持這樣的高電壓，而不超過大約0. 3MV/cm的矽的臨界電場。
在元件11和下面的區42的上表面之間在任何給定位置處的垂直電壓電位主要由 絕緣體53的厚度支持，但是垂直電壓的一小部分可由用於元件11的材料支持。因為高電 壓施加到區42，且高電壓也施加到電阻器12的一個端子，因此只有這些電壓之間的適度差 異保持在絕緣體53和元件11上被垂直地支持。絕緣體53的厚度維持大部分垂直電壓，同 時保持比絕緣體53的材料的擊穿場小得多的電場。一般材料是二氧化矽，且材料的因而形 成的擊穿場為大約lOMV/cm。由於材料的低電阻係數，只有垂直電壓的一小部分一般由元 件11支持。材料一般是具有不小於大約IXlOw to IXlO19 atoms/cm3的摻雜濃度的摻雜多 晶矽。例如，對於在輸入23處的大約700伏(700V)的所施加的電壓，在元件11和絕緣體 53兩端的垂直電壓可為大約60到70伏(60-70V)。通常該60到70伏垂直電壓中的小於 大約1伏在元件11兩端垂直地下降，而其餘部分在絕緣體53兩端下降。通常，在電阻器12 和13的圖案上的每個點以及在下面的區42的相應點處的電壓電位將幾乎在電位上彼此跟 隨。這有助於最小化其間的垂直電場的值。通過調節絕緣體53上電阻器11的兩端相對於電晶體18的部分例如接點46和邊緣44的位置，可改變可維持的垂直電壓的值。因為至少 部分42實質上耗盡載流子，因此區41提供在基底40和元件11之間的絕緣。因此，高電場 不引起對基底40的擊穿。因此，區41和絕緣體53有助於元件11的操作。本領域技術人 員應認識到，所有載流子不是在所有工作條件下都從部分42耗盡，而是大部分載流子被耗 盡，且在這樣的條件下區稱為耗盡載流子的區或耗盡區或實質上耗盡載流子的區。本領域 技術人員還認識到，元件11和相關的電阻器12和13可形成為覆蓋在其它這樣的耗盡區而 不僅僅是J-FET的耗盡區上。
圖4簡要示出器件30的實施方式的電路圖，其為圖1的器件10的可選實施方式。 器件30包括作為元件11的可選實施方式的高電壓感測元件32。元件32接收高電壓並在 感測輸入16上形成感測信號。電阻器13的一個端子在器件觀的有效區(active area) 的外部延伸，並形成連接端子14。器件30包括節電開關22，其用於選擇性地將端子14轉 換到被施加到元件32的最低電壓。開關22包括用於啟動或禁用開關22的開關控制輸入 17。例如，開關22可被周期性地啟動以在輸出16上形成感測信號，並接著在感測信號的值 被使用之後被禁用。禁用開關22減少了元件32所消耗的功率的數量，並仍然允許元件32 類似於元件11而形成感測信號。
圖5示出包括元件11的半導體器件150的一部分的實施方式的放大橫截面視圖。 器件150在類似於圖2和3的基底40的半導體基底140上形成。摻雜區141在基底140 的表面上形成。區141的摻雜和絕緣特徵類似於區41。接點161形成為接收高輸入電壓。 接點161也形成為接觸電阻器12的一個端子並提供與區141的連接。因此，接點161接收 的電壓施加到區141。接觸區163類似於區63在基底140中形成。電阻器13的第二端或 端子越過絕緣體53延伸以產生與區163的電接觸。類似於元件11，區141和絕緣體53是 元件32的一部分。器件150可為脈衝寬度調製(PWM)電源控制器的部分或為可利用元件 11來感測高電壓信號的連續可變的值的其它類型的器件。
圖6簡要示出作為器件10的可選實施方式的高電壓半導體器件80的一部分的實 施方式的電路圖。元件11包括電阻器12但省略了電阻器13。電阻器12的一個端子連接 成接收高輸入電壓，而第二端子連接到輸出16以提供低電壓感測信號。類似於器件10，電 阻器12的值被選擇成大的值以便最小化元件11消耗的功率，且一般不小於大約15兆歐。
器件80還包括配置成接收感測信號並響應性地在輸出88上形成輸出電壓的電流 鏡，該輸出電壓表示在輸入23上接收到的高輸入電壓。電流鏡包括箝位二極體81、比較器 電晶體84和電流源85。輸出88由電晶體84和電流源85的連接形成。二極體81將在電 阻器12的低電壓端子上和電晶體84的基極處的電壓鉗位在固定的電壓。電流鏡的端子86 通常連接成接收從輸出M上的電壓得到的工作電壓。當輸入23上的電壓的值增加時，流 經電阻器12的電流82的值也增加。電流82的增加使電晶體84能夠傳導更多的電流並減 小輸出88上的電壓。因此，當輸入23上的高輸入電壓的值增加時，輸出88上的感測信號 的值響應性地降低且用作比較器輸出，該比較器輸出在通過電阻器12的電流變得多於電 流源85中的電流時轉換狀態。應認識到，源85可由電阻器代替，且輸出88將接著產生表 示在輸入23上接收的電壓的值的模擬電壓。
圖7示出在圖6的描述中解釋的器件80的實施方式的一部分的放大俯視圖。該 描述參考圖6和圖7。在圖7中示出的器件80的部分省略了器件80的電流鏡。類似於器件10，電阻器12形成為覆蓋在J-FET 18的一部分上，該部分在電晶體18的操作期間實質 上耗盡載流子。因為電阻器13從器件80省略，電阻器12的圖案一般延伸以包括用於圖2 和圖3中的電阻器13的圖案。注意，電阻器12的一個端子連接成從輸入23接收高輸入電 壓，而電阻器12的另一端子連接到輸出16且不連接到電晶體18或19的載流電極。
圖8簡要示出電源控制系統100的實施方式的一部分，電源控制系統100利用器 件10來調節系統100的輸出電壓的值。系統100接收輸入端子110和111之間的大(bulk) 輸入電壓並控制功率開關105來在輸出端子112和113之間提供輸出電壓。器件10在輸 入23上接收大電壓，並在輸出16上提供感測信號。系統100的電源控制系統101具有PWM 控制器103、控制電路102和器件10。器件10還用於提供用於操作控制器103和電路102 的啟動電壓。放大器104接收感測信號，放大它。電路102接收放大的感測信號並處理它以 為控制器103提供控制功能。除了其它功能以外，控制功能還可包括線路欠壓檢測和關閉、 線路過壓檢測和關閉、輸入功率確定和限制、用於電流模式斜坡補償的線路前饋、功率限制 和/或待機操作。本領域技術人員應認識到，也可使用器件30、80或150來代替器件10。
在另一實施方式中，節點23可連接到開關105的漏極而不是輸入110，且當開關 105不導通時，放大的感測信號可由控制電路102使用來將輸出電壓調節為變壓器回掃電 壓的函數。當開關105不導通時，控制電路102還可感測回掃電壓來確定在某個時間點是 否有任何能量保留在變壓器中。
圖9示出半導體器件120的一部分的示例性實施方式的放大橫截面視圖，其為器 件10(圖幻和器件150(圖幻的可選實施方式並可包括元件11和/或32。器件120包括 類似於接點61的漏極接點122 ；然而，接點122包括導體或接觸元件121和124。接點122 以一般方式由箭頭示出。
如圖3所示，在器件10的形成期間，用於形成接點61的導體材料的一部分可延伸 以覆蓋在用於形成電阻器12和/或13的材料的一部分上。如在上文中解釋的，電晶體18 的漏極區是接點46加上區41在接點46下面的部分之間的區，且電晶體18的溝道在區41 的鄰接電晶體18的漏極區的部分處開始。因為接點61的材料覆蓋在漏極區上並延伸而越 過漏極區以覆蓋在鄰接漏極區的溝道上，因此接點61的延伸成覆蓋在與漏極區相鄰的溝 道上的部分充當終止場力線的場板並提高器件10的擊穿電壓。已經發現，接點61的該部 分可影響電阻器12和13的值。在器件10的製造期間，電阻器12和13的值可從電阻器的 最初形成的值改變。已經發現，使導體材料覆蓋在用於電阻器12和13的材料上允許在制 造過程中使用的元素例如氫改變用於電阻器12和13的材料的部分的電阻係數。例如，在 製造過程期間使用的氫可擴散進不在接點61之下的材料的部分中，而接點61可阻止氫擴 散進位於導體之下的部分中。改變材料的一部分的電阻係數可改變電阻分壓器的電阻器之 間的比率，從而改變在輸出16處(圖1)的相對於輸入信號的感測信號的值。
為了幫助維持用於電阻器12和13的材料的電阻係數之間的更恆定的比率，類似 於接點61，接點122形成為包括覆蓋漏極區的至少一部分的第一接觸元件121，以及從元件 121延伸以覆蓋溝道區的一部分並覆蓋用於電阻器12和13的材料之間的一些間隔的第二 接觸元件124。元件124的該配置留下在元件124的部分之間的並覆蓋在電阻器12和13 的材料上的間隔125。間隔125允許在製造過程期間使用的元件實質上同等地影響電阻器 12和13的實質上所有材料的電阻係數，從而維持電阻器12的材料的相對電阻係數實質上等於電阻器13的材料的電阻係數。這維持電阻器12和13的電阻之間的實質上恆定的電 阻器比率。因此，在輸出16上的感測信號和輸23上的電壓之間的關係實質上保持恆定。
為了形成元件124，導體材料被圖案化，以便元件IM定位成覆蓋在電介質或絕緣 體53上，使得元件124的第一部分覆蓋在間隔56的至少一部分上，所述間隔56在第一部 分或元件1 和用於形成電阻器12的材料的第二部分或元件1 之間。元件124的第一 部分和第二部分通常電連接在一起，並且是電連續的。用於形成元件124的導體材料可與 用於形成元件121的導體材料相同或不同。例如，元件121可由金屬形成，而元件IM可為 半導體材料例如摻雜多晶矽、矽化物或金屬矽化物(salicide)。元件121和124也可都由 金屬形成。在優選實施方式中，元件124的部分覆蓋在間隔56上並與電阻器12的材料的 相鄰邊緣間隔開距離126，例如與元件1 的外部邊緣或側面148或與元件1 的內部邊緣 或側面149間隔開距離126。本領域技術人員應認識到，元件124的每個部分具有內部邊 緣或側面149以及外部邊緣或側面148。元件124的部分也間隔開距離127，從而形成間隔 125。因此，電阻器12的材料不位於元件124的導體和間隔125之下，在極度情況下，電阻 器12的材料的至少一部分不位於元件124的導體和間隔125之下，以便處理氣體，並且其 它元件可實質上同等地影響電阻器12和13的實質上所有的材料。本領域技術人員應認識 到，在元件121或124內的某個位置處，電接觸在電阻器12或13的材料和元件121或IM 的導體材料之間形成。這樣的接觸的一個例子在圖2和3中形成，其中電接觸通過絕緣體 或電介質53在接點61和電阻器12之間形成。應認識到，從形成其間的電連接產生的重疊 對電阻有非常小的影響，且處理氣體和其它元件實質上同等地影響電阻器12和13的實質 上所有的材料。
在優選實施方式中，元件IM只有一個接點，其延伸以產生與電阻器12或13的材 料的物理和/或電接觸。與電阻器12或13的材料的物理和電接觸優選地在元件IM開始 遠離元件121延伸的點處或附近產生，或可選地在元件121和電阻器12或13的材料之間 產生，而不是在任何元件1 和電阻器材料之間產生。然而，接點可位於沿著元件124的其 它點處。因此，元件1 相對於固定電位(例如公共接地參考)的電位與接近於元件124 的電阻器12或13的電位不同。因此，元件124的電位不由例如到電阻器12或13的多個 接點控制成與電阻器12或13的材料的電位相同。本領域技術人員應認識到，由於施加到 電阻器12或13的電壓，電阻器12或13的材料不形成為基底40內的摻雜區。
在一些實施方式中，元件IM的導體材料可能更寬並可延伸而越過電阻器12的材 料的邊緣以覆蓋在其中的部分上，因而使間隔125變窄。可以認為，元件IM可與電阻器12 的材料交疊高達電阻器12的材料的寬度的大約30%或高達電介質或絕緣體53的厚度的 100%的量，並仍然提供電阻器12和13的期望電阻。本領域技術人員應認識到，在該配置 中，元件1 和129的一段例如其寬度的一部分仍然不在元件124的導體材料之下。當電 介質53的厚度增加時，元件IM可與電阻器12或13的材料交疊的量增加。
如可從圖9以及圖2或3中看到的，電阻器12和13的材料以伸長的圖案例如螺 旋圖案形成，該圖案具有側面148和149並具有在圖案的橫向相鄰部分之間的間隔56，其中 材料的這些橫向相鄰的部分以串聯或連續的圖案連接在一起。元件1 通常具有類似的圖 案，但可具有其它圖案，如在下文中將看到的。本領域技術人員應認識到，元件124也可具 有相對於電阻器13的材料的類似位置。
本領域技術人員應認識到，元件IM形成為延伸而越過元件121的邊緣並覆蓋在 一些間隔56上的原因是提供導體來終止來自電晶體18的漏極的漂移區的電場線。因為根 據離漏極漂移區的距離電場線變得較弱，元件1 不必完全從元件121延伸以覆蓋在晶體 管18的漏極區和源極區之間的整個距離上。如本領域中已知的，導體越過電介質53橫向 延伸到電晶體18的源極的距離是包括電晶體18的期望擊穿電壓和電晶體18的半導體區 的電荷密度或摻雜水平的各種參數的函數。在1995年12月19日發布給Tisinger等人的 美國專利號5，477，175中可找到對擊穿電壓的影響的例子。
因為元件124電連接到電晶體18的漏極(通過與元件121的電連接)，因此元件 124具有施加到他們的電位且不僅僅是漂浮導體。電壓的電位有助於終止場力線並提高晶 體管18的擊穿電壓。在其它實施方式中，元件1 可連接到其它電位，而不是電晶體18的 漏極的電位。因此，可看到，元件1 連接成接收具有電位的電壓。優選地，施加到元件124 的電位具有固定的值。
圖10示出作為器件120的可選實施方式的半導體器件131的一部分的示例性實 施方式的放大橫截面視圖。器件131除了接點122的導體以外還包括另一導體137。在形 成接點122之後，另一介電質132形成為覆蓋在接點122以及電阻器12和13的材料上。本 領域技術人員應認識到，標準光掩模和蝕刻操作可用於通過上覆的元件121打開。導體材 料通常應用於電介質132，並接著被圖案化以形成導體137和電連接到元件121的額外的漏 極接點133。導體137的材料以一種圖案形成，該圖案一般有覆蓋在電阻器12或13的材料 的部分上的間隔，類似於元件124的材料。一般，間隔覆蓋在電阻器12和13的材料上。
在優選實施方式中，導體137覆蓋在間隔56上並具有通常與電阻器12的材料的 相鄰邊緣間隔開距離138的側面，例如與元件128的外邊緣148或與元件129的內邊緣149 間隔開距離138。因此，電阻器12的材料的至少一部分不位於導體137之下。這留下覆蓋 在電阻器12的材料上的間隔，使得處理氣體和其它元件可實質上同等地影響電阻器12和 13的所有材料。
在一些實施方式中，導體137的材料可能更寬，並可延伸而越過電阻器12的材料 的邊緣以覆蓋在其中的部分上，因而使導體137的相鄰部分之間的間隔變窄。可以認為，導 體137可與電阻器12的材料交疊高達電阻器12的材料的寬度的大約30%的量或高達電 介質53的厚度的100%加上電介質132的厚度的量，並仍然提供電阻器12和13的期望電 阻。本領域技術人員應認識到，在該配置中，元件1 和129的一段例如其寬度的一部分仍 然不處於導體137之下。
圖11示出作為導體137和元件124的可選實施方式的導體142的一部分的實施 方式的例子的放大俯視圖。電阻器12和13被示為虛線，因為它們位於為了附圖的清楚沒 有在圖11中示出的電介質57之下。導體142以多連通域的圖案形成，在該多連通域中具 有開口。術語「多連通」意指其內具有一個或更多個孔的連通域。
導體142包括在導體142內形成開口 145的交叉導體元件143和144。導體142 的所示實施方式是具有方形開口 145的網狀物；然而，也可使用其它多連通域圖案，只要開 口的至少一部分覆蓋在電阻器12或13的材料的一部分上，以便電阻器具有在製造包括電 阻器12和13的器件的過程期間不改變的實質上恆定的電阻器比率。因此，開口 145可具 有形成多連通域的包括圓形、卵形、橢圓形、矩形、六邊形、八邊形等的任何圖案。
圖12示出作為元件121和元件124的可選實施方式的導體160的一部分的實施 方式的例子的放大俯視圖。導體160形成為具有星形圖案的多連通域。導體161通常如指 狀物遠離元件121徑向延伸並覆蓋在電阻器12或13的材料的部分上。導體163形成導體 160的外圓周並電連接到導體161，因而連接到元件121。可以認為，導體160提供對電阻 器12或13的半導體材料的下面部分的一致暴露，以幫助形成電阻器12和13的材料的實 質上一致的電阻係數。導體163不必位於導體161的遠端處，但可位於沿著導體161的任 何點處。優選地，導體163和導體161的遠端定位成有效地終止電晶體18的電場線。
圖13示出作為導體160的可選實施方式的導體165的一部分的實施方式的例子 的放大俯視圖。除了導體163被省略外，導體165類似於導體160。
本領域技術人員應理解，這裡的例子和實施方式的描述包括形成半導體器件的電 阻器的方法的例子，該方法包括提供具有第一傳導類型的第一半導體材料的基底；在基 底的第一部分上形成第二傳導類型的第一摻雜區；通過形成覆蓋在第一摻雜區的第一部分 上的第二半導體材料來形成第一電阻器，其中第二半導體材料以具有第一側面和第二側面 的伸長圖案形成，其中第二半導體材料的第一部分的第一側面與第二半導體材料的第二部 分的第一側面間隔開第一距離，形成第二半導體材料的第一和第二部分之間的間隔，且其 中第二半導體材料不形成為基底內的摻雜區；形成覆蓋在第二半導體材料的第一部分和第 二部分上並覆蓋在間隔上的電介質；形成覆蓋在電介質上的導體，其中導體的第一部分覆 蓋在第二半導體材料的第一部分和第二部分之間的間隔的至少一部分上，且其中第二半導 體材料的第一部分的第一段和第二半導體材料的第二部分的第一段不在導體的第一部分 之下；以及將導體耦合成接收具有電位的電壓。
該方法的另一實施方式包括形成第一摻雜區的第一部分以作為MOS電晶體的漏 極區，以及形成鄰接第一摻雜區的第一部分的第一摻雜區的第二部分以作為MOS電晶體的 溝道區。
該方法的又一實施方式包括形成導體的第一部分以作為覆蓋在第一摻雜區的第 一部分上的場板。
本領域技術人員還理解，這裡的例子和實施方式的描述包括形成半導體器件的電 阻器元件的另一方法的例子，該方法包括提供具有第一傳導類型的第一半導體材料的基 底；在基底上形成第一電介質；形成第二半導體材料作為具有伸長圖案的電阻器，該伸長 圖案具有彼此相鄰並串聯連接在一起的部分，且所述部分彼此橫向間隔開以形成所述部分 之間的間隔；形成覆蓋在第二半導體材料的部分上並覆蓋在間隔上的第二電介質；形成覆 蓋在第二電介質的一部分上並覆蓋在間隔上的導體，其中第二半導體材料的所述部分的第 一部分的第一段和第二半導體材料的所述部分的第二部分的第一段不在導體之下；以及將 導體耦合成接收具有電位的電壓。
該方法的另一示例性實施方式包括以螺旋圖案、蛇形(serpentine)圖案、多個條 紋、多連通域或具有從中心點向外輻射的指狀物的圖案形成導體，其中第一指狀物的第一 部分覆蓋在間隔上，且第一指狀物的第二部分覆蓋在第二半導體材料的所述部分的第一部 分和第二部分的第二段上。
鑑於上述全部內容，顯然公開的是一種新的器件、形成該器件的方法和使用該器 件的方法。連同其它特徵包括的是形成一種覆蓋在摻雜區上的高電壓元件，該摻雜區可實質上在高電壓元件的操作期間耗盡載流子。還包括的是形成覆蓋在厚絕緣體例如場氧化物 上的高電壓元件，該厚絕緣體覆蓋在摻雜區的一部分上。
此外，形成電阻器12和13的材料，使得材料的至少一部分位於上覆的導體中的開 口之下，以便維持材料的電阻係數相對於其它的材料的段恆定。為描述清楚而始終使用「連 接」這個詞，但是，其旨在與詞「耦合」具有相同的含義。相應地，「連接」應被解釋為包括直 接連接或間接連接。
權利要求
1.一種形成半導體器件的電阻器的方法，包括 提供具有第一傳導類型的第一半導體材料的基底；在所述基底的第一部分上形成第二傳導類型的第一摻雜區；通過形成覆蓋在所述第一摻雜區的第一部分上的第二半導體材料來形成第一電阻器， 其中所述第二半導體材料以具有第一側面和第二側面的伸長圖案形成，其中所述第二半導 體材料的第一部分的第一側面與所述第二半導體材料的第二部分的第一側面間隔開第一 距離，形成所述第二半導體材料的所述第一部分和所述第二部分之間的間隔，且其中所述 第二半導體材料不形成為所述基底內的摻雜區；形成覆蓋在所述第二半導體材料的所述第一部分和所述第二部分上並覆蓋在所述間 隔上的電介質；形成覆蓋在所述電介質上的導體，其中所述導體的第一部分覆蓋在所述第二半導體材 料的所述第一部分和所述第二部分之間的所述間隔的至少一部分上，且其中所述第二半導 體材料的所述第一部分的第一段和所述第二半導體材料的所述第二部分的第一段不在所 述導體的所述第一部分之下；以及將所述導體耦合成接收具有電位的電壓。
2.如權利要求1所述的方法，其中形成所述第一摻雜區包括，形成所述第一摻雜區的 第一部分作為MOS電晶體的漏極區，以及形成鄰接所述第一摻雜區的所述第一部分的所述 第一摻雜區的第二部分作為所述MOS電晶體的溝道區。
3.如權利要求1所述的方法，還包括將所述導體的第一部分形成為與所述導體的第二 部分電子地相連。
4.如權利要求1所述的方法，其中形成所述導體包括，形成所述導體的所述第一部分， 以通過延伸而超過所述第二半導體材料的所述第一部分的所述第一側面不大於所述第二 半導體材料的寬度的大約30%，來與所述第二半導體材料交疊。
5.如權利要求4所述的方法，還包括形成所述導體的所述第一部分，以延伸而超過所 述第二半導體材料的所述第二部分的所述第一側面不大於所述第二半導體材料的寬度的 大約30%，其中所述第二半導體材料的所述第一部分的所述第一側面朝向所述第二半導體 材料的所述第二部分的所述第一側面。
6.如權利要求1所述的方法，其中形成所述導體包括，形成與所述導體的所述第一部 分間隔開並覆蓋在所述第二半導體材料的所述第二部分和所述第二半導體材料的第三部 分之間的另一間隔上的所述導體的第二部分，其中所述導體的所述第一部分和所述第二部 分之間的間隔不大於所述電介質的厚度的大約100%。
7.一種形成半導體器件的電阻器元件的方法，包括 提供具有第一傳導類型的第一半導體材料的基底； 在所述基底上形成第一電介質；形成第二半導體材料作為具有伸長圖案的電阻器，所述伸長圖案帶有彼此相鄰並串聯 連接在一起的部分，且所述部分彼此橫向間隔開以形成所述部分之間的間隔；形成覆蓋在所述第二半導體材料的所述部分上並覆蓋在所述間隔上的第二電介質； 形成覆蓋在所述第二電介質的一部分上並覆蓋在所述間隔上的導體，其中所述第二半 導體材料的所述部分的第一部分的第一段和第二半導體材料的所述部分的第二部分的第一段不在導體之下；以及將所述導體耦合成接收具有電位的電壓。
8.如權利要求7所述的方法，其中形成所述導體包括，形成所述導體以延伸第一距離 而超過所述第二半導體材料的所述第一部分和所述第二部分，但不覆蓋在所述第二半導體 材料的所述第一部分的所述第一段和所述第二部分的所述第一段上。
9.如權利要求8所述的方法，還包括形成第一距離為不大於所述第二半導體材料的所 述第一部分和所述第二部分的寬度的大約30%。
10.如權利要求7所述的方法，其中形成所述導體包括，以螺旋圖案、蛇形圖案、多個條 紋、多連通域，或具有從中心點向外輻射的指狀物的圖案，形成所述導體，其中第一指狀物 的第一部分覆蓋在所述間隔上且所述第一指狀物的第二部分覆蓋在所述第二半導體材料 的所述部分的所述第二部分和所述第一部分的第二段上。
全文摘要
本發明涉及高電壓傳感器設備及其方法。在一個實施方式中，高電壓元件形成為覆蓋在可能在高電壓元件的操作期間被耗盡的摻雜的半導體區上，所述高電壓元件包括覆蓋在電阻器中的間隔上的導體。
文檔編號H01L21/82GK102034753SQ20101000204
公開日2011年4月27日 申請日期2010年1月7日 優先權日2009年9月30日
發明者G·常, J·W·霍爾, M·T·庫杜斯, R·S·伯頓, 及川一德 申請人:半導體元件工業有限責任公司