快閃記憶體器件及其中快閃記憶體單元塊的擦除方法

2023-06-05 00:33:21 1

專利名稱：快閃記憶體器件及其中快閃記憶體單元塊的擦除方法
技術領域：
本發明涉及快閃記憶體器件和提高擦除操作速度的方法。
技術背景即使當不供電時，快閃記憶體器件也保持其中存儲的數據，即，快閃記憶體器件 是一種非易失性的存儲器件。根據其中所包括的存儲器單元的模式，該 快閃記憶體器件分為NOR快閃記憶體器件和NAND快閃記憶體器件。快閃記憶體器件的操作分為 編程操作、擦除操作和讀操作。NAND快閃記憶體器件中的存儲器單元陣列包括多個塊，且每個塊具有連 接到多個位線的串。此處，所述串包括連接到所述位線的漏選擇電晶體、 多個存儲器單元和連接到公共源線的源選擇電晶體。由於NAND快閃記憶體 器件中的此單元陣列是公知的，將省略有關所述單元陣列的進一步說明。NAND快閃記憶體器件的擦除操作以塊為單位來執行。即， 一塊中所包括的所有快閃記憶體單元在一次擦除操作中被擦除。當需要擦除幾個塊時，輸入 要擦除的第一塊的地址，然後第一塊被擦除。第一塊被擦除後，輸入緊 接著第一塊的第二塊的地址，於是第二塊可被擦除。簡言之，根據傳統的擦除技術，為了擦除特定塊，總是需要輸入對 應於該塊的地址。換言之，當擦除N (大於2的整數)個塊時，需要輸 入所有N個地址。發明內容本發明的特徵在於提供一種快閃記憶體器件和一種擦除存儲器單元塊的 方法，其中通過存儲起始塊和最後塊的地址，逐次擦除所述塊，然後當 所述最後塊被擦除時完成整個擦除操作，從而提高了擦除搮作的速度。4艮據本發明一個實施例的快閃記憶體器件包括存儲器單元陣列、地址寄存 器部、控制邏輯電路、高電壓發生器、塊選擇部、擦除塊地址存儲部和 塊地址比較部。所述存儲器單元陣列具有多個塊。所述地址寄存器部存 儲與要擦除的第一塊對應的起始塊地址以及與要擦除的最後塊對應的 最後塊地址。所述控制邏輯電路輸出擦除命令信號和擦除塊地址。所述高電壓發生器根據所述擦除命令信號輸出擦除操作所需的擦除電壓。所 述塊選擇部根據所述擦除塊地址將所述擦除電壓發送到對應的塊。所述 擦除塊地址存儲部存儲從所述控制邏輯電路輸出的擦除塊地址。所述塊 地址比較部比較所述最後塊地址和所述擦除塊地址，並向所述控制邏輯電路輸出擦除進展信號。根據本發明一個實施例的擦除快閃記憶體器件中的塊的方法包括存儲與 要擦除的第一塊的地址對應的起始塊地址；存儲與要擦除的最後塊的地 址對應的最後塊地址；以及對從由所述起始塊地址所選擇的塊到由所述 最後塊地址所選擇的塊執行擦除操作。在一個實施例中，快閃記憶體器件包括具有多個塊的存儲器單元陣列。地 址寄存器部被配置為接收要擦除的多個塊中的要擦除的第一塊的起始 塊地址以及要擦除的多個塊中的要擦除的最後塊的最後塊地址。控制邏 輯電路被配置為輸出擦除命令信號和與要擦除的所述塊之一對應的擦 除塊地址。塊地址比較部被配置為比較由所述控制邏輯電路輸出的擦除 塊地址與所述最後塊地址，並基於所述擦除塊地址與所述最後塊地址的 比較向所述控制邏輯電路輸出擦除進展信號。所述控制邏輯電路輸出要 擦除的另一塊的擦除塊地址，直到所述擦除進展信號指示要擦除的所述 最後塊已經或正在被擦除。當所述控制邏輯電路輸出的擦除塊地址對應 於所述最後塊地址時，所述擦除進展信號指示要擦除的所述最後塊已經 被擦除。在一個實施例中，所述存儲器件還包括擦除塊地址存儲部，其被 配置為接收由所述控制邏輯電路輸出的擦除塊地址，並向所述塊地址比 較部輸出所述擦除塊地址。高電壓發生器被配置為根據所述控制邏輯電 路輸出的擦除命令信號輸出擦除操作所需的擦除電壓。塊選擇部被配置
為將所述擦除電壓發送到對應於所述擦除塊地址的塊。在一個實施例中，所述地址寄存器部包括配置為存儲所述起始塊地 址的第一地址寄存器和配置為存儲所述最後塊地址的第二地址寄存器。 所述地址寄存器部和所述塊地址比較部共享所述第二地址寄存器。在另一實施例中， 一種擦除快閃記憶體器件中的塊的方法包括存儲與要 擦除的多個塊中的要擦除的第一塊的地址對應的起始塊地址。存儲與要 擦除的多個塊中的要擦除的最後塊的地址對應的最後塊地址。從所述第 一塊開始執行擦除操作，直到所述最後塊被擦除。確定最近正在擦除或 已被擦除的塊是否對應於所述多個塊中的要擦除的所述最後塊。所述擦 除操作根據所述確定步驟而結束。執行所述擦除操作的步驟包括擦除由所述起始塊地址所選擇的 塊，以及從要擦除的所述多個塊中選擇另一塊地址，其中重複以上擦除 和選擇步驟，直到最後塊被擦除。


圖1所示為根據本發明的一個實施例的快閃記憶體器件的電路圖；以及圖2所示為根據本發明的一個實施例的擦除快閃記憶體器件中的塊的方法 的流程圖。
具體實施方式
圖l所示為根據本發明的一個實施例的快閃記憶體器件的電路圖。本實施 例的快閃記憶體器件包括存儲器單元陣列110、控制邏輯電路130、高電壓發 生器140、 X-解碼器150、切換部160、頁緩沖器170、 Y-解碼器180、 數據輸入/輸出緩衝器190、地址寄存器部200、擦除塊地址存儲部210 和塊地址比較部220。此處，X-解碼器150和切換部160形成塊選擇部。存儲器單元陣列110包括具有多個存儲器單元(未示出)的存儲器 單元塊MB1到MBK，其中K是整數。控制邏輯電路130響應於外部控制信號/WE、 /RE、 ALE、 CLE來 接收命令信號CMD或地址信號ADD,並響應於命令信號CMD來產生
讀命令READ、編程命令PGM和擦除命令ERS之一。此外，控制邏輯 電路130基於地址信號ADD來產生行地址信號RADD和列地址信號 CADD。高電壓發生器140包括體電壓發生器(bulk voltage generator) 40、第一偏置電壓發生器50和第二偏置電壓發生器60。體電壓發生器40響應於讀命令READ、編程命令PGM和擦除命令 ERS之一來產生並向所述存儲器單元的P阱提供體電壓VCB。體電壓發生器40響應於讀命令READ或編程命令PGM來產生低 電壓電平(例如，VCB=0V)。而且，體電壓發生器40響應於擦除命令 ERS產生高電壓電平(例如，VCB-16V到20V)。第一偏置電壓發生器50響應於讀命令READ、編程命令PGM和擦 除命令ERS之一，產生漏偏置電壓VGD和源偏置電壓VGS。此外， 第一偏置電壓發生器50向全局漏選擇線GDSL提供漏偏置電壓VGD， 並向全局源選擇線GSSL提供源偏置電壓VGS。特別地，響應於讀命 令READ,第一偏置電壓發生器50針對漏偏置電壓VGD和源偏置電壓 VGS產生高電壓電平(例如，VGD=VGS=4.5V )。而且，響應於編程命 令PGM，第一偏置電壓發生器50產生VGD=Vcc (未示出)的漏偏置 電壓VGD以及具有低電壓電平的源偏置電壓VGS。而且，響應於擦除 命令ERS，第一偏置電壓發生器50產生具有低電壓電平的源偏置電壓 VGS和漏偏置電壓VGD。響應於讀命令READ、編程命令PGM和擦除命令ERS之一以及解 碼信號DEC,第二偏置電壓發生器60產生字線偏置電壓VWF1至 VWFJ、字線偏置電壓VWS1至VWSJ或字線偏置電壓VWT1至 VWTJ，並向全局字線GWLl至GWLJ提供所產生的電壓，其中J是 整數。特別地，第二偏置電壓發生器60響應於讀命令READ來產生字 線偏置電壓VWF1至VWFJ。此外，第二偏置電壓發生器60響應於編 程命令PGM來產生字線偏置電壓VWS1至VWSJ。此外，第二偏置電 壓發生器60響應於擦除命令ERS來產生字線偏置電壓VWT1至 VWTJ。X-解碼器150對行地址信號RADD進行解碼並輸出解碼信號DEC。切換部160響應於解碼信號DEC來選擇存儲器單元塊MB1至MBK 中的一個或一些，並將所選擇的存儲器單元塊(或多個存儲器單元塊) 的本地字線(未示出)分別耦合到全局字線GWL1到GWLJ。切換部160將所選擇的存儲器單元塊的漏選擇線(未示出)耦合到 全局漏選擇線GDSL，並將所選擇的存儲器單元塊的源選擇線(未示出) 耦合到全局源選擇線GSSL。由於頁緩衝器170、 Y-解碼器180和數據輸入/輸出緩衝器190是公 知的4支術，將省略有關元件170、 180和190的進一步i兌明。地址寄存器部200包括第一和第二地址寄存器200A和200B，並存 儲將被擦除的塊地址。特別地，第一地址寄存器200A存儲與執行擦除 操作的第一塊的地址對應的塊地址(下面稱為"起始塊地址")。此外， 第二地址寄存器200B存儲與要擦除的最後塊的地址對應的塊地址(下 面稱為"最後塊地址")。當執行擦除操作時，擦除塊地址存儲部210存儲來自控制邏輯電路 130的行地址RADD或要擦除的塊地址。通常，在執行擦除操作之後執 行擦除驗證操作，且輸出驗證結果。根據所述驗證結果，如果正確執行 了擦除操作，則擦除塊地址存儲部210將所述擦除塊地址輸出到塊地址 比較部220。塊地址比較部220將存儲在第二地址寄存器200B中的最後塊地址 與擦除塊地址存儲部210輸出的擦除塊地址進行比較。如果所述擦除塊地址與最後塊地址不同，塊地址比較部220將擦除 進展信號發送到控制邏輯電路130，於是擦除操作可進行到下一塊。但是，如果所述擦除塊地址與最後塊地址相同，則塊地址比較部220 檢測到要擦除的塊中的最後塊已被擦除，並將擦除操作完成信號發送到 控制邏輯電路130。塊地址比較部220輸出的擦除進展信號還用作控制 邏輯電路130的擦除操作使能信號。此外，控制邏輯電路130根據塊地 址比較部220輸出的擦除進展信號來確定是否對下一塊執行擦除操作或 擦除操作是否結束，並根據結果輸出擦除命令ERS。簡言之，在本實施例的快閃記憶體器件中，可以逐次擦除要擦除的塊，而 不用在每一擦除操作之後不斷地輸入下一塊地址。僅需要起始塊地址和 最後塊地址。圖2所示為根據本發明的一個實施例的擦除快閃記憶體器件中的塊的方法 的流程圖。參考圖1和圖2，在步驟S210,輸入擦除設置命令，以執行擦除操 作。此處，擦除設置命令可從外圍電路輸入，如CPU等。在步驟S220，與要擦除的第一塊的地址對應的起始塊地址被存儲在 地址寄存器部200的第一地址寄存器部200A中。在步驟S230，存儲起始塊地址，然後輸入偽確認命令(dummy confirm command )。此處，所述偽確認命令可以是確認起始塊地址輸 入結束的信號。這允許在起始塊地址完成之後輸入最後塊地址的時序。在步驟S240，在輸入偽確認命令之後，要擦除的最後塊的地址被存 儲在地址寄存器部200的第二地址寄存器200B中。此處，因為輸入起 始塊地址所需的時間是恆定的，例如，3個時鐘周期，所以，在距第一 寄存器被加載一定時間段之後可以逐次輸入最後塊地址。這種情況下， 步驟S230可省略。在步驟S250，當最後塊地址的存儲結束時，輸入擦除確認命令。此 處，在經過足夠輸入起始塊地址和最後塊地址的時間之後，擦除確認命 令可從外圍電路如CPU等產生，並被輸入到控制邏輯電路130。在步驟S260,當輸入擦除確認命令時，執行擦除操作。控制邏輯電 路130輸出行地址RADD、或與存儲在第一地址寄存器200A中的起始 塊地址對應的塊地址、以及擦除命令信號ERS。行地址RADD或塊地 址被發送到X-解碼器150，並且也存儲在擦除塊地址存儲部210中。體 電壓發生器40，第一偏置電壓發生器50和第二偏置電壓發生器60響應 於擦除命令信號ERS來輸出擦除操作所需的擦除電壓VCB、VGD、VGS 和VWT1至VWTJ。 X-解碼器150根據行地址RADD輸出用於選擇要
擦除的塊的塊選擇信號。切換部160根據塊選擇信號將全局字線GWL1 至GWL耦合到所要擦除的塊的本地字線，將全局漏選擇線GDSL耦合 到本地漏逸擇線，將全局源逸捧線GSSL耦合到本地源選擇線，使得擦 除電壓VCB、 VGD、 VGS和VWT1至VWTJ被發送到要擦除的塊中 的快閃記憶體單元。因此，擦除電壓VCB、 VGD、 VGS和VWT1至VWTJ 被發送到要擦除的塊，於是執行擦除操作。擦除操作結束後，確定擦除 操作是否正常結束。如果擦除操作不是正常結束，則再次執行擦除操作。 如果再次執行擦除操作，體電壓發生器40輸出的體電壓VCB的電平可 逐漸增加。在步驟S270，如果擦除操作結束，則檢測被擦除的塊是否是要擦除 的塊中的最後塊。特別地，擦除塊地址存儲部210向塊地址比較部220 輸出所存儲的擦除塊地址。塊地址比較部220然後將存儲在第二地址寄 存器200B中的最後塊地址與所述擦除塊地址進行比較。如果所述最後塊地址與所述擦除塊地址不同，則塊地址比較部220 將擦除進展信號輸出到控制邏輯電路130，於是可對下一塊執行擦除操作。在步驟S280，對下一塊進行擦除操作，控制邏輯電路130增加行地 址RADD或塊地址。然後根據增加的行地址RADD再次執行擦除操作， 即，再次執行步猓S260。如果在步驟S270中所述擦除塊地址與最後塊地址相同，則每個要 擦除的塊已被擦除，於是擦除操作結束。這時，塊地址比較部220禁止 到控制邏輯電路130的擦除進展信號，由此結束擦除操作。本說明書中的對"一個實施例"、"實施例"、"示例實施例，，等的任 何提及均表示結合實施例所述的具體特徵、結構或特性包括在本發明 的至少 一個實施例中。本說明書中各處出現這個詞不必指同 一 實施例。雖然已參考多個示意，施例，明了本發明，應該理解本領域技術人中。更特別地，在本公開、附圖和所附權利要求的範圍內，對組成部分 和/或主題組合設置的設置的各種變更和修改均是可能的。
權利要求
1.一種快閃記憶體器件，其包括具有多個塊的存儲器單元陣列；地址寄存器部，其被配置為存儲要擦除的多個塊中的要擦除的第一塊的起始塊地址和要擦除的所述多個塊中的要擦除的最後塊的最後塊地址；控制邏輯電路，其被配置成輸出擦除命令信號和擦除塊地址；高電壓發生器，其被配置為根據所述擦除命令信號來輸出擦除操作所需的擦除電壓；塊選擇部，其被配置為將所述擦除電壓發送到對應於所述擦除塊地址的塊；擦除塊地址存儲部，其被配置為存儲從所述控制邏輯電路輸出的擦除塊地址；塊地址比較部，其被配置為比較所述最後塊地址與所述擦除塊地址，並基於對所述最後塊地址和所述擦除塊地址的比較向所述控制邏輯電路輸出擦除進展信號，其中所述控制邏輯電路增加所述擦除塊地址，直到所述擦除塊地址等於所述最後塊地址。
2. 如權利要求l所述的快閃記憶體器件，其中所述地址寄存器部包括 配置為存儲所述起始塊地址的第一地址寄存器；以及 配置為存儲所述最後塊地址的第二地址寄存器。
3. 如權利要求1所述的快閃記憶體器件，其中所述控制邏輯電路在執行 編程操作時輸出編程命令信號，並在執行讀操作時輸出讀命令信號。
4. 如權利要求3所述的快閃記憶體器件，其中所述高電壓發生器根據所 述編程命令信號來輸出編程操作所需的編程操作電壓，並根據所述讀命 令信號來輸出讀操作所需的讀操作電壓。
5. —種快閃記憶體器件，其包括 具有多個塊的存儲器單元陣列；地址寄存器部，其被配置為接收要擦除的多個塊中的要擦除的第一 塊的起始塊地址和要擦除的所述多個塊中的要擦除的最後塊的最後塊 地址；控制邏輯電路，其被配置為輸出擦除命令信號和與要擦除的所述塊 之一對應的擦除塊地址； 塊地址比較部，其被配置為比較所述控制邏輯電路輸出的擦除塊地 址與所述最後塊地址，並基於對所述擦除塊地址和所述最後塊地址的比 較向所迷控制邏輯電路輸出擦除進展信號，其中所述控制邏輯電路輸出要擦除的另一塊的擦除塊地址，直到所 述擦除進展信號指示要擦除的所述最後塊已經或正在被擦除。
6. 如權利要求5所述的快閃記憶體器件，其中當所述控制邏輯電路輸出 的擦除塊地址對應於所述最後塊地址時，所述擦除進展信號指示要擦除 的所述最後塊已經被擦除。
7. 如權利要求5所述的快閃記憶體器件，其還包括 擦除塊地址存儲部，其被配置為接收從所述控制邏輯電路輸出的擦除塊地址，並向所述塊地址比較部輸出所述擦除塊地址。
8. 如權利要求5所述的快閃記憶體器件，其還包括 高電壓發生器，其被配置為根據所述控制邏輯電路輸出的擦除命令信號來輸出擦除操作所需的擦除電壓；以及塊選擇部，其被配置為將所述擦除電壓發送到對應於所述擦除塊地 址的塊。
9. 如權利要求5所述的快閃記憶體器件，其中所述地址寄存器部包括 配置為存儲所述起始塊地址的第一地址寄存器；以及 配置為存儲所述最後塊地址的第二地址寄存器。
10. 如權利要求9所述的快閃記憶體器件，其中所述地址寄存器部和所述 塊地址比較部共享所述第二地址寄存器。
11. 一種擦除快閃記憶體器件中的塊的方法，其包括 存儲與要擦除的多個塊中的要擦除的第一塊的地址對應的起始塊地址；存儲與要擦除的多個塊中的要擦除的最後塊的地址對應的最後塊 地址；從所述第一塊開始執行擦除操作，直到所述最後塊被擦除； 確定最近正在擦除或已被擦除的塊是否對應於所述多個塊中的要 擦除的所述最後塊；根據所述的確定步驟來停止所述擦除操作。
12. 如權利要求11所述的方法，其還包括 在存儲所述起始塊地址之前，輸入用於擦除操作的擦除設置命令。
13. 如權利要求11所述的方法，其還包括在存儲所述最後塊地址之前，輸入偽確認命令，用於調整所述最後 塊地址的輸入時序。
14. 如權利要求ll所迷的方法，其還包括 在所述擦除操作之前輸入擦除確認命令。
15. 如權利要求11所述的方法，其中所述的執行擦除操作的步驟包括擦除由所述起始塊地址所選擇的塊；以及 增加所述起始塊地址，以選擇下一個要擦除的塊， 其中所述起始塊地址被增加，直到所述最後塊地址，以便擦除每一塊。
16. 如權利要求15所述的方法，其還包括 執行所述擦除操作之後，確定所述擦除操作是否已正確執行。
17. 如權利要求11所述的方法，其中所述的執行擦除操作的步驟 包括擦除由所述起始塊地址所選擇的塊；以及 從要擦除的所述多個塊中選擇另一塊地址， 其中重複上述的擦除和選擇步驟，直到所述最後塊已被擦除。
全文摘要
一種快閃記憶體器件，其包括具有多個塊的存儲器單元陣列。地址寄存器部被配置為接收要擦除的多個塊中的要擦除的第一塊的起始塊地址和要擦除的多個塊中的要擦除的最後塊的最後塊地址。控制邏輯電路被配置為輸出擦除命令信號和與要擦除的所述塊之一對應的擦除塊地址。塊地址比較部被配置為比較所述控制邏輯電路輸出的擦除塊地址與所述最後塊地址，並基於對所述擦除塊地址和所述最後塊地址的比較向所述控制邏輯電路輸出擦除進展信號。所述控制邏輯電路輸出要擦除的另一塊的擦除塊地址，直到所述擦除進展信號指示要擦除的所述最後塊已經或正在被擦除。
文檔編號G11C16/16GK101154457SQ20061015644
公開日2008年4月2日 申請日期2006年12月31日 優先權日2006年9月29日
發明者丁民中, 姜泰圭, 鄭丙官 申請人:海力士半導體有限公司