用於編碼和發送來自模數轉換處理的數值的方法和電路的製作方法

2023-06-14 11:03:21 3

專利名稱：用於編碼和發送來自模數轉換處理的數值的方法和電路的製作方法
技術領域：
本教導涉及電子電路。尤其地，本教導涉及模數轉換器。
背景技術：
模數轉換器(ADCs)用於大量的應用，該應用包括但是不限於傳感器接口、工業應用、消費者應用和通信。已經開發了用於模數(A/D)轉換的各種電路和技術，該模數(A/D) 轉換以各種應用和它們在速度、解析度、噪聲、功耗和其他信號相關的參數上的不同要求為目標。通過量是ADC的與速度相關的參數，用於表徵ADC每秒可以執行的模數轉換操作的數量。可以以諸如SPS(每秒採樣)的物理單位來表達通過量。延遲是另一個與速度相關的參數，用於表徵從當啟動模數轉換操作時至當可獲得對應的數字表示(結果)時所需的時間量。對於一些應用而言，延遲可能是比通過量更重要的與速度相關的參數。由ADC 提供的數字表示被接收數字電路(DSP、FPGA、CPLD等)接收，並且ADC系統的有效延遲包括向接收數字電路發送數字表示所需的時間。圖1示出現有技術的配置，其中，ADC系統100響應於轉換開始CNVST信號的轉換來採樣模擬輸入信號AIN，並且向接收數字電路103提供數值的緊湊的數字表示D2。該緊湊的數字表示D2可以是二進位加權的代碼，用於將數值指定為加權係數的二次方的比例和。本領域內的技術人員公知使用直接二進位加權代碼以及補碼二進位加權代碼的數制 (number systems)(編碼方案，用於限定一組代碼，並且指定每一個代碼的數值)。緊湊數字表示是使用數制的數值的表示，對於該數制而言，不同的數字代碼表示不同的數值。例如，使用4個不同的代碼(『00』、『01』、『10』和『11』 )的2比特編碼方案在如果該4個不同的代碼被定義來指定(例如，0、1、2和3)或(例如，-2、-1、0和1)或(例如，-6，3，32. 5 和128)的4個不同的數值的情況下是緊湊數字表示。冗餘數字表示(redundant digital representation)是使用數制的數值的表示，對於該數制而言，幾個不同的代碼指定同一數制。例如，使用4個不同代碼(『00』、『01』、『10』和『11』)的2比特編碼方案在如果該4 個不同代碼被定義來指定3個不同的數值(例如，_1、0、0和1)的情況下是冗餘數字表示。ADC系統100可以包括ADC電路101，用於向接口電路102提供數值的第一數值表示D1。接口電路102可以執行計算以得出被傳送到接收數值電路103的緊湊數字表示D2。 接口電路102可以引起相當大的延遲，特別是如果其中獨立地傳送D2的傳輸周期是相當大的持續時間並且如果該傳輸周期不開始直到在完成由ADC電路101實現的模數轉換處理之後。接收數字電路103可以與ADC系統100共享半導體襯底，或電路100、103可以被實現在獨立的晶片上，並且可以被封閉在獨立的封裝中。
ADC電路101可以實現順序模數轉換處理，並且可以被稱為順序ADC。順序ADCs的示例包括但是不限於逐次逼近(successive-approximation) ADCs (SAR ADCs)、循環ADCs、 流水線ADCs、兩級(多級)ADCs、子測距ADCs、德耳塔西格瑪ADCs、遞增ADCs、雙斜率ADCs 等。對於順序ADC共同的是在順序模數轉換處理的步驟序列期間得出數值的數字表示。圖2示出示例性順序ADC電路，其可以被稱為逐次逼近ADC 101。模擬輸入AIN被採樣和保持電路104採樣，採樣和保持電路104提供對於順序模數轉換處理循環的持續時間基本上不變的採樣的模擬輸入電壓AIN(k)。模數轉換控制電路ADCCC 105(有時被稱為 SAR)可以是由CNVST信號復位/啟動的數字狀態機。在轉換處理的第一步驟中(n = 1)， ADCCC 105可以向數模轉換器(DAC)電路106提供預定義的數值d (1)。對於從OV跨越到參考電壓VREF的全輸入範圍的AIN(k)而言，預定義的數值d(l)可以是1/2，並且向量化器電路107提供對應的第一殘餘電壓R(k，l) = AIN(k)-VREF/2。量化器電路107求取第一殘餘電壓R(k，l)，並且向ADCCC 105提供第一代碼X(I)。由量化器電路107提供的數字代碼x(n)可以是殘餘電壓R(k，η)的單比特極性指示。然而，對於逐次逼近ADC 101的一些實施方式而言，量化器電路107可以提供多比特代碼χ(η)。模擬輸入電壓AIN(k)可以是在全輸入範圍中的任何電壓，在此可以通過定義作為OV ( AIN(k) ( VREF的初始不確定範圍來描述模擬輸入電壓AIN(k)。如果由量化器電路107提供的第一代碼x(l)指示 R(k，l) =AIN(k)-VREF/2的極性是正的，則可以推論AIN(k)彡VREF/2，可以在此通過定義作為VREF/2彡AIN(k)彡VREF的第一不確定範圍來描述它。替代地，如果由量化器電路107提供的第一代碼X(I)指示的極性R(k，l)是負的，則可以推論AIN(k) SVREF/2，可以在此通過定義作為0V<AIN(k) SVREF/2的第一不確定範圍來描述它。如果量化器電路107提供用於指示殘餘電壓R(k，η)的超過僅一個極性的多比特代碼χ(η)，可以定義不太寬(較窄)的第一不確定範圍，例如，VREF/8 ^ AIN(k)彡VREF/4。在模數轉換處理的第二步驟(n = 2)中，ADCCC 105基於第一代碼χ(1)和第一不確定範圍來向DAC 106提供第二數值(Κ2)。例如，可以選擇第二值cK2)，使得DAC 106輸出大致以第一不確定範圍為中心的電壓VREF*d(2)。量化器電路107求取第二殘餘電壓R(k，2) = AIN(k)_VREF*d(2)， 並且向ADCCC 105提供第二代碼乂2)。基於第一不確定範圍和第二代碼xO)來定義第二不確定範圍。例如，如果第一不確定範圍被定義為AIN(k) < VREF/2並且x(2)指示對於R(k，2) = AIN(k)-VREF/4而言R(k，2)的極性是正的，則可以將第二不確定範圍定義為VREF/4S AIN(k) < VREF/2。在模數轉換處理的每一個步驟中，定義由在轉換處理的前一個步驟中定義的不確定範圍圍繞(enslosed)的不確定範圍。因此，順序逐次逼近算法可以定義逐漸越來越限制(窄)的不確定範圍的序列，由此，可以在N個步驟中獲得用於表示 AIN(k)/VREF的數值的數字表示。SARADC 101可以包含單比特量化器電路107，並且在轉換處理的每一個步驟中將不確定範圍的寬度減少因子2。對於這樣的SAR ADC，可以將單比特代碼的序列X(I)，x(2), x(3), -x(N)解釋為AIN(k)的二進位加權的數字表示的複合代碼。例如，如果 x(l) = 1、χ(2) = 0、χ(3) = 0 和 H4) = 1，則 Dl =，1001b，可以是數值 χ(1)/2+x(2)/4+x(3)/8+x(4)/16 = 9/16 的二進位加權的表示，用於反映 SARADC 101 已經定義了 N=第四不確定範圍9/16*VREF<AIN(k) ^ 10/16*VREF。在這個示例中，在轉換處理的第η步驟後，肯定地已知緊湊二進位加權的數字表示D2 = Dl的第η比特χ (η)。在圖1中的接口電路102可以在與由SAR ADC電路101確定單獨的比特χ (η)基本上相同的時間來向接收電路103依序發送D2 = Dl的每一個比特。在這樣的配置中，接口電路102可以不執行數值計算，並且接口電路102可能對於ADC系統100的延遲沒有較大的影響。順序ADC可以被構造來使用數字重疊算法和/或數字校正算法來運行。公知這樣的算法可以用於使得模數轉換處理對於模擬電路的缺陷不敏感，該缺陷包括但是不限於 R(k,n)的不完整的布置、量化器電路107的噪聲和DAC電路106的係數的不匹配(例如，電容器比的不匹配)。幾個公報描述了這樣的算法的使用，包括但是不限於paper 10.6 at 2002 IEEE International Solid-StateCircuits Conference by Franz Kuttner ；paper 13. 6 at 2007 IEEE International Solid-State Circuits Conference by Hesener et al ；paper 12. 1 at 2008 IEEE International Solid-State Circuits Conference by Giannini et al ；禾口 US Patent 7，705，765 to Heemin Yang。Kuttner 描述了數字重疊算法的使用，並且在 page 136 of the 2002 International Solid-State Circuits Conference visual supplement上說明了重疊不確定範圍的示例性序列。被構造來用於數字重疊算法和/或數字校正算法的順序ADC可以提供數值的第一數字表示D1，其要求接口電路102執行一些計算，以得出緊湊的數字表示D2。Yang在美國專利7，705，765的圖7中描述和圖示這個方面。因此，可能不確定地已知由ADC系統100向接收數字電路103(圖1)發送的緊湊數字表示D2的單獨的比特，直到在ADC電路101已經完成了模數轉換處理後。ADC系統100可以以串行格式來發送D2(即使接收數字電路103 被實現在共享的半導體襯底上)，並且有限持續時間的發送時間段可能對於整體延遲參數有較大的影響。所需要的是一種方法和電路，用於編碼和發送來自在延遲上有益的模數轉換處理的數值。

發明內容
描述一種模數轉換器系統的實施例，其中，模數轉換器電路被構造來在轉換周期期間依序提供多個代碼。編碼器接口電路被構造來接收多個代碼，並且得出冗餘數字表示。 在轉換周期期間發送所述冗餘數字表示的一部分。另一個實施例描述了一種模數轉換器系統，包括編碼器接口電路，其被構造來使用數值逐次逼近算法來得出冗餘數字表示。另一個實施例描述了一種用於編碼和發送從順序模數轉換處理獲得的第一數值的方法。所述方法的一個步驟是接收第一組代碼，對於第一數制定義所述第一組代碼以用於將第一數值限制在第一數值不確定範圍中。所述方法的另一個步驟是提供與所述第一數制不同的第二數制，並且向代碼的一部分分配數字狀態，對於所述第二數制定義所述代碼， 以限定圍繞所述第一數值不確定範圍的第二數值不確定範圍。所述方法的另一個步驟是在模數轉換處理結束之前發送對於所述第二數制定義的代碼的所述部分的所分配的數字狀態。描述了其他實施例，所述其他實施例包含根據本教導的用於編碼和發送來自模數轉換處理的數值的方法和電路。


在示例性實施例上進一步描述了在此要求保護和/或描述的本教導。參考附圖來詳細描述這些示例性實施例。這些實施例是非限定性的示例性實施例，其中，在附圖的幾個視圖中，相同的附圖標記表示類似的結構，並且其中圖1(現有技術)圖示用於向接收數字電路提供模擬信號數量AIN的緊湊數字表示D2的ADC系統；圖2 (現有技術)圖示了在圖1中包含的示例性逐次逼近ADC電路；圖3示出包括根據本教導而構造的接口電路的框圖；圖4示出本教導的實施例的時序圖；圖5示出本教導的實施例的解碼器接口電路；圖6示出本教導的另一個實施例的解碼器接口電路；圖7a和圖7b示出與本教導的實施例相關的數值；圖8示出在本教導的實施例中的編碼器接口電路中包含的數字狀態機的軟體描述。
具體實施例方式本教導公開了編碼器接口電路和解碼器接口電路與用於傳送從模數轉換處理獲得的數值的數字表示以減少ADC系統的整體延遲的方法。圖3示出包括根據本教導而構造的接口電路的框圖。ADC系統200包括與圖1和圖2的ADC電路101類似或相同的順序ADC電路101。編碼器接口電路201從ADC電路101 接收第一數字表示D1，並且向接收數字系統202提供冗餘數字表示D3。接收數字系統202 包括解碼器接口電路203和接收數字電路103。接收數字電路103可以與圖1的接收數字電路103類似或相同。解碼器接口電路203接收冗餘數字表示D3，並且向接收數字電路103 提供緊湊的數字表示D2。因此，現有技術配置圖1的接口電路102可以被如圖3中所示的本教導的編碼器接口電路201和解碼器接口電路203替換。在圖1和圖3中，第一數字表示Dl和緊湊數字表示D2可以是相同的。ADC電路101可以被構造來使用數字重疊算法和/或數字校正算法來運行。可能需要計算來從第一數字表示Dl導出緊湊數字表示D2。所需要的計算的一些可能特定於ADC 電路101的架構(例如，重疊範圍的分配)，並且一些可能涉及可能特定於ADC電路101的特定實例(晶片)的數字校正信息。可以通過接近ADC電路101實現的電路(例如，存儲器)來提供數字校正信息，並且可能優選的是，在編碼器接口電路201內執行對於ADC電路 101特定的大多數或所有計算。接收數字系統202可以被實現為在獨立的封裝中的獨立電路，並且可以位於獨立的印刷電路板上。因此，可能優選的是，解碼器接口電路203被構造來執行可以被在大多數數位訊號處理平臺上可獲得的一般電路執行的一般計算。例如，解碼器接口電路203可以被構造來接收和增加用於指定兩個數值A和B的兩個二進位加權的代碼，以導出緊湊二進位加權的數字表示D2 = A+B。圖4示出根據圖3的框圖實現的示例性的第一實施例的時序圖。通過CNVST的上升沿來啟動10步驟模數轉換處理。模數轉換處理根據數字重疊算法來運行。模數轉換處理的每一個步驟提供了第一數字表示Dl的複合代碼的一個比特χ (η)，對於第一數字表示Dl而言，數值被定義為 x(l) /2+x (2) /4+x (3) /8+x (4)/16+x (5)/16+x (6) /32+x (7) /64+x (8)/128+x (9) /25 6+x(10)/256。使用8比特直接二進位加權的代碼來編碼Dl的緊湊數字表示D2。接收數字電路103可在整個延遲周期之後經由8比特並行總線來獲得D2。編碼器接口電路201在模數轉換循環期間接收第一數字表示D1，並且提供被編碼為兩個8比特直接二進位編碼的代碼A和B的冗餘數字表示D3。因此，A和B是冗餘數字表示D3的16比特複合代碼的可交換的8比特分段。經由串行通信的兩條通道將A和B分別發送到接收數字系統202(以最高有效位a(l)和b(l)開始)。D3的串行通信的傳輸周期在模數轉換循環期間開始，並且在轉換循環的最後步驟後或其後短時間結束。解碼器接口電路203在傳輸周期後在短解碼周期期間使用相加來組合8比特二進位加權代碼A和B。向接收數字電路103提供結果產生的緊湊8比特二進位加權的表示D2 = A+B。因此，第一實施例的整體延遲參數可能僅比模數轉換循環的持續時間略大。在第一實施例中用於指定用於表示Dl的10比特代碼χ (η)的值的數制限制Dl來以1/256的步長(遞增量)指定在從0至17/16的範圍中的值。緊湊數字表示D2可以以 1/256的步長來指定在從0至255/256的範圍內的任何值。接口電路201、203執行限制操作，使得超過255/256的Dl的任何值導致D2 = 255/256。第一實施例在編碼器接口電路 201中實現限制操作。在另一個實施例中，可以在解碼器接口電路203中實現限制操作。第一實施例的編碼器接口電路201實現在本段落中描述的第一算法。比特a(l)、 a (2)和a (3)採用數字狀態χ (1)、x (2)和χ (3)。比特b(l)、b⑵和b (3)總是0。比特a (4) 是x(4)和x(5)的或函數。比特b(4)是x(4)和x(5)的與函數，除非χ (1) =χ(2) =χ(3) =χ (4) = χ (5) = 1，在該情況下，a (5) = a (6) = a (7) = a (8) = 1 並且 b (4) = b (5)= b(6) = b(7) = b(8) =0。如果 x(l)、「2)、χ (3)、「4)、χ (5)的任何一個是 0，則 a(5)、 a (6),a (7)和 a (8)採用數字狀態 χ (6)、x (7)、x (8)和 χ (9)。最後，b(8) = χ (10)，除非 a (1) =a(2) = a(3) = a(4) = a(5) = a(6) = a(7) = a(8) = 1，在該情況下 b(8) = 0。編碼器接口電路201可以被實現為響應於提供代碼χ (η)的ADC電路101而定時的數字狀態機。 實現用於實現所述的第一算法的數字狀態機在本領域內的普通技術人員的技術範圍內。第一實施例的解碼器接口電路203可以如圖5中所示來實現。由編碼器接口電路 201提供的串行表示A被串行入並行出移位寄存器204接收。串行表示B被另一個串行入並行出移位寄存器205接收。移位寄存器204、205向用於二進位加權代碼206的加法器電路提供了 A和B的二進位加權代碼的並行表示。加法器電路206向被路由到接收數字電路 103的並行總線207應用並行表示D2。在第二實施例中，解碼器接口電路203實現限制操作，並且編碼器接口電路201實現在本段落中描述的第二算法。比特a (1)、a (2)、a (3)、a (4)、a (5)、a (6)、a (7)和a (8)採用數字狀態 x(1)、H2)、X(3)、X(4)、X(6)、X(7)、X(8)和 x(9)。比特 b(l) = b (2) = b (3) =b(5) = b(6) = b(7) =0。比特b⑷=「5)和_ = X(10)。在第三實施例中也使用第二算法，其中，不期望限制操作，並且使用由加法器電路206提供的進位比特來提供D2 的二進位加權表示的第9比特(未示出)。圖6示出第四實施例，它與第一實施例相同，除了一種用於傳送冗餘數字表示D3 的方法之外。在第四實施例中，編碼器接口電路201在單個通道串行接口 A/B上將串行表示A與串行表示B復用(或交織)。等串行接口時鐘信號SCK從低向高轉換時，串行接口 A/B被驅動到用於表示A的比特a(n)的電壓電平。當SCK從高向低轉換時，串行接口 A/B 被驅動到用於表示B的比特b (η)的電壓電平。串行至並行移位寄存器204在SCK的上升沿讀取串行接口 Α/Β以捕獲比特a (η)。串行至並行移位寄存器205在SCK的下降沿讀取串行接口 Α/Β以捕獲比特b(n)。因此，在第四實施例中，在時鐘信號的一個周期期間，經由具有單個通道的串行接口來傳送D3的複合代碼(A，B)的兩個比特。在第一實施例中，在時鐘信號的一個周期期間，經由具有兩個通道的串行接口來傳送D3的複合代碼的兩個比特。ADC電路101可以提供在數制中的數字表示D1，該數字表示Dl在轉換循環期間提供了代碼Dl的漸進地變大的部分的狀態，代碼Dl逐漸地將可以被該代碼指定的數值的範圍變窄。因此，ADC電路101可以逐漸地將Dl的數值不確定範圍變窄。許多類型的順序 ADCs在轉換循環期間逐漸地將數值不確定範圍變窄，具體地說包括逐次逼近ADCs。具體地說，SAR ADC可以使用與它建立模擬域不確定範圍(前述)基本上相同的方式來將數值不確定無縫逐漸地變窄。本教導定義了示例性冗餘數制D3 = A+B，其中，A和B被單獨地指定數值的複合代碼的分段表示。所定義的用於D3的數制的冗餘性允許在D3的精確數值變得已知之前(即， 在ADC電路101已經將Dl的數值不確定範圍變窄以僅包括可以被D3指定的一個數值之前)在串行接口上傳送複合代碼的幾個比特。具體地說，通過在轉換循環期間選擇和發送 A和B的單獨比特，編碼器接口電路201逐漸地將用於D3的數值不確定範圍變窄。更一般而言，編碼器接口電路201選擇在對於D3選擇的冗餘數制中指定值的代碼的漸進地變大的部分的數字狀態，使得(在漸進的每一個步驟)已知用於D3的數值不確定範圍包括在用於 Dl的數值不確定範圍中的所有值。因此，編碼器接口電路201可以被指定來響應於用於Dl 的數值不確定範圍的逐漸變窄來逐漸地變窄用於D3的數值不確定範圍。根據這個原理運行的編碼器接口電路可以此為特徵被構造來使用數值逐次逼近算法。許多類型的電路可以被構造來使用數值逐次逼近算法。例如，編碼器接口電路201可以被實現為數字狀態機。根據圖3來實現第五實施例。順序ADC電路101基於複合代碼來提供數字表示 D1，每一個複合代碼由N個代碼X(1)、X )、X(3)、…X(N)組成。在包括N個步驟的模數轉換循環期間順序地提供該N個代碼。該N個代碼的每一個包括一個或多個比特，該一個或多個比特允許每一個代碼指定P個數值加權(值)之一。由數值表示Dl的複合代碼指定的數值被定義為W (χ，1) +W (χ，2) +W (χ，3) +.. W (χ，N)，其中，W (χ，η)表示由代碼χ在轉換處理的步驟 η中指定的數值加權。具體地說，在第五實施例中，ADC電路101使用用於數值表示Dl的10 個單比特(P = 2)代碼來實現10步驟(N = 10)逐次逼近模數轉換處理。數值加權W(x， η)通常被縮放以匹配1.9的比率，以滿足數字重疊算法的目標。ADC系統200在下述方面包含數字校正算法數值加權W(x，n)可以與它們的標稱值略微不同(並且可以從ADC系統 200的一個實例至另一個不同)，以校正在ADC電路101中的模擬參數的不匹配。圖7a提供了可以用於ADC系統200的特定實例的示例性數值加權W(x，n)。數值加權W(x，n)可以是在存儲器電路中存儲的固定值(在生產時被編程)，或它們可以在ADC系統200的運行期間被獲得(後臺校準)。圖7a的數值加權W(x，η)對應於圖7b的值RL(η)和RU(η)，圖 7b的值RL(n)和RU(η)定義了轉換處理的每一個步驟η的數值殘餘範圍。RL(n)指定由代碼Χ(η+1)、Χ(η+2)、"·、χ(Ν)表示的殘餘數值的下邊界，並且RU(η)指定其上邊界。具體地說，在第五實施例中，RL (η)被定義為轉換處理RL (η) = W(0,n+l)+ff (0,n+2)+. . W(0,10)的每一個剩餘步驟的最小數值加權W(χ，η)的和。同樣，RU(η)被定義為每一個剩餘步驟的最大數值加權W(x，n)的和。在另一個實施例中，可以將值RL(n)和RU(n)定義為適用於ADC 系統200的所有實例的固定值，並且值RL(n)和RU(η)被選擇使得每一個數值殘餘範圍寬得足以圍繞最差情況的殘餘數值。第五實施例與第一實施例類似在D1被轉換和刪節為緊湊的8比特直接二進位加權數值表示D2。D2的數值全範圍是從0至255/256。編碼器接口電路201實施限制操作。 將D3編碼為D3 = A+B = D2，其中，A和B單獨地被表示為8比特直接二進位加權的代碼。 圖4的時序圖適用於第五實施例，並且可以如圖5中所示實現解碼器接口電路203。編碼器接口電路201被實現為數字狀態機，該數字狀態機用於在轉換循環期間接收數字代碼Χ (η)，並且在與轉換循環重疊的發送周期期間依序提供比特a (n)、b (η)。使用將利用MATLAB軟體版本7. 5. 0 (由「Mattworks公司」銷售的軟體)執行的表示法來在圖8 中提供數字狀態機的軟體描述。數字狀態機的運行取決於(在標註為「數值數據」的部分中的軟體描述中包括的)在圖7a和圖7b中提供的值。通過下述方式來計算用於Dl的數值不確定範圍的下界累加所有已知代碼x(n)的加權W (χ，η)，然後加上RL (η)。通過採用還沒有被分配值的A和B的代碼的比特的最小值(0)來計算用於D3的數值不確定範圍的下界。當提供代碼χ (η)時執行編碼處理的步驟(以η = 3開始)，這將用於Dl的數值不確定範圍變窄，並且允許用於D3的不確定範圍變窄。在編碼處理的每一個步驟中，向用於表示D3的A和B的代碼的比特a(n)、b(n)分配最大數值，對於該最大數值，用於D3的數值不確定範圍的下界不超過Dl的數值不確定範圍的下界(或被設置在255/256的上限)。因此，數字狀態機被構造來使用數值逐次逼近算法來導出冗餘數字表示D3。軟體響應於命令 「 [A, B] = encoderinterfacecircuit (
) 」，其中，"A =
」和 「B = W1000010]」，該命令被定義來指定數值 D3 = A+B = 67/256+66/256 = 133/256。本領域內的普通技術人員可以從基於軟體的描述合成編碼器接口電路201的數字狀態機的電晶體級的實現方式。可以設想本教導的多種變化形式，並且在此描述的實施例僅是示例性實施例的描述。電路、數值編碼方案(緊湊以及冗餘)和算法的適當選擇可以取決於具體應用和其他因素，諸如可用類型的半導體、電容器、電阻器、可靠電壓極限、矽區域、成本和通常在集成電路的設計中涉及的另外的因數和考慮。例如，編碼器接口電路可以被實現為在CMOS技術中的數字狀態機，或使用適合於這樣的電路的實現方式的任意其他已知電路技術、方法和處理技術來實現編碼器接口電路。編碼的數字狀態可以被表示為單個物理現象(電壓、電流、光強、頻率、相位、延遲、溫度等)，並且可以是二進位的(比特)或多級的。可以將代碼 (包含包括多級數字狀態的代碼)的解析度表徵為被計算為代碼可以採用的多個排列的基於2為底的對數的多個比特。用於表示數字狀態的物理現象可以是單端的、差分的或多個變量的。可以將數字表示從編碼器接口電路經由具有一個或多個數據通道的串行接口傳送到解碼器接口電路。串行接口可以沿著適合於傳送被選擇來表示數字狀態的物理現象的任何介質來傳送信息，該物理線性包括但是不限於經由傳導媒體來傳送的電壓和電流信號。 串行接口可以提供電流隔離以限制幹擾、增強安全或得出某些其他益處。串行接口可以包含明確的定時信號(例如，時鐘信號)，或它可以是自定時的並且具有或不具有DC平衡功能。擴頻技術可以用於減少幹擾。可以與其他應用(包括不執行模數轉換的應用)共享串行接口，並且可以在單個數據流中復用幾個比特流。串行接口可以是雙向的，並且可以用於構成ADC電路和/或接口電路。可以包含用於抑制或防止比特錯誤的任何已知方法，其中包括但是不限於使用糾錯碼來編碼。已經在此描述了示例性冗餘數字表示，以說明解碼器接口電路可以是一般的並且低複雜性的。許多其他的冗餘數字表示可以被定義和使用來實現本教導，其中包括可以或可以不是對稱的(A和B不必是可交換的，例如，A可以具有比B更大的解析度)或被解釋為由不同的代碼段(A和B)構成的數字表示。可以選擇冗餘數字表示來優化特定參數，例如，減小串行接口的比特率。可以通過使用相加來組合第一代碼㈧的數值和第二代碼⑶ 的數值來獲得冗餘數字表示D3的數值。可以認識到，包含相加由兩個代碼指定的數值的運算等同於包含減去該數值的運算，因為可以通過應用數制的定義來實現等同的運算。因此， 示例性冗餘數字表示D3 = A+B等同於冗餘數字表示D3 = A-B、D3 = B-A和D3 = _A_B。根據本教導實現的ADC系統可以提供任何解析度的緊湊的數字表示，包括較高解析度(例如，16、18或20比特)的表示。由解碼器接口電路向接收數字電路提供的數值的數值表示不必是緊湊的。雖然ADC系統提供緊湊的數字表示可能的有益的，但是可以認識到，根據本教導的ADC系統可以被構造來提供被認為適合於應用的任何數字表示。ADC電路可以求取單端的、差分的或偽差分的模擬數量，並且它可以被構造來提供模擬輸入信號的功能的數字表示(例如，時間導數、離散傅立葉變換的係數、相關參數等)。ADC電路可以包含完全差分的電路、單端電路或其組合。根據本教導實現的電路可以包含多個類型的半導體器件(包括MOS、BJT (雙極電晶體)、IGBT (絕緣柵雙極型電晶體)、IGFET (絕緣柵場效應電晶體)、JFET (面結型場效應電晶體)、FINFET (鰭式場效電晶體)、有機電晶體、納米碳管裝置等的全部)，其中一些可以被選擇來承受高壓，並且其他可以被選擇來用於低壓電路節點的快速布置。可以使用除了對稱MOS器件之外進一步提供不對稱器件(BCD等)的技術來實現電路，並且，該技術可以包含氧化物和具有多個維度和電屬性的其他物理結構。 本教導可以包含被構造來實現任何順序模數轉換處理的ADC電路，包括其中從自幾個模數轉換獲得的部分結果導出結果的配置。包括多速率濾波處理的濾波處理可以用於組合來自幾個模數轉換的結果。與本教導組合地使用的模數轉換處理/電路可以包括幾個算法和/ 或電路技術，其中包括但是不限於數字重疊、數字校準/校正(靜態或自適應的、在背景、前景、循環或不循環地運行)、補償、自舉、增益升壓過採樣、不匹配整形、平均、濾波、高頻脈動的應用(加性和/或透明)和。或用於克服數據轉換器電路的傾斜和/或改善其性能的任何其他已知方法。本教導可以被包含為較大ADC系統和/或在諸如工業控制系統、醫療應用(例如，χ射線和MRI (核磁共振)機器)、消費者應用(例如，遊戲和電視機)等的較高功能複雜度的集成電路系統中的子系統。該本教導的ADC系統可以連接幾個不同的模擬信號，並且編碼器接口電路可以同時編碼幾個數值的數字表示，並且通過具有一個或多個數據通道的接口以減少的延遲來傳送它們。因此，雖然已經示出和描述了本教導的特定實施例，但是對於本領域內的技術人員顯然，在其廣義方面上不偏離本教導的情況下，可以進行改變和修改，並且因此，所附的權利要求在其範圍內要涵蓋在本教導的真實精神和範圍內的所有這樣的改變和修改。
權利要求
1.一種模數轉換器系統，包括模數轉換器電路，其被構造來在轉換周期期間依序提供多個代碼；編碼器接口電路，其被構造來接收所述多個代碼，並且得出冗餘數字表示；所述編碼器接口電路進一步被構造來在所述轉換周期期間發送所述冗餘數字表示的一部分。
2.根據權利要求1所述的模數轉換器系統，其中，所述編碼器接口電路被構造來使用數值逐次逼近算法來得出所述冗餘數字表示。
3.根據權利要求1所述的模數轉換器系統，其中，所述編碼器接口電路被構造來響應於所述模數轉換器電路提供在所述多個代碼中的一個代碼而將所述冗餘數字表示的數值不確定範圍變窄。
4.根據權利要求1所述的模數轉換器系統，其中，所述編碼器接口電路包括數字狀態機，所述數字狀態機被構造來響應於所述模數轉換器電路提供在所述多個代碼中的一個代碼而被定時。
5.根據權利要求1所述的模數轉換器系統，其中，所述冗餘數字表示包括第一代碼，用於表示第一數值；第二代碼，用於表示第二數值；其中，所述第一代碼和第二代碼是用於指定數值的複合代碼的不同分段。
6.根據權利要求5所述的模數轉換器系統，其中，使用相加來組合所述第一數值和所述第二數值，以計算由所述複合代碼指定的數值。
7.根據權利要求5所述的模數轉換器系統，其中，所述第一代碼和第二代碼是所述第一數值和第二數值的二進位加權的表示。
8.根據權利要求1所述的模數轉換器系統，其中，所述編碼器接口電路被構造來實現限制操作。
9.根據權利要求1所述的模數轉換器系統，其中，所述編碼器接口電路被構造來在時鐘信號的周期期間發送一組所述冗餘數字表示的至少兩個比特。
10.根據權利要求9所述的模數轉換器系統，其中，所述編碼器接口電路被構造來在所述時鐘信號的上升沿發送第一比特，並且在所述時鐘信號的下降沿發送第二比特。
11.根據權利要求1所述的模數轉換器系統，其中，所述編碼器接口電路被構造來在發送周期期間發送所述冗餘數字表示，其中所述發送周期的至少一半與所述轉換周期重疊。
12.根據權利要求1所述的模數轉換器系統，其中，所述模數轉換器電路被構造來使用逐次逼近算法來運行。
13.根據權利要求1所述的模數轉換器系統，其中，所述模數轉換器電路被構造來使用數字重疊算法來運行。
14.根據權利要求1所述的模數轉換器系統，其中，所述模數轉換器電路被構造來使用數字校正算法來運行。
15.根據權利要求1所述的模數轉換器系統，其中，所述多個代碼由被所述模數轉換器電路依序提供的第一數量的代碼構成，並且其中，所述冗餘數字表示的代碼包括第二數量的比特，其中，所述第二數量大於所述第一數量。
16.一種用於編碼和發送從由模數轉換器電路實現的依序模數轉換處理獲得的第一數值的方法，包括步驟接收對於第一數制定義的第一組代碼；所述第一組代碼將所述第一數值限制為由第一數值不確定範圍圍繞；使用用於指定數值的代碼來提供與所述第一數制不同的第二數制； 向對於所述第二數制定義的代碼的一部分分配數字狀態，以限定圍繞所述第一數值不確定範圍的第二數值不確定範圍；以及在所述模數轉換處理結束之前，發送代表對於所述第二數制定義的所述代碼的部分的所述分配的數字狀態的信號。
17.根據權利要求16所述的方法，進一步包括步驟實現數值逐次逼近算法，以限定圍繞所述第一數值不確定範圍的所述第二數值不確定範圍。
18.根據權利要求16所述的方法，進一步包括步驟使用對於所述第二數制定義的代碼的第一分段來定義第一分段數值； 使用對於所述第二數制定義的所述代碼的第二分段來定義第二分段數值； 使用相加來組合所述第一分段數值和所述第二分段數值。
19.根據權利要求18所述的方法，其中，對於所述數制定義的所述代碼的所述第一分段和所述第二分段是可交換的。
20.根據權利要求16所述的方法，進一步包括步驟 在所述模數轉換處理中實現數字校正算法。
全文摘要
一種模數轉換器系統和方法，包括模數轉換器電路，其被構造來依序提供多個代碼，所述多個代碼用於指定在第一數制中的數值。所述模數轉換器系統進一步包括編碼器接口電路，所述編碼器接口電路被構造來接收所述多個代碼，並且得出冗餘數字表示。在轉換周期期間發送所述冗餘數字表示的一部分。所述編碼器接口電路可以被構造來使用數值逐次逼近算法來導出所述冗餘數字表示。可以在所述轉換周期期間經由串行接口來發送所述冗餘數字表示的一個相當大的部分，以減少整體延遲。
文檔編號H03M1/12GK102291143SQ20111013781
公開日2011年12月21日 申請日期2011年5月18日 優先權日2010年5月18日
發明者斯坦斯加德·馬德森·加斯帕 申請人:凌力爾特有限公司