由於輸入信號相關引起的adc基準電壓的背景校準的製作方法
2023-06-26 04:29:16
由於輸入信號相關引起的adc基準電壓的背景校準的製作方法
【專利摘要】本發明的實施方案可以提供模擬數字轉換器（ADC）系統。ADC系統可以包括模擬電路，所述模擬電路接收輸入信號和基準電壓，並且將輸入信號轉換成原數字輸出。模擬電路可以包括至少一個採樣元件，至少一個採樣元件在採樣相位期間內對輸入信號進行採樣並且在轉換相位期間再用於連接到基準電壓。ADC系統還可以包括數字處理器，數字處理器接收原數字輸出，並且對於每個時鐘周期，在模擬數字轉換中對基準電壓誤差進行數字校正。
【專利說明】由於輸入信號相關引起的ADC基準電壓的背景校準
[0001]相關申請的交叉引用
[0002]本申請要求遞交於2013年3月14的序列號為61/785，167的美國臨時專利申請所提供的優先權的利益，該申請的內容通過引用合併於本文。
【技術領域】
[0003]本發明涉及模擬數字轉換器(ADC )，尤其涉及其中的基準電壓誤差校正。
【背景技術】
[0004]ADC將輸入模擬信號轉換成數字表示形式(例如，數字字)。典型地，ADC在其轉換過程中使用基準電壓。例如，在逐次求近寄存器(SAR) ADC中，在位檢驗中使用基準電壓來計算數字字的位值。然而，基準電壓源經常包括會破壞轉換的非理想特徵。
[0005]純粹的模擬方法通常用於產生基準電壓，其理想地是過程、供給電壓和溫度(PVT)獨立的。然而，在純粹的模擬方法中出現了三個主要問題。首先，與這些方法相關聯的高功耗和複雜度抵消了由它們所提供的多部分益處。其次，精確的PVT跟蹤會很難以至不可能，因為在當今的應用中基準要求日趨嚴格。第三，無論基準電壓產生的精度如何，非理想特徵易於進入系統。例如，在許多ADC設計中基準電壓通常取決於輸入信號，這引入了基準電壓誤差。理論上講，如果允許周期之間的充分的穩定時間，消除Vin相關性是可能的；然而，對於高速、高精度ADC來說，允許該更多的時間會導致大的延遲和其它誤差。
[0006]一次校準，諸如在製造時或加電之後進行的校準，能夠消除由於過程變化引入的一些誤差，但是不能補償其它誤差，包括動態的周期-周期誤差。諸如反饋環路的單獨的誤差校正路徑，使用單獨的高度精確的ADC來測量誤差，該單獨的誤差校正路徑能夠用於校正緩慢誤差，例如供給和/或溫度誘發的誤差。然而，單獨的ADC誤差校正路徑必須使用昂貴的ADC來測量這些緩慢誤差，並且它們仍不足夠快來校正由於輸入信號相關性引起的諸如基準電壓誤差的更快的誤差，因為這些誤差從周期到周期是變化的。
[0007]因此，本發明的發明人認識到本領域對於在不具有能夠動態地校正這種周期-周期誤差的額外ADC的ADC中快速基準電壓誤差校正的需求。
【專利附圖】
【附圖說明】
[0008]圖1A示出了根據本發明的實施方案的ADC系統。
[0009]圖1B示出了根據本發明的實施方案的基準電壓產生系統。
[0010]圖1C示出了根據本發明的實施方案的基準電壓產生系統的RC模型。
[0011]圖1D示出了根據本發明的實施方案的基準電壓產生系統。
[0012]圖2示出了根據本發明的實施方案的基準電壓校正的過程流程。
[0013]圖3示出了根據本發明的實施方案的SAR ADC系統。
[0014]圖4示出了根據本發明的實施方案的SAR ADC系統。
[0015]圖5示出了根據本發明的實施方案的流水線ADC系統。
[0016]圖6示出了根據本發明的實施方案的SAR ADC系統的DAC。
[0017]圖7示出了根據本發明的實施方案的基準電壓校正的過程流程。
[0018]發明詳述
[0019]本發明的實施方案可以提供模擬數字轉換器(ADC)系統。ADC系統可以包括模擬電路，所述模擬電路接收輸入信號和基準電壓，並且將輸入信號轉換成原數字輸出。模擬電路可以包括:至少一個採樣元件，至少一個採樣元件在採樣相位期間對輸入信號進行採樣並且在轉換相位期間再用於連接到基準電壓；以及輸出原數字輸出的ADC輸出。ADC系統還可以包括數字處理器，其接收原數字輸出，並且對於每個時鐘周期，對模擬數字轉換中的基準電壓誤差進行數字校正。
[0020]圖1A是根據本發明的實施方案的基準電壓誤差校正的ADC系統100。ADC系統100可以包括ADCl 10以及數字處理器120。ADCllO可以接收輸入模擬信號Vin以及基準電壓Vref。基於這些輸入信號，ADCllO可以將Vin轉換以產生原數字輸出信號Dout_raw。
[0021]然而，由於傳遞到原數字輸出信號Doutjaw的輸入信號相關性，基準電壓Vref?會將誤差引入到轉換中。例如，ADCllO可以包括至少一個採樣元件，至少一個採樣元件用於在採樣相位期間內對Vin進行採樣並且在轉換相位中還用於連接到Vref。採樣元件的再使用可引起基準電壓中的輸入信號相關誤差。因此，基準電壓誤差會從一個周期到另一周期而變化。可利用各種技術來產生基準電壓，各種技術都將輸入信號相關誤差引入基準電壓中。
[0022]圖1B是根據本發明的實施方案的基準電壓產生系統130，該基準電壓產生系統使用基準緩衝器，基準緩衝器可以與圖1A的ADC系統100結合使用。基準電壓產生系統130可以包括基準緩衝器132、開關134以及採樣電容器136。採樣電容器136可以設置為一個或多個電容器。基準緩衝器132可以與開關134耦合以驅動採樣電容器136。開關134可以選擇性地將基準緩衝器132輸出Vref連接到採樣電容器136。在接收到基準緩衝器132的呈Vref形式的電荷之前，採樣電容器136可以已經具有存儲其中的輸入電壓Vin。因此，採樣電容器136可由輸入電壓和基準電壓兩者重使用，導致在基準電壓中的輸入信號相關誤差。
[0023]圖1C示出了圖1B中的基準電壓產生系統130的簡化的RC模型140。RC模型140可以包括基準電壓源Vref_in、電阻器142以及米樣電容器136。電阻器142可以表不基準電壓產生系統130的基準緩衝器132、開關134和其它電路元件的輸出阻抗。採樣電容器136的充電過程可表示為:
[0024]Vref_out=Vref_in+(Vin-Vref_in)exp(-t/τ),(I)
[0025]其中τ是對應於RC的時間常數，並且t是時間變量。等式(I)表明，有效連接基準電壓輸出Vref_out可以是Vin的函數。
[0026]圖1D是根據本發明的另一實施方案的基準電壓產生系統150，其使用可與圖1A的ADC系統100結合使用的儲存電容器。基準電壓產生系統150可以包括採樣開關(Φ samp)152、儲存電容器(Cr)154、轉換開關(<tconv)156以及採樣電容器158。採樣開關152可以將Vref_sourcel52選擇性地與儲存電容器154耦合。而且，儲存電容器154可以是足夠大以保持大量的基準電壓電荷的電容器。轉換開關156可以將儲存電容器154與米樣電容器158選擇性地耦合以將電荷從儲存電容器154傳遞到採樣電容器158。採樣電容器158可在由儲存電容器154充電之前Vref已經具有存儲於其內的輸入電壓Vin。因此，採樣電容器158會被輸入電壓和基準電壓兩者重使用，導致基準電壓中的輸入信號相關誤差。此處，米樣電容器158的充電過程可表達為:
[0027]Vref_out= ((Cr*Vref) + (Cs*Vin))/ (Cr+Cs),(2)
[0028]其中，Cr是儲存電容器的電容，Cs是採樣電容器的電容。等式(2)表明，有效採樣基準電壓Vref_0Ut可以是Vin的函數。圖1B-1D描繪了各種基準電壓產生系統的輸入信號相關，僅為了示例性的目的，還可以使用其它的基準電壓產生系統。
[0029]返回圖1A，數字處理器120可以對ADCllO中的基準電壓誤差進行校正。數字處理器120可以接收ADCllO的原數字輸出信號DoUt_raW。數字處理器120可實現為微控制器、微處理器、數位訊號處理器等。數字處理器120可以在每個周期對Doutjaw中的基準電壓誤差進行數字校準和校正，從而產生Dout_correct, Dout_correct是不具有(或減弱)基準電壓誤差的數字輸出信號。數字處理器120可以基於ADCllO的特定體系結構和位權重來執行校正算法。校正算法可以在每個轉換/時鐘周期內由數字處理器120進行預先存儲和執行。每個周期的位決策可以是用於校正算法的變量輸入。校正算法可考慮到ADCllO的元件的位權重。下面更詳細地說明校正算法的實施方案。
[0030]圖2是根據本發明的實施方案的ADC系統中的基準電壓誤差校正的簡化過程流程。例如，過程200的模擬部分可以由圖1A的ADCllO來執行，並且過程200的數字部分可由圖1A的數字處理器120來執行。此外，過程200可以在每個轉換周期內執行。在步驟210中，待轉換的輸入模擬信號可由ADC米樣。例如,可通過ADC中的米樣電容器對輸入信號進行採樣。在步驟212中，在輸入信號轉換中使用的基準電壓可與ADC連接。此處，之前用於對輸入信號進行採樣的至少一個採樣元件可再用於基準電壓連接。這樣，輸入信號相關誤差會引入基準電壓中。
[0031]在步驟214中，ADC可以利用基準電壓轉換輸入信號並且由此可以產生原數字輸出Dout_raw。Dout_raw可以包含由於基準電壓誤差引起的誤差。轉換可以是SAR轉換、流水線式轉換等。在步驟216中，Dout_raw可由數字處理器捕獲。在步驟218中，相關的位決策(k)可從Doutjaw可中提取。至少一個位決策可與再用於輸入信號採樣和基準電壓連接兩者的採樣元件相關聯。
[0032]在步驟220中，可以基於提取的位決策(k)來數字地校正Dout_raw中的基準電壓誤差。基準電壓校正可以通過應用採樣元件的權重總和來執行。例如，對應於數字輸出的實際總權重，稱為w_tot,可表達為:
[0033]w_tot=w_eff [n-1:0]x b[n_l:0]，，(3)
[0034]其中w_eff [n-1:0]是轉換的位權重，b [n_l:0]是數字輸出位，b [n_l:O] 』是b[n-l:0]的轉置。而且，有效位權重可以是Vin、Vref、以及基準元件權重w_ele [n-1:0]的函數，其可表達為:
[0035]w_eff [k] =f (Vin, Vref, w_ele [n-1:0]), (4)其中 k 在 0 至 n_l 之間並且對應於相應周期中的位決策，w_ele[n-l:0]是元件權重，函數f O是因設計體系結構而具體不同。例如，不同的SAR ADC可以各自具有取決於其體系結構的獨特的f，不同的流水線式ADC可各自具有取決於其體系結構等的獨特的f 。因此，f可以是已知的並且可以預先存儲。此外，總權重w_tot也可以是Vin和Vref的函數,並且可表達為:
[0036]w_tot=Vin/Vref_id*2~n,(5)
[0037]基準元件的權重《_616[11-1:0]也可以是已知的且可預先存儲。因此，使用帶有從瞬時數字輸出Dout_raw接收到的變量k的等式(3 )、( 4)和(5 )，基準電壓誤差校正可以計算w_tot的形式執行，從而產生Dout_correct。在步驟222中，Dout_correct可以輸出。Dout_correct可以無基準電壓誤差(或者具有減弱的基準電壓誤差)。
[0038]本文所描述的基準電壓校正技術可結合各種不同的ADC體系結構來實施。圖3是根據本發明的實施方案的具有基準電壓誤差校正的SAR ADC系統300。SAR ADC系統300可以包括數字模擬轉換器(DAC) 310、比較器320、SAR邏輯330以及數字處理器340。DAC310可接收輸入模擬信號(Vin)、基準電壓(Vref)和地電壓(GND)。DAC310可以包括共用的輸入信號和基準電壓電容器。例如，DAC310可以包括採樣電容器312.0-312.η以及將Vin、Vref、或Gnd任一者與採樣電容器312.0-312.η選擇性地耦合的對應組的開關314.0-314.η。
[0039]DAC310可以包括採樣電容器312.0-312.η以及將Vin、Vref或Gnd任一者與採樣電容器312.0-312.η選擇性地耦合的對應組的開關314.0-314.η。在轉換相位期間，採樣電容器312.0-312.η可以連接到Vref或Gnd。採樣電容器312.0-312.η的重使用會導致基準電壓中的輸入信號相關誤差。因此，基準電壓誤差從一個周期到另一個周期是變化的。基準電壓Vref可通過如本文所描述的基準緩衝器、儲存電容器等產生。
[0040]比較器320可以接收DAC310的輸出作為一個輸入並且接收Vcm作為另一個輸入，用於在數字字轉換周期中進行位檢驗的比較。SAR邏輯330可以接收比較輸出並且決定每個位檢驗是否得到『0』或『I』。對位決策進行彙編，SAR邏輯330可以產生原數字輸出信號Dout_raw0
[0041]數字處理器340可以接收DoUt_raW。數字處理器340可實現為微控制器、微處理器、數位訊號處理器等。數字處理器340可在每個周期對Doutjaw中的基準電壓誤差進行數字校準和校正，從而產生Dout_correct, Dout_correct是不具有基準電壓誤差(或具有減弱的基準電壓誤差)的數字輸出信號。數字處理器340可基於ADC (例如，DAC310)的具體體系結構和位權重來執行校正算法。校正算法可預先存儲且在每個轉換/時鐘周期通過數字處理器340來執行，如本文所描述的(例如，圖2的過程200)。
[0042]圖4是根據本發明的實施方案的帶有基準電壓誤差校正的另一 SARADC系統400。SAR ADC系統400可以包括部分共用的輸入信號和基準電壓電容器。SAR ADC系統400可以包括DAC410、比較器420、SAR邏輯430以及數字處理器440。DAC410可以接收輸入模擬信號(Vin)、基準電壓(Vref)和地電壓(GND)。DAC410可以包括共用的輸入信號和基準電壓電容器。在實施方案中，DAC410可以包括兩組電容器，即LSB電容器412.0-412.η以及MSB 電容器 416.0-416.m。LSB 電容器 412.0-412.η 可通過一組開關 414.0-414.η 與 Vref或Gnd選擇性地耦合。LSB電容器412.0-412.η可不被輸入信號共用。另一方面，MSB電容器416.0-416.m可通過一組開關418.0-418.m與Vref、Gnd和Vin選擇性地稱合。不同於LSB電容器412.0-412.n, MSB電容器416.0-416.m可由基準電壓和輸入信號共用。
[0043]例如,在米樣相位期間內，輸入信號Vin可米樣到MSB電容器416.0-416.m上。在轉換相位期間內，MSB電容器416.0-416.m和LSB電容器412.0-412.η可連接到Vref或Gnd。MSB電容器416.0-416.m的重使用會導致基準電壓中的輸入信號相關誤差。因此，基準電壓誤差可以從一個周期到另一個周期變化。基準電壓Vref可以由如上文所述的基準緩衝器、儲存電容器等產生。
[0044]比較器420可以接收DAC410的輸出作為一個輸入以及接收Vcm作為另一個輸入，用於在數字字轉換周期中用於位檢驗的比較。SAR邏輯430可以接收比較素材並且決定每個位檢驗是否得到了 『0』或『I』。將位檢驗進行彙編，SAR邏輯443可以產生原數字輸出信號 Dout_raw0
[0045]數字處理器440可以接收DoUt_raW。數字處理器440可實現為微控制器、微處理器、數位訊號處理器等。數字處理器440可在每個周期對Doutjaw中的基準電壓誤差進行數字校準和校正，從而產生Dout_correct, Dout_correct是不具有基準電壓誤差(或具有減弱的基準電壓誤差)的數字輸出信號。數字處理器440可基於ADC (DAC410)的具體體系結構和位權重來執行校正算法。校正算法可預先存儲並且在每個轉換/時鐘周期內由數字處理器440執行，如本文所描述的(例如，圖2中的過程200以及下文要討論的圖7的過程700)。
[0046]圖5是根據本發明的實施方案的帶有基準電壓誤差校正的流水線式ADC系統500。流水線式ADC系統500可包括模擬部分和數字部分。模擬部分可接收輸入模擬信號(Vin)、以及基準電壓(Vref)和地電壓(GND)。模擬部分可以包括開關510、512、532以及採樣電容器520、522。在該實施方案中，電容器Cf520可以僅接收Vin並且可以不被Vref共用。另一方面，電容器Cs522可選擇性地接收Vin、Vref或Gnd，並且可以由輸入信號Vin和Vref共用。雖然該實施方案表明了部分共用的採樣元件，還可以在流水線式ADC中實現全共用採樣元件。模擬部分還可以包括第一級，第一級包括比較器530、開關510、512、532、採樣電容器520、522以及子ADC545，以及後端ADC540。第一級的子ADC545和後端ADC540可以產生原數字輸出信號Dout_raw。
[0047]在數字部分中，數字處理器550可以接收Dout_raw。數字處理器550可實現為微控制器、微處理器、數位訊號處理器等。數字處理器550可在每個周期對Doutjaw中的基準電壓誤差進行數字校準和校正，從而產生Dout_correct, Dout_correct是不具有基準電壓誤差(或具有減弱的基準電壓誤差)的數字輸出信號。數字處理器550可以基於ADC的具體體系結構和位權重來執行校正算法。校正算法可預先存儲並且可在每個轉換/時鐘周期內由數字處理器550執行，如本文所描述的(例如，圖2的過程200，以及下文討論的圖7的過程700)。
[0048]圖6示出了根據本發明的實施方案的部分共用的SAR ADC中的DAC600。為簡要，DAC600示出了 I位的MSB和LSB。DAC600可以包括差動輸入信號Vip和Vin，以及描繪為上Vrt和下Vrb的基準電壓。DAC600可以包括採樣開關(<tsamp)612.1-612.8、儲存電容器(Cres) 614、MSB採樣電容器616.1,616.2、LSB採樣電容器618.1,618.2、MSB轉換開關((irnsb) 620.1-620.4，以及 LSB 轉換開關(Φ Isb) 622.1, 622.2。MSB 採樣電容器 616.1，616.2可由輸入信號和基準電壓共用。下文更詳細地說明DAC600的操作。
[0049]圖7是根據本發明的實施方案的用於ADC系統中的基準電壓誤差校正的簡化過程流程。過程700可在每個轉換周期對於ADC中的共用的採樣元件來執行。在步驟710中，可通過ADC對待轉換的輸入模擬信號進行採樣。例如，可通過ADC中的採樣電容器對輸入信號進行採樣。例如，在圖6實施例的DAC600中，在採樣相位期間內差動輸入信號Vip和Vim可以採樣到MSB電容器616.1，616.2和LSB採樣電容器618.1，618.2上。此外，理想基準電壓可連接到儲存電容器Cres614。
[0050]在步驟712中，在輸入信號轉換中使用的基準電壓可連接到ADC。此處，之前用於對輸入信號採樣的至少一個採樣元件可再用於基準電壓連接。因此，輸入信號相關誤差會引入基準電壓中。例如，在圖6實施例的DAC600中，Cres614可以短接到Cmsbs616.1,616.2，取決於在轉換相位期間MSB位檢驗決策是『0』還是『I，。由於Cres614的有限值，理想基準電壓Vrt-Vrb會在其與Cmsbs616.1, 616.2短接之後降至Vrp-Vrm，輸入信號相關。
[0051]在步驟714中，ADC可以利用基準電壓來轉換輸入信號並且從而可以產生原數字輸出Dout_raw。Dout_raw可以包含由於基準電壓誤差引起的誤差。轉換可以是SAR求近轉換、流水線式轉換等。在步驟716中，Dout_raw可由數字處理器捕獲。在步驟718中,可從Dout_raw中提取位決策(k)。在步驟720中，可從Dout_raw中提取非共用採樣元件有效權重。
[0052]在步驟722中，可以基於提取的信息來對Doutjaw中的基準電壓誤差進行數字校正。例如，考慮圖6的DAC600，DAC600的輸出節點3和4可最終由於SAR ADC負反饋環路而被驅動到零。因此，基於兩個節點I和2上採樣相位和轉換相位之間的電荷保存:
[0053](Vrt-Vrb)*Cres+Vip*k*Cmsb+Vim*(1-k)*Cmsb=(Vrp-Vrm)*Cres+Vrp*Cmsb;
(6)
[0054](Vrb-Vrt)*Cres +Vim*k*Cmsb+Vip*(1-k)*Cmsb=(Vrm-Vrp)*Cres+Vrm*Cmsb;
(J)
[0055]其中k是MSB決策。在該帶有I位MSB的實施例中，k是0或I。因此，表達可簡化為:
[0056]Vrp-Vrm=((2*k_l)*Cmsb*(Vip-Vim)+2*Cres*(Vrt-Vrb))/(2*Cres+Cmsb);
(8)
[0057]因此，MSB電容器的有效權重可表達為:
[0058]w_eff[k] = (Vrp-Vrm)/(Vrt-Vrb) *(2*k_l)*Wmsb/2;(9)
[0059]其中Wmsb是對應MSB電容器的位權重。將其與LSB決策的總有效權重求和可得到:
[0060]w_tot=w_eff[k]+wlsbs_eff;(10)
[0061]並且根據ADC運算的定義，w_tot還可以表達為:
[0062]w_tot=(Vip-V im)/(Vrt-Vrb)*ffsum/2; (11)
[0063]其中，Wsum是基準電容器的總權重。等式(9)、( 10)和(11)分別對應於等式(4)、
(3)和(5)。因此，基於這些等式，w_tot可以表達為:
[0064]w_t ο t = (2*Cres* (2*k_l) *ffmsb/2 + wlsbs_eff* (2*Cre s + Cmsb) ) /(2*Cres+Cmsb*(1-ffmsb/ffsum)); (12)
[0065]因此，可以計算有效/正確數字輸出權重w_tot。注意的是，在等式(12)中，僅k
是可從原ADC輸出Dout_raw提取的變量輸入。所有其它參數可以是恆定值。因此，可以在每個轉換/時鐘周期內在數字域中計算呈《_如七形式的基準電壓校正Dout_correct ο返回圖7, Dout_correct可以在步驟724中輸出。Dout_correct可以無基準電壓誤差(或者具有減弱的基準電壓誤差)。
[0066]所公開的實施方案的特徵可以硬體、軟體、固件或其組合來實現並且用於系統、子系統、部件或其子組件中。當以軟體實現時，公開的實施方案的元件是用於執行必要任務的程序或代碼段。程序或代碼段能夠存儲在機器可讀存儲介質上。「機器可讀存儲介質」可以包括能夠存儲信息的任何介質。機器可讀存儲介質的實施例可以包括電子電路、半導體存儲器、ROM、快擦寫存儲器、可擦除ROM (ER0M)、軟盤、CD-ROM、光碟、硬碟、光纖介質、任何電磁存儲裝置或光學存儲裝置。可經由諸如網際網路、內聯網等計算機網絡來下載代碼段。
[0067]雖然上文已經參考具體的實施方案描述了本發明，本發明不限於圖中所示的上述實施方案和具體構造。例如，圖示的一些部件可彼此組合而作為一個實施方案，或者部件可分成多個子部件，或者可添加任何其它已知的或可用的部件。操作過程不限於實施例中所示的那些。本領域技術人員將理解的是，本發明可以其它方式實施，而不偏離本發明的精神和實質性特徵。例如，上文所述的特徵和實施方案可彼此組合或者彼此不組合。因此，當前的實施方案的所有方面都應視為示例性的，而不是限制性的。本發明的範圍由隨附的權利要求而不是通過前面的說明書來表明，並且落在權利要求的等同內容的含義和範圍之內的所有改變因此意在包含於其中。
【權利要求】
1.模擬數字轉換器(ADC)系統，包括: 模擬電路，其接收輸入信號和基準電壓，以及將所述輸入信號轉換成原數字輸出，包括: 至少一個採樣元件，其在採樣相位期間對所述輸入信號進行採樣並且在轉換相位期間再用於與所述基準電壓連接，以及 輸出，其輸出所述原數字輸出；以及 數字處理器，其接收所述原數字輸出，並且對於每個時鐘周期在模擬數字轉換重對基準電壓誤差進行數字校正。
2.如權利要求1所述的ADC系統，其中所述數字處理器在每個周期中提取位決策以用於所述基準電壓誤差校正。
3.如權利要求1所述的ADC系統，其中所述基準電壓誤差是所述輸入信號的函數。
4.如權利要求1所述的ADC系統，其中所述基準電壓誤差是所述模擬數字轉換的實際位權重的函數。
5.如權利要求1所述的ADC系統，其中所述至少一個採樣元件是電容器。
6.如權利要求1所述的ADC系統，其中所述至少一個採樣元件是電容DAC的部分。
7.如權利要求6所述的ADC系統，其中所述基準電壓誤差是由於在所述模擬數字轉換過程中所述電容DAC從所述基準電壓汲取電荷引起的。
8.如權利要求1所述的ADC系統，其中模擬電路包括逐次求近寄存器(SAR)ADC0
9.如權利要求8所述的ADC系統，其中所述基準電壓誤差在所述模擬數字轉換過程中變化。
10.如權利要求1所述的ADC系統，其中所述模擬電路包括流水線式ADC。
11.模擬數字轉換方法，包括: 對模擬輸入信號進行採樣； 再使用用於對所述模擬輸入信號進行採樣的至少一個採樣元件來連接到基準電壓； 將所述模擬輸入信號轉換成原數位訊號； 在每個時鐘周期對所述原數位訊號中的基準電壓誤差進行校正；以及 輸出校正的數位訊號。
12.如權利要求11所述的方法，還包括:提取模擬輸入信號到原數位訊號轉換的位決策並且在所述基準電壓誤差校正中使用提取的位決策。
13.如權利要求11所述的方法，其中所述基準電壓誤差是輸入信號的函數。
14.如權利要求11所述的方法，其中所述基準電壓誤差是模擬數字轉換的實際位權重的函數。
15.如權利要求11所述的方法，其中所述至少一個採樣元件是電容器。
16.如權利要求11所述的方法，其中所述至少一個採樣元件是電容DAC的部分。
17.如權利要求11所述的方法，其中所述基準電壓誤差是由於在所述模擬數字轉換過程中所述電容DAC從所述基準電壓汲取電荷引起的。
18.如權利要求11所述的方法，其中將所述模擬輸入信號轉換成原數位訊號使用SAR轉換。
19.如權利要求18所述的方法，其中所述基準電壓誤差在所述模擬數字轉換過程中變化。
20.如權利要求11所述的方法，其中將所述模擬輸入信號轉換成原數位訊號使用流水線式轉換。
21.非暫態性機器可讀介質，其存儲適於由處理器執行以實現包括如下步驟的方法的指令: 接收轉換的數位訊號； 從轉換的數位訊號中提取位決策；以及 基於所提取的位決策，在每個時鐘周期校正轉換的數位訊號中的基準電壓誤差。
22.如權利要求21所述的非暫態性機器可讀介質，其中轉換的數位訊號是SAR轉換信號。
23.如權利要求21所述的非暫態性機器可讀介質，其中轉換的數位訊號是流水線式轉換的信號。
【文檔編號】H03M1/10GK104052478SQ201410095256
【公開日】2014年9月17日 申請日期:2014年3月14日 優先權日:2013年3月14日
【發明者】沈軍華, R·A·卡普斯塔, E·C·古塞瑞 申請人:美國亞德諾半導體公司