利用電阻值的變化來存儲數據的數據讀出容限大的存儲器的製作方法
2023-06-23 04:21:11
專利名稱：利用電阻值的變化來存儲數據的數據讀出容限大的存儲器的製作方法
背景技術：
(一)發明領域本發明涉及存儲器，更特定地說，涉及以薄膜磁性體存儲器為代表的、具備有隨存儲數據的數據電平而異的電阻值的存儲單元的存儲器。
背景技術：
的說明作為能以低功耗來存儲非易失性的數據的存儲器，MRAM(磁隨機存取存儲器)器件正在引起人們的注意。MRAM器件是使用在半導體集成電路上形成的多個薄膜磁性體進行非易失性的數據存儲、能對於薄膜磁性體的每一個進行隨機存取的存儲器。
特別是，已發表了近年來通過將利用了磁隧道結(MTJ)的薄膜磁性體作為存儲單元來使用、MRAM裝置的性能得到了飛躍的進步的情況。關於具備有磁隧道結的存儲單元的MRAM器件，在「A 10ns Readand Write Non-Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell(在每個單元中使用磁隧道結和FET開關的10ns讀寫非易失性存儲器陣列)」，ISSCC Digestof Technical Papers，TA7.2，Feb.2000.和「Nonvolatile RAM basedon Magnetic Tunnel Junction Element(基於磁隧道結元件的非易失性RAM)」，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.等技術文獻中已公開了。
圖20是示出具有磁隧道結部的存儲單元(以下，也只稱為MTJ存儲單元)的結構的概略圖。
參照圖20，MTJ存儲單元具備其電阻值隨存儲數據的數據電平而變化的磁隧道結部MTJ和存取電晶體ATR。存取電晶體ATR由場效應電晶體形成，被結合在磁隧道結部MTJ與接地電壓Vss之間。
對於MTJ存儲單元來說，配置指示數據寫入用的寫入字線WWL、指示數據讀出用的讀出字線RWL和在數據讀出時和數據寫入時傳遞與存儲數據的電平對應的電信號用的數據線、即位線BL。
圖21是說明來自MTJ存儲單元的數據讀出工作的概念圖。
參照圖21，磁隧道結部MTJ具有有恆定方向的固定磁場的磁性體層(以下，也只稱為固定磁層)FL和有自由磁場的磁性體層(以下，也只稱為自由磁層)VL。在固定磁層FL與自由磁層VL之間配置用絕緣體膜形成的隧道勢壘TB。在自由磁層VL中，根據存儲數據的電平，以非易失性的方式寫入與固定磁層FL相同方向的磁場和與固定磁層FL不同方向的磁場的某一方。
在數據讀出時，存取電晶體ATR隨著讀出字線RWL的激活而被導通。由此，在位線BL～磁隧道結部MTJ～存取電晶體ATR～接地電壓Vss的電流路徑中，從未圖示的數據讀出電路流過作為恆定電平的數據讀出電流供給的讀出電流Is。
磁隧道結部MTJ的電阻值隨著固定磁層FL與自由磁層VL之間的磁場方向的相對關係而變化。具體地說，在固定磁層FL的磁場方向與寫入到自由磁層VL中的磁場方向為相同的情況下，與兩者的磁場方向不同的情況相比，磁隧道結部MTJ的電阻值變小。
因而，在數據讀出時，由讀出電流Is在磁隧道結部MTJ中產生的電壓降隨在自由磁層VL中存儲的磁場方向而異。由此，如果在一旦將位線BL預充電到高電壓的狀態後開始讀出電流Is的供給，則通過檢測位線BL的電壓電平變化，可讀出MTJ存儲單元的存儲數據。
圖22是說明對於MTJ存儲單元的數據寫入工作的概念圖。
參照圖22，在數據寫入時，讀出字線RWL被非激活，存取電晶體ATR被關斷。在該狀態下，對自由磁層VL寫入磁場用的數據寫入電流分別流過寫入字線WWL和位線BL。自由磁層VL的磁場方向由分別流過寫入字線WWL和位線BL的數據寫入電流的方向的組合來決定。
圖23是說明數據寫入時的數據寫入電流的方向與磁場方向的關係的概念圖。
參照圖23，用橫軸示出的磁場Hx表示由流過寫入字線WWL的數據寫入電流產生的磁場H(WWL)的方向。另一方面，在縱軸上示出的磁場Hy表示由流過位線BL的數據寫入電流產生的磁場H(BL)的方向。
只在磁場H(WWL)與H(BL)之和到達圖中示出的星形特性線的外側的情況下，新寫入在自由磁層VL中存儲的磁場方向。即，在施加了與星形特性線的內側區域相當的磁場的情況下，不更新在自由磁層VL中存儲的磁場方向。
因而，為了利用寫入工作來更新磁隧道結部MTJ的存儲數據，必須使電流流過寫入字線WWL和位線BL這兩者。在磁隧道結部MTJ中一旦存儲的磁場方向、即存儲數據，在進行新的數據寫入之前的期間內，以非易失性的方式被保持。
在數據讀出時，也在位線BL中也流過讀出電流Is。但是，一般來說，由於將讀出電流Is設定為比上述的數據寫入電流小約1～2個數量級，故因讀出電流Is的影響而在數據讀出時錯誤地改寫MTJ存儲單元的存儲數據的可能性很小。
在上述的技術文獻中，公開了在半導體襯底上集成這樣的MTJ存儲單元、構成作為隨機存取存儲器的MRAM器件的技術。
圖24是在半導體襯底上配置的MTJ存儲單元的結構圖。
參照圖24，在半導體主襯底SUB上的p型區PAR中形成存取電晶體ATR。存取電晶體ATR具有作為n型區的源/漏區110、120和柵130。源/漏區110經在第1金屬布線層M1中形成的金屬布線與接地電壓Vss結合。使用在第2金屬布線層M2中形成的金屬布線作為寫入字線WWL。此外，在第3金屬布線層M3中設置位線BL。
磁隧道結部MTJ配置在設置寫入字線WWL的第2金屬布線層M2與設置位線BL的第3金屬布線層M3之間。存取電晶體ATR的源/漏區120經在接觸孔中形成的金屬膜150、第1和第2金屬布線層M1和M2以及阻擋金屬140與磁隧道結部MTJ導電性地連接。阻擋金屬140是為了導電性地連接磁隧道結部MTJ與金屬布線之間而設置的緩衝材料。
如已說明的那樣，在各MTJ存儲單元中，作為與寫入字線WWL獨立的布線，設置讀出字線RWL。此外，必須在數據寫入時在寫入字線WWL和位線BL中流過發生規定值以上的大小的磁場用的數據寫入電流。因而，使用金屬布線來形成位線BL和寫入字線WWL。
另一方面，讀出字線RWL是為了控制存取電晶體ATR的柵電壓而設置的，沒有必要以積極的方式流過電流。因而，從提高集成度的觀點來看，不是新設置獨立的金屬布線層、而是在與柵130為同一的布線層中使用多晶矽層或多晶矽矽化物(policide)結構來形成讀出字線RWL。
此外，一般來說，不僅將上述的MTJ存儲單元，而且將電阻值隨存儲數據的電平變化的存儲單元應用於ROM(只讀存儲器)或RAM。
圖25是說明對以集成方式配置成行列狀的MTJ存儲單元的數據讀出電流的供給的框圖。
參照圖25，為了實現高集成化的存儲器，一般來說將MTJ存儲單元配置成行列狀。在圖25中，示出將MTJ存儲單元配置成n行×m列(n、m自然數)的情況。
如已說明的那樣，對於各MTJ存儲單元，必須配置位線BL、寫入字線WWL和讀出字線RWL。因而，對於配置成行列狀的n×m個MTJ存儲單元，必須配置n條寫入字線WWL1～WWLn和讀出字線RWL1～RWLn以及m條位線BL1～BLm。
利用與存儲器陣列相鄰配置的讀出電流供給電路500來進行數據讀出時的數據讀出電流、即讀出電流Is的供給。在數據讀出時，與已被選擇的存儲單元行對應的讀出字線RWL有選擇地被激活為高電平，而且，從讀出電流供給電路500對與選擇存儲單元列對應的位線BL供給讀出電流Is。由此，如圖21中已說明的那樣，在已被選擇的存儲單元MC中，在對應的位線中產生與已被存儲的數據電平對應的電壓變化。
但是，在圖25的結構中，位線上的讀出電流Is的通過路徑長度依賴於已被選擇的存儲單元行的位置而變化。根據這樣的路徑長度的變化，位線上的讀出電流路徑的電阻值發生變化，存在讀出電流Is的值發生變動的可能性。
例如，在圖25的結構中，在選擇了接近於讀出電流供給電路500的第n個存儲單元行的情況下，由於位線BL上的讀出電流(圖中，用Isn來標記)路徑中包含的部分短，故讀出電流路徑的電阻值變小。
相反，在選擇了離讀出電流供給電路500遠的一側的第1個存儲單元行的情況下，由於位線BL上的讀出電流(圖中，用Is1來標記)路徑中包含的部分長，故讀出電流路徑的電阻值變大。這樣的讀出電流路徑的電阻值的變動導致了讀出電流依賴於已被選擇的存儲單元行的位置而變動。
圖26是示出讀出電流供給電路500的一般的結構的框圖。
參照圖26，一般來說，利用被位線BL1～BLm共有的電流供給單元510來供給讀出電流。電流供給單元510對數據總線DB供給讀出電流Is。數據總線DB經分別與存儲單元列對應地設置的列選擇門CSG1～CSGm與位線BL1～BLm連接。
列選擇線CSL1～CSLm分別與存儲單元列對應地被設置，根據列選擇結果有選擇地被激活。列選擇門CSG1～CSGm的每一個根據列選擇線CSL1～CSLm中的對應的1條的激活而導通。例如，與第1個存儲單元列對應的列選擇門CSG1響應於對應的列選擇線CSL1的激活(高電平)而導通，導電性地連接數據總線DB與位線BL1。對於以後的存儲單元列，也同時配置列選擇門。
通過作成這樣的結構，在存儲器陣列內的多條位線中共有電流供給單元510，可對於與已被選擇的存儲單元列對應的位線有選擇地供給讀出電流Is。
但是，通過作成圖26中示出的那樣的結構，使讀出電流Is通過的數據總線DB的路徑長度發生了變化。根據這樣的路徑長度的變化，數據總線DB上的讀出電流路徑的電阻值發生變化，存在讀出電流Is的值發生變動的可能性。
例如，在圖26的結構中，在選擇了接近於電流供給單元510的第m個存儲單元列的情況下，由於數據總線DB上的讀出電流路徑中包含的部分短，故其電阻值變小。
相反，在選擇了離電流供給單元510遠的一側的第1個存儲單元列的情況下，由於數據總線DB上的讀出電流路徑中包含的部分長，故其電阻值變大。這樣的讀出電流路徑的電阻值的變動導致了讀出電流依賴於已被選擇的存儲單元列的位置而變動。
這樣，在一般的結構的MRAM器件中，依賴於已被選擇的存儲單元的位置而存在讀出電流的變動的可能性。
如已說明的那樣，在具有MTJ存儲單元的MRAM器件中，檢測隨讀出電流Is和MTJ存儲單元的電阻值而產生的電壓變化，進行了數據讀出。因而，在具備以MTJ存儲單元為代表的、電阻值隨存儲數據的電平而變化的存儲單元的存儲器中，讀出電流Is的變動妨礙穩定的數據讀出工作。
即，如果讀出電流依賴於所選擇的存儲單元的位置而變動，則在存儲器陣列內不能同樣地保持數據讀出時的工作容限，難以充分地確保存儲器整體的工作容限。其結果，也存在在極端的情況下導致誤工作、造成成品率下降這樣的問題的可能性。
為了對付這樣的問題，也可作成根據已被選擇的存儲單元的位置對數據讀出電流的電平進行微調整的結構，但此時導致數據讀出電路的結構的複雜和微調整用的設計負擔的增加。
(三)發明概述本發明的目的在於，在備有以MRAM器件為代表的、電阻值隨存儲數據的電平而變化的存儲單元的存儲器中，使與已被選擇的存儲單元的位置無關的數據讀出容限維持為相同，謀求數據讀出的穩定。
如果歸納本發明，則它是一種存儲器，具備存儲器陣列、多條讀出字線、多條位線、多條基準電壓布線和數據讀出電路。存儲器陣列具有配置成行列狀的多個存儲單元。多條讀出字線分別與存儲單元的行對應地設置，在數據讀出時，根據行選擇結果有選擇地被激活。多條位線分別與存儲單元的列對應地設置。多條基準電壓布線沿與多條位線相同的方向與列對應地設置，供給讀出基準電壓。數據讀出電路在數據讀出時將在與讀出基準電壓之間形成的電流路徑中流過的數據讀出電流供給多條位線中的根據列選擇結果被選擇的至少1條。多個存儲單元的每一個包含存儲部，其電阻值隨存儲數據的電平而變化；以及存儲單元選擇門，在多條位線中的對應的1條與多條基準電壓布線中的對應的1條之間與存儲部串聯地導電性地連接，響應於多條讀出字線中的對應的1條的激活而導通。在數據讀出時，與選擇列對應的基準電壓布線和與選擇列對應的位線中的電流路徑中包含的部分的電阻值的總和與行選擇結果無關，大體為恆定。
因而，本發明的主要的優點在於，由於能與所選擇的存儲單元所屬的行無關地將數據讀出電流維持為恆定的電平，故可將存儲器陣列內的數據讀出時的工作容限維持為相同，使存儲器整體的數據讀出工作變得穩定。
如果按照本發明的另一方面，則它是一種存儲器，具備存儲器陣列、多條讀出字線、多條位線、多條基準電壓布線、數據總線、數據讀出電路、列選擇部和模擬數據總線。存儲器陣列具有配置成行列狀的多個存儲單元。多條讀出字線分別與存儲單元的行對應地設置，在數據讀出時，根據行選擇結果有選擇地被激活。多條位線分別與存儲單元的列對應地設置。多條基準電壓布線沿與多條位線相同的方向與列對應地設置，供給讀出基準電壓。數據總線在與存儲器陣列相鄰的區域中沿與多條讀出字線相同的方向配置。數據讀出電路在數據讀出時將在與讀出基準電壓之間形成的電流路徑中流過的數據讀出電流供給數據總線。列選擇部導電性地將多條位線中的根據列選擇結果選擇的1條與數據總線連接起來。模擬數據總線在夾住存儲器陣列與數據總線相反的一側的區域中，沿與數據總線相同的方向配置，模擬數據總線與讀出基準電壓和各基準電壓布線導電性地連接。多個存儲單元的每一個包含存儲部，其電阻值隨存儲數據的電平而變化；以及存儲單元選擇門，在多條位線中的對應的1條與多條基準電壓布線中的對應的1條之間與存儲部串聯地導電性地連接，響應於多條讀出字線中的對應的1條的激活而導通。在數據讀出時，數據總線和模擬數據總線中的電流路徑中包含的部分的電阻值的總和與列選擇結果無關，大體為恆定。
因而，由於能與所選擇的存儲單元所屬的列無關地將數據讀出電流維持為恆定的電平，故可將存儲器陣列內的數據讀出時的工作容限維持為相同，使存儲器整體的數據讀出工作變得穩定。
如果按照本發明的又一方面，則它是一種存儲器，具備存儲器陣列、多條字線、多條位線、多個字驅動器、數據總線、數據讀出電路和列選擇部。存儲器陣列具有配置成行列狀的多個存儲單元。多條字線分別與存儲單元的行對應地設置。多條位線分別與存儲單元的列對應地設置。多個字驅動器分別與多條字線對應地配置，在數據讀出時根據行選擇結果分別使多條字線中的對應的1條與讀出基準電壓結合。數據總線在與存儲器陣列相鄰的區域中沿與多條字線相同的方向配置。數據讀出電路在數據讀出時將在與讀出基準電壓之間形成的電流路徑中流過的數據讀出電流供給數據總線。列選擇部導電性地將多條位線中的根據列選擇結果選擇的至少1條與數據總線連接起來。多個存儲單元的每一個包含存儲部，其電阻值隨存儲數據的電平而變化；以及整流元件，在多條位線中對應的1條位線與多條讀出字線中對應的1條讀出字線之間與存儲部串聯地導電性地連接，在對應的字線與讀出基準電壓結合的情況下導通。在數據讀出時，與已被選擇的行對應的讀出字線和數據總線中的數據讀出電流路徑中包含的部分的電阻值的總和與列選擇結果無關，大體為恆定。
因而，在以行列狀配置了適合於高集成化的、使用了整流元件的存儲單元的存儲器陣列中，能與所選擇的存儲單元所屬的列無關地將數據讀出電流維持為恆定的電平。其結果，可將存儲器陣列內的數據讀出時的工作容限保持為相同，謀求存儲器的高集成化和數據讀出工作的穩定。
如果按照本發明的再一方面，則它是一種存儲器，具備存儲器陣列、多條字線、多條位線、基準電壓布線、多個字驅動器和數據讀出電路。存儲器陣列具有配置成行列狀的多個存儲單元。多條字線分別與存儲單元的行對應地設置。多條位線分別與存儲單元的列對應地設置。基準電壓布線在與存儲器陣列相鄰的區域中沿與多條位線相同的方向配置，供給讀出基準電壓。多個字驅動器分別與多條字線對應地配置，在數據讀出時根據行選擇結果分別使多條讀出字線中的對應的1條與基準電壓布線導電性地連接。數據讀出電路在數據讀出時將在與讀出基準電壓之間形成的電流路徑中流過的數據讀出電流供給多條位線中的根據列選擇結果被選擇的至少1條。多個存儲單元的每一個包含存儲部，其電阻值隨存儲數據的電平而變化；以及整流元件，在多條位線中對應的1條位線與多條讀出字線中對應的1條讀出字線之間與存儲部串聯地導電性地連接，在對應的字線與讀出基準電壓結合的情況下導通。在數據讀出時，與選擇列對應的位線與基準電壓布線中的數據讀出電流路徑中包含的部分的電阻值的總和與行選擇結果無關，大體為恆定。
因而，在以行列狀配置了適合於高集成化的、使用了整流元件的存儲單元的存儲器陣列中，能與所選擇的存儲單元所屬的行無關地將數據讀出電流維持為恆定的電平。其結果，可將存儲器陣列內的數據讀出時的工作容限保持為相同，謀求存儲器的高集成化和數據讀出工作的穩定。
通過參照附圖的後述的本發明的詳細的說明，本發明的上述和其它的目的、特徵、方面和優點會變得更加明白。
(四)
圖1是示出本發明的實施例1的MRAM器件的整體結構的概略框圖。
圖2是用來詳細地說明實施例1的存儲器陣列及其外圍電路的與數據讀出相關的結構圖。
圖3是示出實施例1的位線和基準電壓布線的配置例的結構圖。
圖4是說明對於存儲單元的數據讀出和數據寫入工作的時序圖。
圖5是說明將預充電電壓定為接地電壓的情況下的數據讀出和數據寫入工作的時序圖。
圖6是用來詳細地說明實施例1的變例1的存儲器陣列及其外圍電路的與數據讀出相關的結構圖。
圖7是用來詳細地說明實施例1的變例2的存儲器陣列及其外圍電路的與數據讀出相關的結構圖。
圖8是用來詳細地說明實施例2的存儲器陣列及其外圍電路的與數據讀出相關的結構圖。
圖9是用來詳細地說明實施例2的變例1的存儲器陣列及其外圍電路的與數據讀出相關的結構圖。
圖10是用來詳細地說明實施例2的變例2的存儲器陣列及其外圍電路的與數據讀出相關的結構圖。
圖11是用來詳細地說明實施例3的存儲器陣列及其外圍電路的與數據讀出相關的結構圖。
圖12是用來示出本發明的實施例4的MRAM器件的與數據讀出相關的結構圖。
圖13是示出使用了二極體的MTJ存儲單元的第1結構例的概略圖。
圖14是在半導體襯底上配置了圖13中示出的MTJ存儲單元的情況的結構圖。
圖15是示出使用了二極體的MTJ存儲單元的第2結構例的概略圖。
圖16是在半導體襯底上配置了圖15中示出的MTJ存儲單元的情況的結構圖。
圖17是用來詳細地說明實施例5的存儲器陣列及其外圍電路的與數據讀出相關的結構圖。
圖18是用來詳細地說明實施例5的變例1的存儲器陣列及其外圍電路的與數據讀出相關的結構圖。
圖19是用來詳細地說明實施例5的變例2的存儲器陣列及其外圍電路的與數據讀出相關的結構圖。
圖20是示出具有磁隧道結部的存儲單元的結構的概略圖。
圖21是說明來自MTJ存儲單元的數據讀出工作的概念圖。
圖22是說明對於MTJ存儲單元的數據寫入工作的概念圖。
圖23是說明對於MTJ存儲單元的數據寫入時的數據寫入電流的方向與磁場方向的關係的概念圖。
圖24是在半導體襯底上配置的MTJ存儲單元的結構圖。
圖25是說明對於以行列狀以集成方式配置的MTJ存儲單元的數據讀出電流的供給的框圖。
圖26是示出讀出電路供給電路的一般性結構的框圖。
優選實施例的說明以下，參照附圖詳細地說明本發明的實施例。再有，假定圖中的同一符號表示同一或相當的部分。
實施例1參照圖1，MRAM器件1作為本申請的發明的存儲器的代表例來示出。再有，在以下的說明中可知，本申請的發明的應用不限定於MRAM器件，可廣泛地應用於具備電阻值隨存儲數據的電平而變化的存儲單元的存儲器。
實施例1的MRAM器件1響應於來自外部的控制信號CMD和地址信號ADD進行隨機存取，進行寫入數據DIN的輸入和讀出數據DOUT的輸出。
MRAM器件1具備響應於控制信號CMD來控制MRAM器件1的整體工作的控制電路5和具有配置成行列狀的多個MTJ存儲單元的存儲器陣列10。存儲器陣列10的結構在後面將詳細地說明，但分別與MTJ存儲單元的行對應地配置多條寫入字線WWL和讀出字線RWL，分別與MTJ存儲單元的列對應地配置多條位線BL。
MRAM器件1還具備行解碼器20，根據由地址信號ADD示出的行地址RA進行存儲器陣列10中的行選擇；列解碼器25，根據由地址信號ADD示出的列地址CA進行存儲器陣列10中的列選擇；字線驅動器30，用來根據行解碼器20的行選擇結果有選擇地激活讀出字線RWL和寫入字線WWL；字線電流控制電路40，用來在數據寫入時在寫入字線WWL中流過數據寫入電流；以及讀出/寫入控制電路50、60，用來在數據讀出和數據寫入時分別流過數據寫入電流和讀出電流。
讀出/寫入控制電路50和60控制存儲器陣列10的兩端部的位線BL的電壓電平，在位線BL中流過用來分別進行數據寫入和數據讀出的數據寫入電流和讀出電流。
參照圖2，存儲器陣列10具有排列成n行×m列的(n、m自然數)的存儲單元MC。
再有，在本實施例中，各存儲單元MC的結構與圖20中示出的MTJ存儲單元相同，但關於各存儲單元中的與磁隧道結部MTJ相當的部分，也可用電阻值隨存儲數據的電平而變化的元件來置換。
分別與存儲單元的行(以下，也只稱為存儲單元行)對應地配置讀出字線RWL1～RWLn。雖然未圖示，但在數據寫入中，也分別與存儲單元的行對應地配置用來與已被選擇的存儲單元行對應地流過數據寫入電流的寫入字線WWL1～WWLn。
分別與存儲單元的列(以下，也只稱為存儲單元列)對應地配置位線BL1～BLm和基準電壓布線SL1～SLm。基準電壓布線SL1～SLm中的每一條與相當於數據讀出時的基準電壓(以下，也只稱為讀出基準電壓)的接地電壓Vss在讀出/寫入控制電路60一側結合，還與屬於對應的存儲單元列的存儲單元中的存取電晶體ATR的源側區域中的每一區域連接。
再有，以下在總括地表示讀出字線和位線的情況下，分別使用符號RWL和BL來標記，在表示特定的讀出字線和位線的情況下，對這些符號附加數字，如RWL1、BL1那樣來標記。
在存儲器陣列10的周邊，與存儲單元列中的每一列對應地設置列選擇線CSL1～CSLm、列選擇門CSG1～CSGm和預充電電晶體64-1～64-m。再者，沿與讀出字線RWL相同的方向配置數據總線DB。
列解碼器25根據列地址CA的解碼結果、即列選擇結果，將列選擇線CSL1～CSLm中的與列選擇結果對應的1條激活為選擇狀態(高電平)。
列選擇門CSG1～CSGm被設置在讀出/寫入控制電路50內，分別配置在位線BL1～BLm與數據總線DB之間。列選擇門CSG1～CSGm中的每一個響應於列選擇線CSL1～CSLm中的對應的1條的激活而導通，連接數據總線DB與對應的位線BL。即，在讀出/寫入控制電路50一側導電性地連接位線BL與數據總線DB。
再有，以下在總括地表示列選擇線、列選擇門和預充電電晶體的情況下，分別使用符號CSL、CSG和64來標記，在表示特定的列選擇線、列選擇門和預充電電晶體的情況下，對這些符號附加數字，如CSL1、CSG1或64-1那樣來標記。
預充電電晶體64-1～64-m被設置在讀出/寫入控制電路60內，導電性地連接作為預充電電壓使用的電源電壓Vcc與位線BL1～BLm的每一條之間。預充電電晶體64-1～64-m的每一條響應於位線預充電信號BLPR而導通。
響應於位線預充電信號BLPR的激活，各位線BL被預充電到電源電壓Vcc。
在MRAM器件1的備用期間和MRAM器件1的激活期間內的數據寫入工作和數據讀出工作的前後，為了對各位線BL進行預充電而激活位線預充電信號BLPR。
另一方面，在MRAM器件1的激活期間內的數據寫入和數據讀出工作時，位線預充電信號BLPR被非激活為低電平。響應於此，各位線BL與預充電電壓隔開。
其次，說明讀出/寫入控制電路50內包含的數據讀出電路52a的結構。
數據讀出電路52a響應於在數據讀出時被激活的控制信號RE而工作，在供給作為數據讀出電流的讀出電流Is的同時，檢測在由讀出電流Is選擇的存儲單元中產生的電壓變化、輸出讀出數據DOUT。
數據讀出電路52a具有電流源161和162，用來接受電源電壓Vcc，分別對節點Ns1和節點Ns2供給恆定電流；N型MOS電晶體163，導電性地連接在節點Ns1與節點Nr1之間；N型MOS電晶體164和電阻168，串聯地結合在節點Ns2與接地電壓Vss之間；以及放大器165，放大節點Ns1與節點Ns2之間的電壓電平，輸出讀出數據DOUT。節點Nr1與數據總線DB導電性地連接。
對電晶體163和164的柵供給規定電壓Vref。根據讀出電流Is的設計值來設定電流源161和162的供給電流量和規定電壓Vref。電阻166和167是為了將節點Ns1和節點Ns2下拉到接地電壓Vss而設置的。
通過作成這樣的結構，數據讀出電路52a在數據讀出時對數據總線DB供給恆定的讀出電流Is。在數據讀出中，與所選擇的存儲單元對應地、在數據讀出電路52a與作為讀出基準電壓的接地電壓Vss之間形成的數據讀出電路52a～數據總線DB～列選擇門CSG～位線BL～磁隧道結部MTJ～存取電晶體ATR～基準電壓布線SL～接地電壓Vss(讀出基準電壓)的電流路徑中流過讀出電流Is。
據此，可將存儲單元MC中的磁隧道結部MTJ中產生的電壓變化經位線BL和數據總線DB傳遞到節點Nr1上。
如果將在所選擇的存儲單元存儲了高電平(「1」)數據和低電平(「0」)數據的情況下分別對應的節點Nr1的電壓定為Vh和Vl，則將節點Ns2的電壓設定為電壓Vh和Vl的中間值的電壓Vm。即，利用電阻168的電阻值來調整電壓Vm。
數據讀出電路52a通過放大節點Ns1與節點Ns2的電壓差來檢測並放大與存儲數據的電平對應的選擇存儲單元中的電壓變化，輸出讀出數據DOUT。
此外，基準電壓布線SL與接地電壓Vss結合的區域與對位線BL供給讀出電流Is的區域位於夾住存儲器陣列10在列方向上互為相反的一側。
參照圖3，基準電壓布線SL在與位線BL為同一布線層(例如，M2)中以同一形狀和用同一材料被形成。由此，將基準電壓布線SL和位線BL的每單位長度的電阻值設定為同樣的值。
通過這樣來形成基準電壓布線SL和位線BL，同時如圖2中所示，通過在存儲器陣列的一端和與其相反一側(另一端)分別設置各基準電壓布線SL與接地電壓Vss的結合部位和供給讀出電流Is的數據總線DB與各位線BL的結合部位(即，列選擇門CSG)，不論已被選擇的存儲單元行的位置，均可使讀出電流Is的電流路徑中包含的位線BL和基準電壓布線SL的電阻值之和大體維持為恆定。
由此，可防止讀出電流Is依賴於已被選擇的存儲單元行而變動。其結果，可在存儲器陣列內同樣地保持數據讀出時的工作容限，充分地確保MRAM器件整體的工作容限。
再有，必須將基準電壓布線SL設計成與位線BL每單位長度的電阻值相同，只要滿足該條件，也可在不同的金屬布線層中設置各自的布線。
其次，使用圖4，說明對於存儲單元的數據讀出和數據寫入工作。
首先，說明數據寫入時的工作。
在圖2中，省略了與數據寫入相關的外圍電路的配置和結構的圖示，但通過如以下那樣來控制分別與存儲單元行對應地配置的寫入字線WWL、位線BL的電壓和電流，可進行數據寫入。
字線驅動器30根據行解碼器20的行選擇結果，將與選擇行對應的寫入字線WWL的電壓驅動為選擇狀態(高電平)。在非選擇行中，寫入字線WWL的電壓電平為原有的非選擇狀態(低電平接地電壓Vss)。
在數據寫入時，在與選擇行對應的寫入字線WWL中，流過數據寫入電流Ip。另一方面，在非選擇行中，不流過數據寫入電流。
讀出/寫入控制電路50和60通過控制存儲器陣列10兩端的位線BL的電壓，產生與寫入數據的數據電平對應的方向的數據寫入電流。例如，在寫入「1」的存儲數據的情況下，將讀出/寫入控制電路60側的位線電壓設定為高電壓狀態(電源電壓Vcc)，將相反一側的讀出/寫入控制電路50側的位線電壓設定為低電壓狀態(接地電壓Vss)。由此，在從讀出/寫入控制電路60朝向50的方向上，數據寫入電流+Iw流過位線BL。另一方面，在寫入「0」的存儲數據的情況下，將讀出/寫入控制電路50側和60側的位線電壓分別設定為高電壓狀態(電源電壓Vcc)和低電壓狀態(接地電壓Vss)，在從讀出/寫入控制電路50朝向60的方向上，數據寫入電流-Iw流過位線BL。
此時，沒有必要使數據寫入電流±Iw流過各位線BL，讀出/寫入控制電路50和60可這樣來控制上述的位線BL的電壓，即，經數據總線DB和列選擇門CSG1～CSGm，使數據寫入電流±Iw有選擇地流過與選擇列對應的一部分位線。
其次，說明數據讀出時的工作。
如在圖2中已說明的那樣，在數據讀出工作之前，例如將各位線BL預充電到電源電壓Vcc。對於數據總線DB，也同樣地預充電到電源電壓Vcc。
在數據讀出時，字線驅動器30根據行解碼器20的行選擇結果，將與選擇行對應的讀出字線RWL的電壓驅動為選擇狀態(高電平)。在非選擇行中，將讀出字線RWL的電壓電平維持為原有的非選擇狀態(低電平)。此外，關於與以後說明的虛設存儲單元對應的虛設讀出字線，也根據行選擇結果而被驅動。
在已被選擇的存儲單元行中，如果讀出字線RWL被激活為高電平，則對應的存取電晶體ATR接通，磁隧道結部MTJ被下拉到接地電壓Vss。另一方面，在已被選擇的存儲單元列中，利用數據讀出電路52a，在對應的位線BL中經列選擇門CSG和數據總線DB流過恆定的讀出電流Is。
因而，與所選擇的存儲單元對應的位線BL和數據總線DB被收斂到對應於與存儲數據電平所對應的磁隧道結部MTJ的電阻值的電壓(Vh或Vl)。另一方面，關於屬於已被選擇的存儲單元行的存儲單元中的非選擇的存儲單元列，由於不與數據總線DB連接，故位線BL的電壓下降到接地電壓Vss。
利用這樣的數據讀出工作，可將與存儲數據電平對應的存儲單元MC的電阻值的差別變換為電位差並進行檢測放大，來進行數據讀出。
此外，即使將位線BL的預充電電壓定為接地電壓Vss，也可進行數據讀出。
圖5是說明將預充電電壓定為接地電壓Vss時的對於存儲單元的數據讀出和數據寫入的時序圖。
參照圖5，在數據寫入時，將數據總線DB的數據寫入結束後的設定電壓設定為接地電壓Vss，以準備數據讀出中的預充電，這一點與圖4相比是不同的。由於其它的信號布線的電壓和電流波形與圖4中示出的相同，故不重複進行詳細的說明。
在數據讀出之前，將位線BL和數據總線DB預充電到接地電壓Vss。
在數據讀出時，與已被選擇的存儲單元列對應的位線BL經列選擇門CSG和數據總線DB被數據讀出電路52a上拉，接受讀出電流Is的供給。另一方面，與非選擇存儲單元列對應的位線維持為接地電壓Vss。
在與選擇存儲單元對應的位線BL和數據總線DB中，產生與存儲數據電平對應的電壓變化(上升)。其結果，與圖4的情況同樣，位線BL和數據總線DB被收斂到對應於與存儲數據電平所對應的磁隧道結部MTJ的電阻值的電壓。由此，可將反映了存儲數據電平的存儲單元的電阻值的差別變換為電位差，來進行數據讀出。
如在圖4和圖5中已說明的那樣，將數據讀出前的位線BL和數據總線DB的預充電電壓定為電源電壓Vcc和接地電壓Vss的哪一個都能進行數據讀出。
但是，在將預充電電壓定為接地電壓Vss的情況下，由於只在已被選擇的位線BL中流過讀出電流Is，對於非選擇的位線BL沒有必要流過預充電用的充電電流及其放電電流，故可減少功耗。
另一方面，在將電源電壓Vcc定為預充電電壓的情況下，雖然功耗相對地增加，但由於可使位線BL和數據總線DB的電壓變化快速地產生，故可使數據讀出實現高速化。因而，考慮這樣的特性來設定預充電電壓即可。
〔實施例1的變例1〕參照圖6，在實施例1的變例1的結構中，與圖2中示出的實施例1的結構相比，在行方向上相鄰的存儲單元間共有基準電壓布線SL這一點上不同。例如，屬於分別與位線BL1和BL2對應的第1和第2存儲單元列的存儲單元共有同一基準電壓布線SL1。對於以後的存儲單元列，也同樣地配置基準電壓布線SL。因而，在存儲器陣列10整體中，配置k條(k用m/2示出的自然數)基準電壓布線SL1～SLk。
再有，在圖6中，代表性地圖示了與在存儲器陣列10中以行列狀配置的存儲單元MC中的第j(j1～n的自然數)存儲單元行對應的讀出字線RWLj和對應的存儲單元的一部分，但在其它的存儲單元行和存儲單元列中也同樣地配置了讀出字線和存儲單元MC。在以後的圖面中，存儲器陣列10的圖示也是同樣的。
此外，預充電電晶體64-1～64-m響應於位線預充電信號BLPR，將對應的位線BL1～BLm中的每一條預充電到接地電壓Vss。
這樣，通過將位線BL的預充電電壓設定為與作為讀出基準電壓供給的接地電壓Vss相同，即使在對應的讀出字線RWL已被激活的情況下，在與非選擇的存儲單元列對應的位線BL中也不會流過電流，可共有基準電壓布線SL。其結果，可削減信號布線數目，進一步使存儲器陣列10實現高集成化。
由於其它的部分的結構和工作與實施例1相同，故不重複進行詳細的說明。
即，由於將由相鄰的存儲單元列共有的基準電壓布線SL中的每一條和位線BL中每一條與實施例1同樣地形成為每單位長度的電阻值相同，故可在存儲器陣列內同樣地保持數據讀出時的工作容限，充分地確保MRAM器件整體的工作容限。
〔實施例1的變例2〕參照圖7，在實施例1的變例2的結構中，按照摺疊型結構來配置各位線BL。
在存儲器陣列10中，分別與存儲單元列對應地還配置與位線BL1～BLm互補的位線/BL1～/BLm。位線BL1和位線/BL1構成位線對。在以後的存儲單元列中，也同樣地構成位線對。
與實施例1中的位線BL和基準電壓布線SL同樣地配置位線/BL1～/BLm中的每一條，使其與位線BL1～BLm中的每一條的每單位長度的電阻值相同。
再有，在分別總稱分別構成位線對的各一方和各另一方的位線BL1～BLm和位線/BL1～/BLm的情況下，假定也標記為位線BL和/BL。
基準電壓布線SL1～SLm與相鄰的存儲單元列中的每一列對應地被配置，在屬於相鄰地配置的同一存儲單元列的存儲單元間被共有。
與實施例1同樣地配置基準電壓布線SL1～SLm中的每一條，使其與位線BL1、/BL1～BLm、/BLm中的每一條的每單位長度的電阻值相同。
存儲單元MC在每一行中與位線BL1～BLm和位線/BL1～/BLm的各某一方連接。例如，屬於第j存儲單元行的存儲單元MC與位線BL1～BLm連接，屬於第(j+1)存儲單元行的存儲單元MC與位線/BL1～/BLm連接。
其結果，如果讀出字線RWL根據行選擇結果有選擇地被激活，則位線對的各一方BL1～BLm和位線對的各另一方/BL1～/BLm的某一方與MTJ存儲單元MC連接。
存儲器陣列10還具有與位線BL1、/BL1～BLm、/BLm中的每一條對應地、以形成虛設行的方式設置的多個虛設存儲單元DMC。
虛設存儲單元DMC中的每一個具有虛設存儲部DMTJ和虛設存取電晶體DATR。
利用虛設讀出字線DRWL0和虛設讀出字線DRWL1的某一方選擇虛設存儲單元DMC。由虛設讀出字線DRWL0選擇的虛設存儲單元組具有響應於虛設讀出字線DRWL0的激活而導通的存取電晶體DATR。因而，響應於虛設讀出字線DRWL0的激活，在位線BL1～BLm與基準電壓布線SL1～SLm中的每一條之間導電性地連接虛設存儲部DMTJ。
另一方面，由虛設讀出字線DRWL1選擇的剩下的虛設存儲單元組具有響應於虛設讀出字線DRWL1的激活而導通的存取電晶體DATR。因而，響應於虛設讀出字線DRWL1的激活，在位線/BL1～/BLm與基準電壓布線SL1～SLm中的每一條之間導電性地連接虛設存儲部DMTJ。
利用字線驅動器30有選擇地激活虛設讀出字線DRWL0和DRWL1，以使位線對的各一方BL1～BLm和位線對的各另一方/BL1～/BLm中的與屬於已被選擇的存儲單元行的存儲單元MC成為非連接的一方分別與虛設存儲單元DMC連接。其結果，位線對的各一方BL1～BLm和位線對的各另一方/BL1～/BLm分別與已被選擇的存儲單元行對應的m個MTJ存儲單元和m個虛設存儲單元的各一方連接。
如已說明的那樣，存儲單元MC的電阻值根據存儲數據的電平而變化。在此，如果將存儲了高電平(「1」)數據的情況下的MTJ存儲單元的電阻值定為Rh，將存儲了低電平(「0」)數據的情況下的存儲單元MC的電阻值定為Rl，則將虛設存儲部DMTJ的電阻值Rd設定為Rh和Rl的中間值。由此，通過比較與虛設存儲單元DMC連接的位線中產生的電壓變化與與存儲單元MC連接的位線中產生的電壓變化，可讀出成為數據讀出的對象的所選擇的存儲單元中的存儲數據電平。
再者，配置與數據總線DB互補的數據總線/DB。數據總線DB和數據總線/DB構成數據總線對DBP。
與實施例1中的對於位線BL的基準電壓布線SL同樣地配置數據總線/DB，使其與數據總線DB的每單位長度的電阻值相同。
列選擇門CSG1～CSGm中的每一個具有分別導電性地連接在對應於數據總線DB和數據總線/DB的位線BL與/BL之間的2個電晶體開關。這些電晶體開關響應於對應的列選擇線CSL的激活而導通。由此，對於構成與已被選擇的存儲單元列對應的位線對的位線BL與/BL中的每一條，經數據總線DB、/DB和列選擇門CSG，由數據讀出電路52b供給讀出電流Is。
數據讀出電路52b與圖2中示出的數據讀出電路52a相比，在不具備電阻168和電晶體64導電性地連接在與數據總線/DB連接的節點Nr2與節點Ns2之間這一點上不同。由於數據讀出電路52b的其它的部分的結構與數據讀出電路52a相同，故不重複進行詳細的說明。
數據讀出電路52b對於數據總線DB和/DB分別供給同一讀出電流Is，同時檢測並放大數據總線DB與/DB之間的電壓差，進行數據讀出。
通過作成這樣的結構，除了由實施例1的結構所獲得的效果外，由於可根據摺疊型位線結構進行數據讀出，故可充分地確保數據讀出容限，還可使數據讀出工作變得穩定。
此外，由於對存儲單元MC供給的讀出電流(圖中的Isc)和對虛設存儲單元DMC供給的讀出電流(圖中的Isd)中的每一電流包含的位線BL和基準電壓布線SL的電阻值之和相同，故可將這些讀出電流設定為同一電平，可使互補地工作的數據讀出的容限提高。
再有，在圖7中，由於示出了在存儲器陣列10的端部配置虛設存儲單元DMC的結構，故即使在存儲單元MC和虛設存儲單元DMC中共有基準電壓布線SL，也沒有大的障礙。但是，在由於虛設存儲單元的配置而在基準電壓布線的共有方面出現障礙的情況下，也可在虛設存儲單元DMC用和正常的存儲單元MC用方面獨立地配置基準電壓布線SL。
〔實施例2〕在實施例2中，說明防止數據總線DB上的讀出電流路徑中的電阻值因已被選擇的存儲單元列的位置不同而引起的變動。
參照圖8，在實施例2的結構中，除了圖2中示出的實施例1的結構外，在配置模擬數據總線SDB這一點上不同。這樣來配置模擬數據總線SDB，即，使其與實施例1中的基準電壓布線SL與位線BL之間的關係相同，在與數據總線DB之間每單位長度的電阻值相同。在夾住存儲器陣列10與數據總線DB相反一側的區域中沿行方向配置模擬數據總線SDB。
模擬數據總線SDB與作為讀出基準電壓的接地電壓Vss結合。
數據讀出電路52a與數據總線DB連接的區域與模擬數據總線SDB與接地電壓Vss結合的區域位於沿行方向夾住存儲器陣列10互為相反的一側。
再者，模擬數據總線SDB與基準電壓布線SL1～SLm中的每一條導電性地連接。因而，各基準電壓布線SL經模擬數據總線SDB與接地電壓Vss結合。
在各存儲單元列中共同地配置模擬數據總線SDB。因而，為了謀求數據讀出的高精度化，必須將各位線BL的預充電電壓設定為與讀出基準電壓相同的電壓、即接地電壓Vss，以免數據讀出電流Is以外的電流流過模擬數據總線SDB。
通過作成這樣的結構，即使所選擇的存儲單元列的位置發生變化，也可使讀出電流Is的電流路徑中包含的數據總線DB和模擬數據總線SDB的電阻值的和大體維持為恆定。由此，可進一步防止讀出電流Is的電流值因已被選擇的存儲單元列不同而引起的變動。其結果，可在存儲器陣列內進一步同樣地維持數據讀出時的工作容限，充分地確保MRAM器件整體的工作容限。
〔實施例2的變例1〕參照圖9，在實施例2的變例1的結構中，除了圖6中示出的實施例1的變例1的結構外，還配置與圖8同樣的模擬數據總線SDB。由相鄰的存儲單元共有的基準電壓布線SL1～SLk中的每一條經模擬數據總線SDB與接地電壓Vss結合。由於其它的部分的結構與圖6相同，故不重複進行詳細的說明。
通過作成這樣的結構，可防止讀出電流Is的電流值因已被選擇的存儲單元列不同而引起的變動。其結果，除了實施例1的變例1的效果外，還可在存儲器陣列內同樣地維持數據讀出時的工作容限。
〔實施例2的變例2〕參照圖10，在實施例2的變例2的結構中，除了圖7中示出的實施例1的變例2的結構外，還配置模擬數據總線SDB和模擬虛設數據總線SDBd。在夾住存儲器陣列10與數據總線DB相反一側的區域中沿行方向配置模擬數據總線SDB和模擬虛設數據總線SDBd。
與實施例1中的基準電壓布線SL與位線BL之間的關係同樣地配置模擬數據總線SDB和模擬虛設數據總線SDBd中的每一條和數據總線DB和/DB中的每一條，使其每單位長度的電阻值相同。
模擬數據總線SDB和模擬虛設數據總線SDBd中的每一條與作為讀出基準電壓的接地電壓Vss結合。數據讀出電路52b與數據總線DB和/DB連接的區域與模擬數據總線SDB和模擬虛設數據總線SDBd與接地電壓Vss結合的區域位於沿行方向夾住存儲器陣列10互為相反的一側。
獨立地配置對存儲單元MC供給接地電壓Vss用的基準電壓布線SL1～SLm和對虛設存儲單元DMC供給接地電壓Vss用的虛設基準電壓布線SLd1～SLdm。再有，在總稱虛設基準電壓布線SLd1～SLdm的情況下，假定只使用符號SLd。
模擬數據總線SDB與基準電壓布線SL1～SLm中的每一條連接，模擬虛設數據總線SDBd與虛設基準電壓布線SLd1～SLdm中的每一條連接。
與實施例1中的基準電壓布線SL與位線BL之間的關係同樣地形成各基準電壓布線SL和各虛設基準電壓布線SLd，使其與各位線BL每單位長度的電阻值相同。由於其它的部分的結構與圖7相同，故不重複進行詳細的說明。
通過作成這樣的結構，在存儲器陣列10內，可與所選擇的存儲單元MC所屬的行和列這兩者無關地將讀出電流Is的電流路徑中包含的信號布線的電阻值之和大體維持為恆定值，可防止讀出電流Is的變動。
此外，由於即使對於存儲單元MC供給的讀出電流(圖中的Isc)和對虛設存儲單元DMC供給的讀出電流(圖中的Isd)，也與所選擇的存儲單元MC所屬的行和列這兩者無關，可設定為同一電平，故可使互補地工作的數據讀出的容限提高。
其結果，除了實施例1的變例2的效果外，還可在存儲器陣列內同樣地維持數據讀出時的工作容限。
〔實施例3〕
參照圖11，在實施例3的結構中，將虛設存儲單元DMC配置成構成虛設列。與其相對應，在存儲器陣列10中與虛設列對應地設置虛設位線DBL和虛設基準電壓布線SLd。
與實施例1中的基準電壓布線SL與位線BL之間的關係同樣地形成各基準電壓布線SL、虛設基準電壓布線SLd、各位線BL和虛設位線DBL，使其每單位長度的電阻值相同。由於其它的部分的結構與圖7相同，故不重複進行詳細的說明。
在構成數據總線對DBP的數據線的一方/DB與虛設位線DBL之間配置列選擇門CSGd。列選擇門CSGd響應於列選擇線CSLd的激活而導通。在數據讀出時，列選擇線CSLd與所選擇的存儲單元列無關地被激活。
通過作成這樣的結構，即使在以構成虛設列的方式配置虛設存儲單元DMC的情況下，也可與實施例2的變例2同樣地謀求數據讀出工作的穩定。
再有，存儲器陣列10中的與存儲單元MC對應的基準電壓布線SL的配置與實施例2的變例1同樣地在相鄰的存儲單元行間共有，也可謀求存儲器陣列10的高集成化。
〔實施例4〕在實施例4中，說明應用了分層數據線結構的數據讀出。
圖12是用來示出本發明的實施例4的MRAM器件的與數據讀出相關的結構的圖。
參照圖12，在實施例4的MRAM器件中，以行列狀配置多個存儲器陣列。這些存儲器陣列沿列方向被分割為多個塊BLKa、BLKb、…。
在圖12中，代表性地例示存儲器陣列10-a1、10-a2、10-b1、10-b2。列方向上相鄰的10-a1和10-a2屬於同一個塊BLKa。同樣，10-b1和10-b2屬於同一個塊BLKb。
與各個塊對應地配置數據讀出電路、總體數據總線對和模擬總體數據總線。在圖12中代表性地示出與塊BLKa對應的數據讀出電路53-a、總體數據總線對GDBPa和模擬總體數據總線SGDBa以及與塊BLKb對應的數據讀出電路53-b、總體數據總線對GDBPb和模擬總體數據總線SGDBb。
總體數據總線對GDBPa由總體數據總線GDBa和/GDBa構成。同樣，總體數據總線對GDBPb由總體數據總線GDBb和/GDBb構成。
在數據讀出時，在各個塊中獨立地選擇存儲單元。數據讀出電路53-a和53-b中的每一個對於構成對應的總體數據總線對的總體數據總線中的每一個供給讀出電流Is，進行數據讀出。數據讀出電路53-a和53-b的結構和工作與圖7中示出的數據讀出電路52b相同，故不重複進行詳細的說明。
以下在總括地表示總體數據總線對、總體數據總線和模擬總體數據總線的情況下，分別使用符號GDBP、GDB(/GDB)和SGDB來標記，在表示特定的總體數據總線對、總體數據總線和模擬總體數據總線的情況下，對這些符號附加數字，如GDBPa、GDBa(/GDBa)和SGDBa那樣來標記。
沿列方向配置總體數據總線GDB、/GDB和模擬總體數據總線SGDB。將總體數據總線GDB、/GDB和模擬總體數據總線SGDB中的每一條配置成每單位長度的電阻值相同。
各數據讀出電路53與總體數據總線對GDBP連接的區域與各模擬總體數據總線SGDB與作為讀出基準電壓的接地電壓Vss結合的區域位於夾住以行列狀配置的存儲器陣列組互為相反的一側。
通過作成這樣的結構，在各個塊中，可與所選擇的存儲單元MC所屬的存儲器陣列的位置無關地將數據讀出電流的路徑中包含的總體數據總線GDB(/GDB)和模擬總體數據總線SGDB的電阻值之和大體為恆定，可將讀出電流Is維持為恆定。
存儲器陣列10-a1、10-a2、…中的每一個具有與圖10中示出的存儲器陣列10同樣的結構。因而，關於各自的存儲器陣列內及其周邊配置的多個存儲單元MC、位線BL、基準電壓布線SL和列選擇門CSG，不加特別區分地使用總括的符號來標記其每一個。
分別與這些存儲器陣列中的每一個對應地設置與對應的總體數據總線對GDBP連接的局部數據總線對LDBP。各局部數據總線對LDBP相當於圖10中示出的數據總線對DBP，具有局部數據總線LDB和/LDB。
在圖12中，代表性地示出與存儲器陣列10-a1、10-a2、10-b1和10-b2中的每一個對應地配置的局部數據總線對LDBPa1、LDBPa2、LDBPb1和LDBPb2。
局部數據總線對LDBPa1由局部數據總線LDBa1和/LDBa1構成。局部數據總線對LDBPa2由局部數據總線LDBa2和/LDBa2構成。局部數據總線對LDBPb1由局部數據總線LDBb1和/LDBb1構成。局部數據總線對LDBPb2由局部數據總線LDBb2和/LDBb2構成。
以下在總稱這些局部數據總線對和局部數據總線的情況下，假定只使用符號LDBP和LDB(/LDB)。
與各存儲器陣列相對應，與存儲單元列對應地分別配置與圖7同樣的列選擇門CSG。列選擇門CSG根據對應的列選擇線CSL的激活有選擇地導通。列選擇線CSL可在行方向上相鄰的存儲器陣列間共有。
存儲器陣列中的住線BL和/BL經對應的列選擇門，與構成局部數據總線對LDBP的局部數據總線LDB和/LDB中的每一條導電性地連接。
通過以這種方式使數據總線分層化，可降低總體數據總線對GDBP和局部數據總線對LDBP的負載電容，可使數據讀出實現高速化。
再者，與各存儲器陣列相對應，配置與圖7中示出的模擬數據總線SDB相當的模擬局部數據總線SLDB。在圖12中代表性地示出與存儲器陣列10-a1、10-a2、10-b1和10-b2中的每一個對應地配置的模擬局部數據總線SLDBa1、SLDBa2、SLDBb1和SLDBb2。
將各模擬局部數據總線SLDB設計成與構成局部數據總線對LDBP的局部數據總線LDB和/LDB中的每一條每單位長度的電阻值相同。
為了標記上的方便起見，雖然省略了標記，但在各存儲器陣列中配置與圖10中示出的虛設存儲單元DMC、虛設基準電壓布線SLd和模擬虛設數據總線SDBd相當的布線。
因而，與實施例2的變例2相同，在各存儲器陣列內，可與所選擇的存儲單元的位置無關地將讀出電流Is維持為恆定。其結果，在實施例4的MRAM器件中，通過使數據總線分層化，在謀求數據讀出的高速化的同時，可與所選擇的存儲器陣列和存儲單元的位置無關地將數據讀出容限確保為相同，可進行穩定的數據讀出。
再有，關於以行列狀配置的存儲器陣列的每一個，也可應用在實施例1至3及其變例中示出的任一存儲器陣列10的結構。此時，根據需要，不將總體數據總線對和局部數據總線對作為數據總線對來配置，而是作為單線的數據線來配置，同時使數據讀出電路53的結構與圖2中示出的數據讀出電路52a相同即可。
再有，在實施例1至4及其變例中，只示出了由基準電壓布線SL供給的讀出基準電壓是接地電壓Vss的情況，但該讀出基準電壓也可以是其它的電壓，例如電源電壓Vcc。此時，在數據讀出電路52a、52b和53中，將數據總線DB下拉到接地電壓Vss等的在各自的圖中示出的電壓的極性反轉即可。
〔實施例5〕在實施例5中，說明應用了適合於高集成化的、使用二極體作為存取元件的結構的存儲單元的情況下的數據讀出的穩定化。
參照圖13，使用二極體的MTJ存儲單元MCDD具備磁隧道結部MTJ和存取二極體DM。存取二極體DM以從磁隧道結部MTJ朝向字線WL的方向為正方向，連接在兩者之間。位線BL被設置在與字線WL交叉的方向上，與磁隧道結部MTJ連接。
對於MTJ存儲單元MCDD的數據寫入是通過在字線WL和位線BL中流過數據寫入電流來進行的。數據寫入電流的方向與使用了存取電晶體的存儲單元的情況相同，根據寫入數據的數據電平來設定。
另一方面，在數據讀出時，與已被選擇的存儲單元對應的字線WL被設定為低電壓(例如，接地電壓Vss)狀態。此時，通過將位線BL預充電到高電壓(例如，電源電壓Vcc)狀態，存取二極體DM被正偏置而導通，在磁隧道結部MTJ中流過讀出電流Is。
另一方面，由於與非選擇的存儲單元對應的字線WL被設定為高電壓狀態，故對應的存取二極體DM被反偏置，維持非導通狀態，不流過讀出電流Is。
這樣，即使在使用了存取二極體的MTJ存儲單元中，也可進行數據讀出和數據寫入。
參照圖14，由半導體主襯底SUB上的n型區NAR和在n型區NAR上被設置的p型區PAR來形成存取二極體DM。
與存取二極體DM的陰極相當的n型區NAR與在金屬布線層M1中形成的字線WL連接。與存取二極體DM的陽極相當的p型區PAR經阻擋金屬140和金屬模150與磁隧道結部MTJ導電性地連接。位線BL被配置在金屬布線層M2中，與磁隧道結部MTJ連接。這樣，通過使用存取二極體來代替存取電晶體，可構成對高集成化有利的MTJ存儲單元。
但是，在數據寫入時，由於在字線WL和位線BL中流過數據寫入電流，故在這些布線中分別發生由數據寫入電流引起的電壓降。產生了這樣的電壓降的結果，由於字線WL和位線BL上的電壓分布，在未成為數據寫入的對象的MTJ存儲單元的一部分中，存在存取二極體DM的PN結導通的可能性。其結果，由於未預期的電流流過MTJ存儲單元，存在進行錯誤的數據寫入的可能性。
其次，示出使用了二極體的MTJ存儲單元的另外的結構例。
參照圖15，使用二極體的MTJ存儲單元MCD與圖13中示出的結構相同，具備磁隧道結部MTJ和存取二極體DM。在MTJ存儲單元MCD中，在分割地配置讀出字線RWL和寫入字線WWL這一點上與圖13中示出的MTJ存儲單元MCDD的結構不同。位線BL被配置在與寫入字線WWL和讀出字線RWL交叉的方向上，與磁隧道結部MTJ導電性地連接。
存取二極體DM以從磁隧道結部MTJ朝向讀出字線RWL的方向為正方向，連接在兩者之間。寫入字線WWL不與其它的布線連接，被設置接近於磁隧道結部MTJ。
在MTJ存儲單元MCD中，在數據寫入時，由於沒有必要使電流流過讀出字線RWL，故將讀出字線RWL的電壓穩定地維持在高電壓狀態(電源電壓Vcc)，使存取二極體DM可靠地反偏置，可維持非導通狀態。因而，與圖13中示出的MTJ存儲單元MCDD相比，可謀求數據寫入工作的穩定。
參照圖16，MTJ存儲單元MCD還具備作為獨立的布線配置的寫入字線WWL這一點上與圖14中示出的MTJ存儲單元MCDD的結構不同。由於其它的部分的結構與圖14相同，故不重複進行詳細的說明。寫入字線WWL例如在與讀出字線RWL為同一的金屬布線層M1中形成。
再有，通過在屬於同一行的MTJ存儲單元MCD間導電性地連接與存取二極體DM的陰極相當的n型區NAR相互間，不特別地設置讀出字線RWL也能實現圖15中示出的存取二極體DM與讀出字線RWL的連接關係。通過這樣來構成，則可兼顧高集成度和工作的穩定。
再有，由於在圖13和圖15中分別示出的存儲單元MCD和MCDD與數據讀出有關的結構是相同的，故以下代表性地說明配置了存儲單元MCD的存儲器陣列10中的數據讀出的穩定化。即，在以下的說明中，可將存儲單元MCD置換為存儲單元MCDD。
此外，在以下的說明中，即使在使用了二極體的存儲單元MCD、MCDD中，也與使用了存取電晶體的存儲單元MC相同，關於與各存儲單元中的磁隧道結部MTJ相當的部分，可利用電阻值隨存儲數據電平而變化的元件來置換。
參照圖17，在存儲器陣列10中，具有圖15中示出的結構的MTJ存儲單元MCD以n行×m列配置成行列狀。在圖17中，省略與數據讀出工作沒有關係的寫入字線WWL的標記。
字線驅動器30具有分別與讀出字線RWL1～RWLn對應地被設置的字驅動器RWD1～RWDn。以下，在總稱字驅動器RWD1～RWDn的情況下，也只標記為字驅動器RWD。
字驅動器RWD1～RWDn分別響應於來自行解碼器20的行解碼信號RD1～RDn，設定讀出字線RWL1～RWLn的電壓電平。
行解碼器20將行解碼信號RD1～RDn中的與已被選擇的存儲單元行對應的1個激活為高電平。
各字驅動器RWD例如由倒相器構成，響應於對應的行解碼信號的激活，將對應的讀出字線RWL與作為讀出基準電壓的接地電壓Vss導電性地結合。響應於此，在存儲單元MCD內存取二極體DM被正偏置而導通，在位線BL與被設定為接地電壓Vss的讀出字線RWL之間導電性地連接的磁隧道結部MTJ中流過讀出電流Is，可進行數據讀出。
利用與圖2同樣地配置的數據讀出電路52a、數據總線DB、列選擇門CSG和列選擇線CSL，根據列選擇結果進行對於位線BL的讀出電流Is的供給。
在實施例5的結構中，與實施例1中的基準電壓布線SL與位線BL之間的關係同樣地配置讀出字線RWL與數據總線DB，使其每單位長度的電阻值為同樣的值。再者，配置字驅動器RWD1～RWDn的區域在夾住存儲器陣列10相反一側(行方向)連接數據總線DB與數據讀出電路52a。
通過作成這樣的結構，與已被選擇的存儲單元列的位置無關，可使讀出電流Is的電流路徑中包含的數據總線DB與讀出字線RWL的電阻值之和大體維持為恆定，可防止讀出電流Is的變動。
由此，在以行列狀配置適合於高集成化的、使用了二極體的存儲單元的存儲器陣列內，也與已被選擇的存儲單元列無關，可將數據讀出容限維持為相同，可實現數據讀出的穩定化。
〔實施例5的變例1〕參照圖18，在實施例5的變例1的結構中，除了圖17中示出的實施例5的結構外，還設置用來供給作為讀出基準電壓的接地電壓Vss的基準電壓布線SL。與實施例1中的基準電壓布線SL與位線BL間的關係同樣地配置基準電壓布線SL，使其與位線BL每單位長度的電阻值為同樣的值。
基準電壓布線SL沿列方向被配置，在夾住存儲器陣列10與位線BL與數據總線DB連接的區域、即配置列選擇門CSG的區域相反的一側(列方向)，與接地電壓Vss結合。
在各字驅動器RWD激活對應的讀出字線RWL的情況下，導電性地連接該讀出字線RWL與基準電壓布線SL。由於其它的部分的結構與圖17相同，故不重複進行詳細的說明。
通過作成這樣的結構，即使在以行列狀配置了使用二極體的存儲單元的存儲器陣列10中，也與已被選擇的存儲單元行的位置無關，可將讀出電流Is的電流路徑中包含的位線BL和基準電壓布線SL的電阻值之和大體維持為恆定，可防止讀出電流Is的變動。
再者，與實施例5相同，通過設計數據總線DB和讀出字線RWL的電阻值，與所選擇的存儲單元的位置無關，可在存儲器陣列內將數據讀出時的工作容限保持為相同，充分地確保MRAM器件整體的工作容限。
〔實施例5的變例2〕在實施例5的變例2中，除了實施例5的變例1的結構外，應用摺疊型的位線結構。
參照圖19，在存儲器陣列10中，存儲單元MCD和虛設存儲單元DMCD與圖7中示出的存儲單元MC和虛設存儲單元DMC相同，伴隨讀出字線組和虛設讀出字線DRWL0及DRWL1而配置。
虛設存儲單元DMCD中的每一個具有與虛設存儲單元DMC同樣的虛設存儲部DMTJ以及在位線BL和/BL的一方與虛設讀出字線DRWL0或DRWL1之間與虛設存儲部DMTJ串聯地連接的存取二極體DDM。
在圖19中，代表性地示出與第j和(j+1)存儲單元行對應的讀出字線RWLj和RWLj+1、與其對應的字驅動器RWDj和RWDj+1。另外，分別與虛設讀出字線DRWL0和DRWL1相對應，配置虛設字驅動器RWDd0和RWDd1。
與圖18中示出的結構相同，這些字驅動器通過與共同的基準電壓布線SL導電性地連接而被激活，供給接地電壓Vss。
將位線BL和構成位線對的互補的位線/BL配置成與位線BL和基準電壓布線SL中的每一條每單位長度的電阻值為同樣的值。通過作成這樣的結構，即使在配置適合於高集成化的存儲單元MCDD的情況下，也可基於摺疊型的位線結構，確保數據讀出工作容限，進一步謀求數據讀出工作的穩定。
此外，由於對於存儲單元MC供給的讀出電流(圖中的Isc)和對虛設存儲單元DMC供給的讀出電流(圖中的Isd)，也與所選擇的存儲單元MC所屬的行和列這兩者無關，可設定為同一電平，故可使互補地工作的數據讀出的容限提高。
再有，雖然省略關於全部的組合的圖示，但在實施例1至4及其變例中，可配置使用了存取二極體的存儲單元MCDD或MCD來代替存儲單元MC。
以上，參照附圖詳細地說明了本發明，但這些說明始終是例示性的，而不是在任何意義上來限定本發明，本發明的要旨和範圍只由後附的權利要求書來限定，包含與權利要求的範圍均等的意義和範圍內的全部的變更。
權利要求
1.一種存儲器，其特徵在於具備具有配置成行列狀的多個存儲單元(MC)的存儲器陣列(10)，多條讀出字線(RWL)，分別與上述存儲單元的行對應地設置，在上述數據讀出時，根據行選擇結果有選擇地被激活；多條位線(BL)，分別與上述存儲單元的列對應地設置；多條基準電壓布線(SL)，沿與上述多條位線相同的方向與上述列對應地配置，用來供給讀出基準電壓(Vss)；以及數據讀出電路(52a、52b、53-a、53-b)，用來在上述數據讀出時將在與上述讀出基準電壓之間形成的電流路徑中流過的數據讀出電流(Is)供給上述多條位線中的根據列選擇結果被選擇的至少1條，上述多個存儲單元中的每一個包含存儲部(MTJ)，其電阻值隨存儲數據的電平而變化；以及存儲單元選擇門(ATR)，在上述多條位線中的對應的1條與上述多條基準電壓布線中的對應的1條之間與上述存儲部串聯地導電性地連接，響應於上述多條讀出字線中的對應的1條的激活而導通，在上述數據讀出時，與選擇列對應的基準電壓布線和與上述選擇列對應的位線中的上述電流路徑中包含的部分的電阻值的總和與上述行選擇結果無關，大體為恆定。
2.如權利要求1中所述的存儲器，其特徵在於各上述基準電壓布線(SL)的一端與上述讀出基準電壓(Vss)結合，各上述位線(BL)在夾住上述存儲器陣列與上述一端相反的一側，從上述數據讀出電路(52a、52b、53-a、53-b)接受上述數據讀出電流(Is)的供給，上述多條位線中的每一條與上述多條基準電壓布線中的每一條的每單位長度的電阻值為相同的值。
3.如權利要求1中所述的存儲器，其特徵在於還具備分別與上述多條位線(BL)對應地設置、各自的每單位長度的電阻值與各上述位線相同的多條互補位線(/BL)，上述存儲器陣列(10)還包含與上述列中的每一列對應地配置的多個虛設存儲單元(DMC)，各上述虛設存儲單元包含虛設存儲部(DMTJ)，具有上述存儲部根據上述存儲數據的電平而具有的第1和第2電阻值的中間的電阻值；以及虛設存儲單元選擇門(DATR)，與上述虛設存儲部串聯地連接並連接在對應的位線和對應的互補位線的一方與上述多條基準電壓布線中的對應的1條之間，根據上述行選擇結果而導通，上述存儲器還具備用來在上述數據讀出時根據上述行選擇結果有選擇地使上述存儲單元選擇門和上述虛設存儲單元選擇門導通的字線驅動電路(30)，與選擇行對應的存儲單元導電性地連接在上述多條位線和上述多條互補位線的各一方與上述多條基準電壓布線中的每一條之間，上述多個虛設單元導電性地連接在上述多條位線和上述多條互補位線的各另一方與上述多條基準電壓布線中的每一條之間，上述數據讀出電路(52b)在上述數據讀出時對與上述列選擇結果對應的1條位線和與上述列選擇結果對應的1條互補位線中的每一條供給上述數據讀出電流(Is)。
4.如權利要求1中所述的存儲器，其特徵在於還具備數據總線(DB)，在與上述存儲器陣列(10)相鄰的區域中沿與上述多條讀出字線(RWL)相同的方向配置；列選擇部(CSG1-CSGm)，用來導電性地連接上述多條位線(BL)中的根據列選擇結果選擇的至少1條與上述數據總線(DB)；以及模擬數據總線(SDB)，在夾住上述存儲器陣列與上述數據總線相反的一側的區域中，沿與上述數據總線相同的方向配置，上述模擬數據總線與上述讀出基準電壓(Vss)和各上述基準電壓布線(SL)導電性地連接，上述數據讀出電路(52a、52b、53-a、53-b)在上述數據讀出時對上述數據總線供給上述數據讀出電流(Is)。
5.如權利要求1中所述的存儲器，其特徵在於上述多條位線(BL)在上述數據讀出之前被預充電到上述讀出基準電壓(Vss)，相鄰的上述存儲單元(MC)共有上述多條基準電壓布線(SL)中的1條。
6.一種存儲器，其特徵在於具備具有配置成行列狀的多個存儲單元(MC)的存儲器陣列(10)，多條讀出字線(RWL)，分別與上述存儲單元的行對應地設置，在上述數據讀出時，根據行選擇結果有選擇地被激活；多條位線(BL)，分別與上述存儲單元的列對應地設置；多條基準電壓布線(SL)，沿與上述多條位線相同的方向與上述列對應地配置，用來供給讀出基準電壓(Vss)；數據總線(DB)，在與上述存儲器陣列相鄰的區域中沿與上述多條讀出字線相同的方向配置；數據讀出電路(52a、52b、53-a、53-b)，用來在上述數據讀出時將在與上述讀出基準電壓之間形成的電流路徑中流過的數據讀出電流(Is)供給上述數據總線；列選擇部(CSG1-CSGm)，用來導電性地連接上述多條位線中的根據列選擇結果選擇的至少1條與上述數據總線；以及模擬數據總線(SDB)，在夾住上述存儲器陣列與上述數據總線相反的一側的區域中，沿與上述數據總線相同的方向配置，上述模擬數據總線與上述讀出基準電壓和各上述基準電壓布線導電性地連接，上述多個存儲單元中的每一個包含存儲部(MTJ)，其電阻值隨存儲數據的電平而變化；以及存儲單元選擇門(ATR)，在上述多條位線中的對應的1條與上述多條基準電壓布線中的對應的1條之間與上述存儲部串聯地導電性地連接，響應於上述多條讀出字線中的對應的1條的激活而導通，在上述數據讀出時，上述數據總線和上述模擬數據總線中的上述電流路徑中包含的部分的電阻值的總和與上述列選擇結果無關，大體為恆定。
7.如權利要求6中所述的存儲器，其特徵在於上述數據總線(DB)的一端與上述數據讀出電路(52a、52b、53-a、52-b)連接並接受上述數據讀出電流(Is)的供給，上述模擬數據總線(SDB)在夾住上述存儲器陣列(10)與上述一端相反的一側，與上述讀出基準電壓(Vss)結合，上述數據總線和上述模擬數據總線的每單位長度的電阻值為相同的值。
8.如權利要求6中所述的存儲器，其特徵在於在上述數據讀出時，與選擇列對應的基準電壓布線(SL)和與上述選擇列對應的位線(BL)中的上述電流路徑中包含的部分的電阻值的總和與上述行選擇結果無關，大體為恆定。
9.如權利要求6中所述的存儲器，其特徵在於上述多條位線(BL)在上述數據讀出之前被預充電到上述讀出基準電壓(Vss)，相鄰的上述存儲單元(MC)共有上述多條基準電壓布線(SL)中的1條。
10.如權利要求6中所述的存儲器，其特徵在於還具備分別與上述多條位線(BL)對應地設置、各自的每單位長度的電阻值與各上述位線相同的多條互補位線(/BL)；以及分別與上述數據總線(DB)對應地設置、每單位長度的電阻值與上述數據總線相同的互補數據總線(/DB)，上述數據讀出電路(52b、53-a、53-b)在上述數據讀出時對上述數據總線和上述模擬數據總線中的每一條供給上述數據讀出電流(Is)，上述存儲器陣列還包含與上述列中的每一列對應地配置的多個虛設存儲單元(DMC)，上述存儲器還包含多條虛設基準電壓布線(SLd)，該多條虛設基準電壓布線(SLd)沿與上述多條基準電壓布線(SL)相同的方向分別與上述列對應地配置，用來對上述多個虛設存儲單元供給上述讀出基準電壓(Vss)，上述列選擇部(CSG1-CSGm)在上述數據讀出時分別導電性地連接在上述數據總線和模擬數據總線與對應於已被選擇的上述列的上述位線和上述互補位線之間，各上述虛設存儲單元包含虛設存儲部(DMTJ)，具有上述存儲部(MTJ)根據上述存儲數據的電平而具有的第1和第2電阻值的中間的電阻值；以及虛設存儲單元選擇門(DATR)，連接在對應的1條位線和對應的1條互補位線的一方與對應的1條基準電壓布線之間，與上述虛設存儲部串聯地連接，根據上述行選擇結果而導通，上述存儲器還具備用來在上述數據讀出時根據上述行選擇結果有選擇地使上述存儲單元選擇門和上述虛設存儲單元選擇門導通的字線驅動電路(30)，與選擇行對應的存儲單元導電性地連接在上述多條位線和上述多條互補位線的各一方與上述多條基準電壓布線中的每一條之間，上述多個虛設單元導電性地連接在上述多條位線和上述多條互補位線的各另一方與上述多條基準電壓布線中的每一條之間，在上述數據讀出時，與選擇列對應的位線和互補位線的一方與上述基準電壓布線中的作為上述電流路徑中包含的部分的電阻值的總和的第1布線電阻以及上述位線和互補位線的另一方與上述虛設基準電壓布線中的作為上述電流路徑中包含的部分的電阻值的總和的第2布線電阻中的每一個與上述行選擇結果無關，大體為恆定。
11.如權利要求6中所述的存儲器，其特徵在於以行列狀配置多個上述存儲器陣列(10-a1、10-a2、10-b1、10-b2，…)，上述多個存儲器陣列沿與上述多條位線(BL)相同的方向分割為多個塊(BLKa、BLKb、…)，與上述多個存儲器陣列中的每一個對應地配置上述多條讀出字線(RWL)、上述多條位線(BL)、上述多條基準電壓布線(SL)、上述數據總線(DB、LDB)、模擬數據總線(SDB、SLDB)和上述列選擇部(CSG)，上述存儲器還具備沿與上述多條位線相同的方向分別與上述多個塊對應地配置的多條總體數據總線(GDB)和總體模擬數據總線(SGDB)，上述數據讀出電路(53-a、53-b)與上述多個塊中的每一個對應地配置，對多條總體數據總線中的對應的1條供給上述數據讀出電流(Is)，上述多條總體數據總線中的每一條與對應於屬於同一個上述塊的上述存儲器陣列的上述數據總線中的每一條導電性地連接，上述多條總體模擬數據總線中的每一條在與上述讀出基準電壓結合的同時、與分別對應於屬於同一個上述塊的至少1個上述存儲器陣列的上述模擬數據總線中的每一條導電性地連接，在上述數據讀出時，上述總體數據總線和上述總體模擬數據總線中的上述電流路徑中包含的部分的電阻值的總和與在上述塊內被選擇的上述存儲器陣列無關，大體為恆定。
12.一種存儲器，其特徵在於具備具有配置成行列狀的多個存儲單元(MCD、MCDD)的存儲器陣列(10)，多條字線(RWL、WL)，分別與上述存儲單元的行對應地設置；多條位線(BL)，分別與上述存儲單元的列對應地設置；多個字驅動器(RWD1-RWDn)，分別與上述多條字線對應地配置，用來在上述數據讀出時根據行選擇結果分別使上述多條讀出字線中的對應的1條與讀出基準電壓(Vss)結合；數據總線(DB)，在與上述存儲器陣列相鄰的區域中沿與上述多條字線相同的方向配置；數據讀出電路(52a、52b、53-a、53-b)，用來在上述數據讀出時將在與上述讀出基準電壓之間形成的電流路徑中流過的數據讀出電流(Is)供給上述數據總線；以及列選擇部(CSG1-CSGm)，用來導電性地連接上述多條位線中的根據列選擇結果選擇的至少1條與上述數據總線，上述多個存儲單元中的每一個包含存儲部(MTJ)，其電阻值隨存儲數據的電平而變化；以及整流元件(DM)，在對應的1條位線與對應的1條讀出字線之間與上述存儲部串聯地導電性地連接，在上述對應的字線與上述讀出基準電壓結合的情況下導通，在上述數據讀出時，與已被選擇的上述行對應的上述讀出字線和上述數據總線中的上述電流路徑中包含的部分的電阻值的總和與上述列選擇結果無關，大體為恆定。
13.如權利要求12中所述的存儲器，其特徵在於上述多個字驅動器(RWD1-RWDn)被配置在與上述存儲器陣列(10)相鄰的區域中，上述數據總線(DB)在夾住上述存儲器陣列與配置上述多個字驅動器的區域相反的一側的區域中，從上述數據讀出電路(52a、52b、53-a、53-b)接受上述數據讀出電流(Is)的供給，上述多條位線(RWL、WL)中的每一條與上述數據總線的每單位長度的電阻值為相同的值。
14.一種存儲器，其特徵在於具備具有配置成行列狀的多個存儲單元(MC)的存儲器陣列(10)，多條字線(RWL、WL)，分別與上述存儲單元的行對應地設置；多條位線(BL)，分別與上述存儲單元的列對應地設置；基準電壓布線(SL)，在與上述存儲器陣列相鄰的區域中沿與上述多條位線相同的方向配置，用來供給讀出基準電壓(Vss)；多個字驅動器(RWD1-RWDn)，分別與上述多條字線對應地配置，用來在上述數據讀出時根據行選擇結果分別使上述多條字線中的對應的1條與上述基準電壓布線導電性地連接；以及數據讀出電路(52a、52b、53-a、53-b)，用來在上述數據讀出時將在與上述讀出基準電壓之間形成的電流路徑中流過的數據讀出電流(Is)供給上述多條位線中的根據列選擇結果被選擇的至少1條，上述多個存儲單元中的每一個包含存儲部(MTJ)，其電阻值隨存儲數據的電平而變化；以及整流元件(DM)，在對應的1條位線與對應的1條字線之間與上述存儲部串聯地導電性地連接，在上述對應的字線與上述讀出基準電壓結合的情況下導通，在上述數據讀出時，與選擇列對應的位線與上述基準電壓布線中的上述電流路徑中包含的部分的電阻值的總和與上述行選擇結果無關，大體為恆定。
15.如權利要求14中所述的存儲器，其特徵在於各上述基準電壓布線(SL)在上述存儲器陣列(10)的一端與上述讀出基準電壓(Vss)結合，與上述選擇列對應的位線(BL)在夾住上述存儲器陣列的與上述一端相反的一側的區域中，從上述數據讀出電路(52a、52b、53-a、53-b)接受上述數據讀出電流(Is)的供給，上述多條位線中的每一條與各上述基準電壓布線的每單位長度的電阻值為相同的值。
全文摘要
分別與配置成行列狀的存儲單元(MC)的行對應地配置讀出字線(RWL),分別與列對應地配置位線(BL)和基準電壓布線(SL)。在從數據讀出電路(52a)至讀出基準電壓(Vss)之間,在經數據總線(DB)、列選擇門(CSG)、位線(BL)、基準電壓布線(SL)形成的、通過所選擇的存儲單元的電流路徑中流過數據讀出電流(Is)。數據讀出電路檢測由數據讀出電流在所選擇的存儲單元中產生的電壓變化,輸出讀出數據(DOUT)。將位線(BL)和基準電壓布線(SL)中的電流路徑中包含的部分的電阻值之和設定成與所選擇的存儲單元所屬的行無關,大體為恆定的值。
文檔編號H01L27/105GK1373479SQ01137288
公開日2002年10月9日 申請日期2001年11月2日 優先權日2001年3月5日
發明者日高秀人 申請人:三菱電機株式會社