一種半導體器件及其製備方法
2023-06-11 12:44:11
一種半導體器件及其製備方法
【專利摘要】本發明涉及一種半導體器件及其製備方法，所述器件包括半導體襯底；位於所述半導體襯底上的第一介電層和第二介電層；高電阻導電材料層，位於所述第一介電層和第二介電層之間的界面處；以及連接至所述高電阻導電材料層的金屬互連結構。本發明中選用TiN電阻替代現有技術中多晶矽電阻，從電阻率以及材料性能上看TiN都是非常好的選擇，本發明通過沉積、光刻、蝕刻等簡單的工藝方法，在半導體器件中引入TiN電阻，很好的解決了現有技術中存在的各種難題。
【專利說明】一種半導體器件及其製備方法
【技術領域】
[0001]本發明涉及半導體製造領域，具體地，本發明涉及一種半導體器件及其製備方法。
【背景技術】
[0002]在將用於保護內部電路不受靜電等幹擾的保護元件提供至半導體器件的情形下，一般是在保護元件和內部電路之間設置用於限制電流的電阻元件，從而防止過電流流至內部電路，電阻元件通常由多晶矽構成的多晶矽電阻(Poly resistor)，或由擴散層構成的擴散電阻(diffus1n resistor),在使用擴散層電阻的情況下,可以與保護的元件集成，以便減少佔用面積。
[0003]在集成電路製造領域，隨著MOS電晶體的不斷縮小，各種因為器件的物理極限所帶來的二級效應不可避免，器件的特徵尺寸按比例縮小變得困難，其中MOS電晶體器件及其電路製造領域容易出現從柵極向襯底的漏電問題。當前工藝的解決方法是採用高K柵極材料和金屬柵的方法。
[0004]隨著高K柵極材料和金屬柵技術的廣泛應用，半導體器件性能得到很大提高，但是由於在高K柵極材料和金屬柵工藝中所用的高K材料由於具有低的電阻係數，不能用來作為電阻，同樣非自對準娃化物擴散(Non-salicide diffus1n)由於具有過高的電阻率(higher resistivity)也不能用來作為擴散電阻。
[0005]在半導體器件的製備工藝中，特別是在器件尺寸不斷縮小的工藝節點中，上述問題成為亟需解決的難題。
【發明內容】
[0006]在
【發明內容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發明的
【發明內容】
部分並不意味著要試圖限定出所要求保護的技術方案的關鍵特徵和必要技術特徵，更不意味著試圖確定所要求保護的技術方案的保護範圍。
[0007]本發明為了克服目前存在問題，提供了一種半導體器件，包括:
[0008]半導體襯底；
[0009]位於所述半導體襯底上的第一介電層和第二介電層；
[0010]高電阻導電材料層，位於所述第一介電層和第二介電層之間的界面處；
[0011 ] 以及連接至所述高電阻導電材料層的金屬互連結構。
[0012]作為優選，所述高電阻導電材料層的表面電阻為200-1000mohm/sq。
[0013]作為優選，所述高電阻導電材料層為TiN或TaN。
[0014]作為優選，所述金屬互連結構包括位於所述第一介電層中的第一金屬通孔VO以及位於所述第二介電層中的第二金屬溝槽Ml。
[0015]作為優選，所述金屬互連結構包括位於所述第二介電層中的第一金屬溝槽MO。
[0016]作為優選，所述金屬互連結構通過第一金屬溝槽MO和接觸孔CCT將所述高電阻導電材料層與所述半導體襯底中的有源區相連。
[0017]作為優選，所述第一金屬溝槽MO位於部分所述高電阻導電材料層上。
[0018]作為優選，所述第二金屬溝槽Ml位於部分所述高電阻導電材料層上。
[0019]作為優選，還包括位於所述第一介電層中的金屬柵極。
[0020]作為優選，所述器件還包括位於所述金屬柵極頂部的TiN覆蓋層，所述TiN覆蓋層與所述TiN電阻在同一工序中形成。
[0021]本發明還提供了一種半導體器件的製備方法，包括:
[0022]提供半導體襯底；
[0023]在所述半導體襯底上沉積第一介電層；
[0024]在所述第一介電層上形成高電阻導電材料層；
[0025]在所述第一介電層以及所述高電阻導電材料層上沉積第二介電層；
[0026]形成與所述高電阻導電材料層電連接的金屬互連結構。
[0027]作為優選，所述高電阻導電材料層的表面電阻為200-1000mohm/sq。
[0028]作為優選，所述高電阻導電材料層為TIN或TaN。
[0029]作為優選，所述方法還包括在所述半導體襯底上形成第一金屬溝槽MO和接觸孔CCT的步驟，所述金屬互連結構通過第一金屬溝槽MO和接觸孔CCT將所述高電阻導電材料層與所述半導體襯底中的有源區相連。
[0030]作為優選，形成所述高電阻導電材料層的方法為:
[0031]在所述半導體襯底上形成蝕刻停止層；
[0032]在所述蝕刻停止層上沉積所述第一介電層；
[0033]在所述第一介電層上沉積高電阻導電材料；
[0034]圖案化所述TiN材料層，以去除部分所述高電阻導電材料，形成所述高電阻導電材料層。
[0035]作為優選，圖案化所述高電阻導電材料的方法為:
[0036]在所述高電阻導電材料上形成掩膜層，所述掩膜層為光刻膠或者光刻膠和犧牲材料層、底部抗反射層的組合；
[0037]圖案化所述掩膜層；
[0038]以所述掩膜層為掩膜蝕刻所述高電阻導電材料；
[0039]去除所述掩膜層。
[0040]作為優選，形成所述金屬互連結構的方法包括以下步驟:
[0041]在所述第二介電層上沉積保護層、記憶層以及硬掩膜層；
[0042]圖案化所述蝕刻停止層、所述第一介電層、所述第二介電層，在所述第一介電層中形成通孔，以露出所述第一金屬溝槽MO，在所述第二介電層中形成溝槽，以露出部分所述高電阻導電材料層；
[0043]選用導電材料填充所述通孔和所述溝槽，分別形成第一金屬通孔VO和第二金屬溝槽M1，以形成電連接；
[0044]去除所述保護層、記憶層以及硬掩膜層。
[0045]作為優選，所述蝕刻停止層為含碳的氮化矽材料層或者SiN層；
[0046]所述第一介電層為氧化物層或低K材料層；
[0047]所述第二介電層為低K材料層；
[0048]所述保護層為氧化物層；
[0049]所述記憶層為TiN層；
[0050]所述犧牲材料層為氧化物層。
[0051]作為優選，所述方法包括:
[0052]在所述第一介電層中形成金屬柵極結構；
[0053]在所述第一介電層上沉積高電阻導電材料和犧牲材料層；
[0054]圖案化所述高電阻導電材料和所述犧牲材料層，在所述金屬柵極結構上形成高電阻導電材料覆蓋層，同時形成高電阻導電材料層；
[0055]沉積所述第二介電層，並在所述第二介電層中形成第一金屬溝槽MO，其中所述第一金屬溝槽MO位於部分所述高電阻導電材料層上。
[0056]作為優選，形成所述金屬互連結構的方法為:
[0057]在所述第二介電層上沉積硬掩膜層、第二犧牲材料層；
[0058]圖案化所述第二犧牲材料層和所述硬掩膜層；
[0059]以所述硬掩膜層為掩膜蝕刻所述第二介電層，以在所述第二介電層中形成溝槽，露出部分所述高電阻導電材料層；
[0060]選用導電材料填充所述溝槽，以形成所述第一金屬溝槽MO。
[0061]作為優選，所述硬掩膜層為TiN材料層。
[0062]作為優選，所述方法還包括以下步驟:
[0063]在所述金屬柵極結構兩側形成應力層；
[0064]在形成金屬互連結構的工藝中在所述應力層上形成電連接，包括以下子步驟:
[0065]在所述第二介電層上沉積硬掩膜層、第二犧牲材料層；
[0066]圖案化所述硬掩膜層，以在所述硬掩膜層中形成接觸孔，所述接觸孔位於所述應力層上方；
[0067]圖案化所述硬掩膜層，以在所述硬掩膜層中形成溝槽，所述溝槽位於所述金屬柵極結構上方；
[0068]以所述硬掩膜層蝕刻所述第二介電層，以在所述第二介電層中形成接觸孔和溝槽，露出所述應力層和所述金屬柵極結構；
[0069]沉積導電材料，填充所述接觸孔和溝槽，以形成接觸孔CCT和所述電連接。
[0070]作為優選，在形成所述接觸孔CCT之前還包括在所述應力層上形成自對準矽化物的步驟。
[0071]本發明中選用TiN電阻替代現有技術中多晶矽電阻，從電阻率以及材料性能上看TiN都是非常好的選擇，本發明通過沉積、光刻、蝕刻等簡單的工藝方法，在半導體器件中引入TiN電阻，很好的解決了現有技術中存在的各種難題。
【專利附圖】
【附圖說明】
[0072]本發明的下列附圖在此作為本發明的一部分用於理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的裝置及原理。在附圖中，
[0073]圖la-h為本發明第一種實施方式製備所述半導體器件的剖面示意圖；
[0074]圖2a_d為本發明第二種實施方式製備所述半導體器件的剖面示意圖；
[0075]圖3a_m為本發明第三種實施方式製備所述半導體器件的剖面示意圖；
[0076]圖4為本發明一實施例中製備所述半導體器件的工藝流程圖。
【具體實施方式】
[0077]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對於本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對於本領域公知的一些技術特徵未進行描述。
[0078]為了徹底理解本發明，將在下列的描述中提出詳細的描述，以說明本發明所述監控探針標記大小的方法。顯然，本發明的施行並不限於半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0079]應予以注意的是，這裡所使用的術語僅是為了描述具體實施例，而非意圖限制根據本發明的示例性實施例。如在這裡所使用的，除非上下文另外明確指出，否則單數形式也意圖包括複數形式。此外，還應當理解的是，當在本說明書中使用術語「包含」和/或「包括」時，其指明存在所述特徵、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特徵、整體、步驟、操作、元件、組件和/或它們的組合。
[0080]現在，將參照附圖更詳細地描述根據本發明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，並且不應當被解釋為只限於這裡所闡述的實施例。應當理解的是，提供這些實施例是為了使得本發明的公開徹底且完整，並且將這些示例性實施例的構思充分傳達給本領域普通技術人員。
[0081]本發明提供了一種半導體器件，包括:
[0082]半導體襯底；
[0083]位於所述半導體襯底上的第一介電層和第二介電層；
[0084]高電阻導電材料層，位於所述第一介電層和第二介電層之間的界面處；
[0085]以及連接至所述高電阻導電材料層的金屬互連結構。
[0086]其中，所述高電阻導電材料層的表面電阻為200-1000mohm/sq，具體地所述高電阻導電材料層為TiN或TaN。
[0087]在本發明中下面的實施例中所述高電阻導電材料層均以TiN為例進行說明，但需要說明的是並不局限於所述TiN材料，表面電阻為200-1000mohm/sq的高電阻導電材料層均可以用於本發明。
[0088]作為優選，所述金屬互連結構包括位於所述第一介電層中的第一金屬通孔VO以及位於所述第二介電層中的第二金屬溝槽M1，所述第二金屬溝槽Ml位於部分所述TiN電阻上，所述金屬互連結構通過第一金屬溝槽MO和接觸孔CCT將所述TiN電阻與所述半導體襯底中的有源區相連。
[0089]或者所述金屬互連結構包括位於所述第二介電層中的第一金屬溝槽MO，所述第一金屬溝槽MO位於部分所述TiN電阻上，所述器件還包括位於所述金屬柵極頂部的TiN覆蓋層，所述TiN覆蓋層與所述TiN電阻在同一工序中形成。
[0090]下面對本發明的一【具體實施方式】中的處理方法做進一步的說明:
[0091]首先參照圖1a-1h對本發明的第一種實施方式進行詳細的說明:
[0092]首先，如圖1a所示，首先提供半導體襯底，在所述半導體襯底上形成金屬柵極結構，並且在所述金屬柵極結構上形成電連接；
[0093]下面對該過程作進一步說明，在本發明的一【具體實施方式】中，首先提供提供半導體襯底，所述半導體襯底可以是以下所提到的材料中的至少一種:矽、絕緣體上矽(SOI)、絕緣體上層疊矽(SSOI )、絕緣體上層疊鍺化矽(S-SiGeOI )、絕緣體上鍺化矽(SiGeOI)以及絕緣體上鍺(GeOI)等。
[0094]在所述半導體襯底中可以形成有摻雜區域和/或隔離結構，所述隔離結構為淺溝槽隔離(STI)結構或者局部氧化矽(LOCOS)隔離結構。
[0095]在所述半導體襯底上形成金屬柵極結構，所述金屬柵極的形成方法可以為先柵工藝(gate first)或者後柵工藝(gate last)並不局限於某一方法,在本發明的一實施例中為了提高器件的性能選用後柵工藝製備所述金屬柵極結構，但是並不僅僅局限於該方法，具體地:
[0096]在所述半導體襯底上形成虛擬柵極，首先在所述半導體襯底上形成柵極氧化物層，作為優選，所述氧化物層為S12層，所述S12層通過快速熱氧化工藝(RTO)來形成，其厚度為8-50埃，但並不局限於該厚度。
[0097]然後在所述柵極氧化物層上沉積柵極材料層，所述柵極材料包含但不限於矽、多晶矽、摻雜的多晶矽和多晶矽-鍺合金材料(即，具有從每立方釐米大約IXlO18到大約I X 122個摻雜原子的摻雜濃度)以及多晶矽金屬矽化物(polycide)材料(摻雜的多晶矽/金屬娃化物疊層材料)。
[0098]類似地，也可以採用數種方法的任何一個形成前述材料。非限制性實例包括自對準金屬矽化物方法。通常，所述柵極材料包括具有厚度從大約50埃到大約2000埃的摻雜的多晶矽材料。
[0099]所述多晶矽柵極材料的形成方法可選用低壓化學氣相澱積(LPCVD)工藝。形成所述多晶矽層的工藝條件包括:反應氣體為矽烷(SiH4)，所述矽烷的流量範圍可為100?200立方釐米/分鐘(sccm)，如150sccm ;反應腔內溫度範圍可為700?750攝氏度；反應腔內壓力可為250?350mTorr，如300mTorr ;所述反應氣體中還可包括緩衝氣體，所述緩衝氣體可為氦氣(He)或氮氣,所述氦氣和氮氣的流量範圍可為5?20升/分鐘(slm)，如8slm、1slm 或 15slm。
[0100]然後對所述柵極材料層進行蝕刻，以得到虛擬柵極，具體地，在本發明的實施例中，首先在所述柵極材料層上形成圖案化的光刻膠層，所述光刻膠層定義了所述虛擬柵極的形狀以及關鍵尺寸的大小，以所述光刻膠層為掩膜蝕刻所述柵極材料層以及柵極氧化物層，形成虛擬柵極，然後去除所述光刻膠層，所述光刻膠層的去除方法可以選用氧化灰化法，還可以選用本領域中常用的其他方法，在此不再贅述。
[0101]在所述虛擬柵極上形成偏移側壁，具體地，在所述襯底上共形沉積(conformaldeposit1n)偏移側壁的材料層，以在所述虛擬柵極上形成厚度相同或大致相同的覆蓋層，在蝕刻去除襯底以及虛擬柵極水平面上的偏移側壁的材料層後，形成偏移側壁，偏移側壁選用氧化物，優選氧化矽，所述氧化物通過原子層沉積(ALD)的方法形成。
[0102]在形成所述偏移側壁之後，執行LDD注入的步驟，所述形成LDD的方法可以是離子注入工藝或擴散工藝。所述LDD注入的離子類型根據將要形成的半導體器件的電性決定，即形成的器件為NMOS器件，則LDD注入工藝中摻入的雜質離子為磷、砷、銻、鉍中的一種或組合；若形成的器件為PMOS器件，則注入的雜質離子為硼。根據所需的雜質離子的濃度，離子注入工藝可以一步或多步完成。
[0103]然後在所述柵極兩側源漏區生長應力層，在CMOS電晶體中，通常在NMOS電晶體上形成具有拉應力的應力層，在PMOS電晶體上形成具有壓應力的應力層，CMOS器件的性能可以通過將所述拉應力作用於NM0S，壓應力作用於PMOS來提高。現有技術中在NMOS電晶體中通常選用SiC作為拉應力層，在PMOS電晶體中通常選用SiGe作為壓應力層。
[0104]作為優選，生長所述SiC作為拉應力層時，可以在所述襯底上外延生長，在離子注入後形成抬升源漏，在形成所述SiGe層時，通常在所述襯底中形成凹槽，然後在所述凹槽中沉積形成SiGe層。更優選，在所述襯底中形成「Σ」形凹槽。
[0105]然後在所述虛擬柵極上形成間隙壁，所述柵極間隙壁可以為Si02、SiN、Si0CN中一種或者它們組合構成。作為本實施例的一個優化實施方式，所述柵極間隙壁為氧化矽、氮化矽共同組成，具體工藝為:在半導體襯底上形成氧化矽層、氮化矽層，然後採用蝕刻方法形成柵極間隙壁。所述柵極間隙壁的厚度為5-50nm。
[0106]在所述半導體襯底上沉積接觸孔蝕刻停止層(CESL)，所述接觸孔蝕刻停止層(CESL)可包含SiCN、SiN、SiC、S1F、S1N中的一種或者多種，在本發明的一實施例中，優選在所述襯底上形成一層SiN，然後在所述SiN上繼續沉積一層SiC，以形成所述接觸孔蝕刻停止層，其中所述接觸孔蝕刻停止層並不局限於上述一種組合。
[0107]去除所述虛擬柵極，在本發明中選用幹法蝕刻或者溼法蝕刻以去除所述虛擬柵極，在形成所述凹槽之後還包括在凹槽中沉積高K介電層、金屬柵極等步驟。
[0108]具體地，在所述凹槽中形成柵極介電層，優選高K介電層來形成所述柵極介電層，例如用在HfO2中引入S1、Al、N、La、Ta等元素並優化各元素的比率來得到的高K材料等。
[0109]形成所述高K介電層的方法可以是物理氣相沉積工藝或原子層沉積工藝。在本發明的實施例中，在凹槽中形成HfAlON柵極介電層，其厚度為15到60埃。
[0110]最後形成金屬柵極，所述金屬柵極通過沉積多個薄膜堆棧形成，所述薄膜包括功函數金屬層，阻擋層和導電層。所述阻擋層包括TaN、TiN, TaC、TaSiN、WN、TiAl、TiAlN或上述的組合。所述沉積阻擋層方法非限制性實例包括化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(LTCVD)、等離子體化學氣相沉積(PECVD)。
[0111]然後在所述金屬柵極結構以及應力層SiGe層上形成電連接，具體地，在所述金屬柵極結構上形成第一金屬層MO，在所述應力層SiGe層上形成接觸孔CCT，以形成電連接，所述第一金屬層MO和所述接觸孔CCT的形成方法為:在所述金屬柵極結構上依次沉積第一層間介電層、停止層和第二層間介電層，然後圖案化所述介電層，在所述第一層間介電層中形成接觸孔，圖案化所述第二層間介電層，形成溝槽，通過兩次圖案化以形成溝槽和接觸孔，然後選用導電材料填充所述溝槽和接觸孔，在所述金屬柵極結構上形成第一金屬層MO，在所述SiGe層上形成接觸孔CCT。
[0112]其中，導電材料可通過低壓化學氣相沉積(LPCVD)、等離子體輔助化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)及原子層沉積(ALD)或其它先進的沉積技術形成。較佳地，導電材料為鎢材料。在另一實施例中，導電材料可為鈷(Co)、鑰(Mo)、氮化鈦(TiN)以及含有鎢的導電材料或其組合。
[0113]作為優選，在一具體實施例中，為了降低接觸電阻，在填充所述導電材料之前還進一步包含形成自對準矽化物形成工藝(salicide)，具體地，在半導體襯底表面濺鍍金屬層，例如鎳金屬層，然後進行快速升溫退火(RTA)工藝，使金屬層與柵極以及源極/漏極區域接觸的部分反應成矽化金屬層，完成自行對準金屬矽化物工藝(salicide)。
[0114]金屬娃化層(silicide)區域的形成，首先沉積金屬層,其可包含鎳(nickel)、鈷(cobalt)及鉬(platinum)或其組合的材料。接著加熱襯底，造成金屬層與其下的娃層發生矽化作用，金屬矽化層區域因而形成。接著使用可侵蝕金屬層，但不致侵蝕金屬矽化層區域的蝕刻劑，以將未反應的金屬層除去。
[0115]在形成第一金屬層MO之後執行一平坦化步驟，可以使用半導體製造領域中常規的平坦化方法來實現表面的平坦化。該平坦化方法的非限制性實例包括機械平坦化方法和化學機械拋光平坦化方法。化學機械拋光平坦化方法更常用。
[0116]參照圖1b，在所述半導體襯底上沉積蝕刻停止層101、第一介電層102以及TiN材料層103 ；
[0117]具體地，在本發明的一【具體實施方式】中，首先在所述半導體襯底上沉積接觸孔蝕刻停止層(CESL)，所述接觸孔蝕刻停止層(CESL)可包含SiCN、SiN、SiC、S1F、S1N、NDC中的一種或者多種，其厚度為100-300埃，在本發明的一實施例中，優選在所述襯底上形成一層SiN，其厚度為220埃，以形成所述接觸孔蝕刻停止層，其中所述接觸孔蝕刻停止層僅僅為示例性的。
[0118]接著在所述蝕刻停止層101沉積第一介電層102，所述第一介電層102為可為氧化矽層，包括利用熱化學氣相沉積(thermal CVD)製造工藝或高密度等離子體(HDP)製造工藝形成的有摻雜或未摻雜的氧化矽的材料層，例如未經摻雜的矽玻璃(USG)、磷矽玻璃(PSG)或硼磷矽玻璃(BPSG)。此外，第一介電層102還可以為低K或者超低K介質材料。所述第一介電層102的厚度為300-500埃，優選為380-420埃。
[0119]然後在所述第一介電層102上沉積TiN材料層103，其中，所述TiN材料層103。
[0120]參照圖lc，在所述TiN材料層103上形成圖案化的掩膜層104，其中所述圖案化的掩膜層104定義了所述TiN電阻的大小以及位置，在本發明中所述圖案化的掩膜層為光刻膠層，優選為DU0248材料層，具體地，在所述TiN材料層103上形成DU0248材料層，然後進行光刻，形成圖案化的掩膜層104。
[0121]參照圖ld，圖案化TiN材料層103，具體地，以所述圖案化的掩膜層104為掩膜蝕刻所述TiN材料層103，停止於所述第一介電層102上，以在所述第一介電層102上形成TiN電阻的圖案。
[0122]在一【具體實施方式】中選用溼法蝕刻所述TiN材料層103，在本發明中為了提高所述TiN材料層103和所述第一介電層102的蝕刻選擇比，選用NH4OH = H2O2 = H2O=1:1-2:3-8的蝕刻液蝕刻所述TiN材料層103，在去除部分所示TiN材料層103時不會蝕刻第一介電層102，作為優選，選擇NH4OH = H2O2 = H2O=1:1:5的蝕刻液進行蝕刻，進一步提高蝕刻選擇比，提高蝕刻效果。
[0123]參照圖le，去除所述圖案化的掩膜層104，在本發明中選用灰化法去除所述圖案化掩膜層104，但是並不局限於該示例，本領域技術人員可以選擇常用的方法實現所述目的，在此不再贅述。
[0124]參照圖1f，沉積第二介電層105、保護層106、記憶層107和硬掩膜層108，具體地，在所述半導體襯底上沉積第二介電層105，以覆蓋所述TiN電阻，其中所述第二介電層105為低K或者超低K材料層，其厚度為1000-2000埃，所述第二介電層105的製備方法有以下兩種:一種是等離子體化學氣相沉積法(CVD)，另一種是旋轉塗敷法(Spin-OnDeposit1n, S0D)。在本發明中優選旋轉塗敷(SOD)方法,旋轉塗敷(SOD)方法製備的納米多孔薄膜具有結構可控、穩定性好等優點，而且具有耐壓高，同矽有好的粘附性和好的間隙填充能力，與半導體集成電路晶片工藝的相容性較好。
[0125]作為進一步的優選，在形成所述多孔低K材料後，還可以進一步對所述多孔低K材料進行適當的等離子體處理，所述等離子體處理不僅可以起到清洗的作用，而且可以在所述材料的表面產生許多懸掛鍵而提高其化學活性，而且等離子體表面處理可以使製備的低k薄膜表面的開口孔閉合，降低吸水性，防止銅散射和外界的汙染。
[0126]在所述第二介電層105上繼續沉積保護層106，所述保護層為氧化物層，以保護位於下方的TiN電阻在蝕刻過程中不受到損壞，在本發明中有優選S12材料層，其厚度為100-300埃，其形成方法可以選用本領域常用方法，在此不再贅述。
[0127]在所述保護層106上沉積記憶層107，所述記憶層107優選為TiN層，其厚度為200-500埃，在所述記憶層107上沉積硬掩膜層108，所述硬掩膜層108優選為氧化物層，其厚度為50-500埃，在本發明的一具體地實施方式中優選S12材料層作為硬掩膜層，其沉積方法可以為化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(LTCVD)、等離子體化學氣相沉積(PECVD)中的一種。
[0128]參照圖lg，形成金屬互連結構，所述金屬互連結構包括第二金屬層Ml和第一金屬通孔V0，所述金屬互聯結構通過第一金屬層MO和接觸孔CCT將所述TiN電阻與器件中的有源區形成連接；
[0129]具體地，首先在所述硬掩膜層108上沉積第一圖案化掩膜層(圖中未示出)，以所述第一圖案化掩膜層為掩膜蝕刻所述硬掩膜層108，以打開所述硬掩膜層108，在所述硬掩膜層108中形成溝槽，所述蝕刻過程選用幹法蝕刻或者溼法蝕刻，在一【具體實施方式】中，所述溼法蝕刻選用氫氟酸及氟化銨(HF/NH4F)所形成之緩衝溶液來蝕刻二氧化矽的硬掩膜層，或者選用CF4或者CHF3的蝕刻氣體蝕刻所述硬掩膜層108,上述示例僅僅為示意性的,並不局限於所述方法。
[0130]在所述硬掩膜層108中形成溝槽之後，去除所述第一圖案化掩膜層，在所述硬掩膜層108上沉積第二圖案化掩膜層，以所述第二圖案化掩膜層為掩膜進行蝕刻，蝕刻至所述蝕刻停止層101，以打開所述蝕刻停止層101，形成通孔，露出所述第一金屬層MO，在該蝕刻過程中可以選用幹法蝕刻或者溼法蝕刻，本領域技術人員可以選用雙鑲嵌工藝中常用的蝕刻方法。
[0131]接著去除所述第二圖案化掩膜層，具體地，可以通過灰化方法去除，然後以所述硬掩膜層108為掩膜蝕刻所述第二介電層105、保護層106、記憶層107，以形成溝槽，同時露出部分所述TiN電阻，在該過程中所述蝕刻方法選擇第二介電層105、保護層106、記憶層107與所述TiN電阻具有高選擇蝕刻比的方法進行蝕刻，以保證在該蝕刻過程中所述TiN電阻不受到損壞，在本發明的一具體地實施方式中選用溼法蝕刻，所述溼法蝕刻選用氫氟酸及氟化銨(HF/NH4F)所形成之緩衝溶液來蝕刻所述第二介電層105、保護層106、記憶層107，在形成所述溝槽之後去除所述硬掩膜層108，可以選用機械平坦化的方法去除。
[0132]參照圖lh，在所述溝槽或通孔中填充導電材料，以形成第二金屬層Ml和第一金屬通孔V0，實現電連接，並進行平坦化，具體地，在本發明中所述導電材料可通過低壓化學氣相沉積(LPCVD)、等離子體輔助化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)及原子層沉積(ALD)或其它先進的沉積技術形成。較佳地，導電材料為鎢材料。在另一實施例中，導電材料可為鈷(Co)、鑰(Mo)、氮化鈦(TiN)以及含有鎢的導電材料或其組合。
[0133]可以使用半導體製造領域中常規的平坦化方法來實現表面的平坦化。該平坦化方法的非限制性實例包括機械平坦化方法和化學機械拋光平坦化方法。化學機械拋光平坦化方法更常用。
[0134]填充導電材料後形成第一金屬通孔VO和第二金屬層Ml,通過第一金屬通孔VO和第二金屬層Ml與所述金屬柵極結構形成電連接，所述TiN電阻通過第二金屬層Ml和半導體器件中的有源區相連。
[0135]下面結合2a_2c對本發明的第二種實施方式作進一步的說明，首先提供半導體襯底，在所述半導體襯底上形成金屬柵極結構以及應力層SiGe層，並在所述金屬柵極結構以及應力層SiGe層上形成電連接，然後沉積蝕刻停止層101、第一介電層102和TiN材料層103，得到圖1b所示圖形，所述形成方法可以參照第一種實施方式中的形成方法或者本領域常用的其他方法，參照圖2a在所述TiN材料層103上沉積犧牲材料層109，所述犧牲材料層109作為犧牲氧化物層可以選用本領域常用的氧化物，然後在所述犧牲材料層109上沉積底部抗反射層110 (BARC)和光刻膠層104 ,，如圖2b_c所示，其中所述光刻膠層104 '選用常規的光刻膠層，並進行圖案化，然後以所述光刻膠層104 '為掩膜蝕刻打開所述底部抗反射層110和犧牲材料層109，然後以所述底部抗反射層110和犧牲材料層109為掩膜蝕刻所述TiN材料層103，如圖2d所示，停止於所述第一介電層102上，在所述第一介電層102上形成TiN電阻，最後去除所述底部抗反射層110 (BARC)、光刻膠層104 '以及犧牲材料層109，得到如圖1e所示的圖案，其後面的工藝步驟可以選用第一種實施方式中的方法，但並不局限與所述方法。
[0136]下面結合圖3a_m對本發明的第三種實施方式做進一步的說明:
[0137]參照圖3a，首先提供半導體襯底，在所述半導體襯底上形成第一介電層和位於所述第一介電層中的金屬柵極結構以及應力層SiGe層，得到如圖3a所示結構，其中所述金屬柵極結構以及應力層SiGe層的形成方法可以參照第一種實施方式中的形成方法，本領域技術人員還可以選用本領域中常用的形成方法並不局限於某一種。
[0138]參照圖3b，沉積TiN材料層103、犧牲材料層109，在本發明的一具體實施例中所述犧牲材料層109優選為氧化物，例如二氧化矽，但並不局限於二氧化矽，接著在所述犧牲材料層109上形成掩膜層，例如首先在所述犧牲材料層109上形成底部抗反射層(BARC) 110和光刻膠層104 '，然後圖案化所述光刻膠層104 '。
[0139]參照圖3c，圖案化所述TiN材料層103、犧牲材料層109，以在所述金屬柵極結構上形成TiN覆蓋層，同時在所述第一介電層上形成TiN電阻，具體地，以所述光刻膠層為掩膜蝕刻打開所述犧牲材料層109和底部抗反射層(BARC) 110，然後以所述犧牲材料層109和底部抗反射層(BARC)IlO為掩膜蝕刻所述TiN材料層103，保留所述金屬柵極結構上的TiN材料層103，用於形成TiN覆蓋層，同時保留位於金屬柵極結構一側的部分TiN材料層103，用於形成TiN電阻，然後灰化去除所述底部抗反射層(BARC)IlO和光刻膠層104 '，所述灰化去除方法選用本領域常用方法，在此不再贅述。
[0140]所述TiN電阻和所述TiN覆蓋層在同一工序中形成，通過一步蝕刻實現(all-1n-one etch),其中所述TiN覆蓋層中犧牲材料層作為保護層,保護位於下方的金屬柵極結構不受損壞，另外還可以作為金屬柵極結構的保護層，在自對準矽化物時，防止所述金屬層和所述金屬柵極結構反應，此外，所述TiN覆蓋層的並不會引起電阻的增加，因此所述TiN覆蓋層可以提高器件的性能，同時簡化工藝。
[0141]參照圖3d，沉積第二介電層105，以覆蓋所述TiN覆蓋層以及TiN電阻，然後進行平坦化，所述第二介電層105的材料、厚度以及形成方法均可參照第一種實施方式。作為優選，其中所述第二介電層105為氧化物，其厚度為1000-2000埃。
[0142]參照圖3e，沉積硬掩膜層114、第二犧牲材料層109 '和掩膜疊層，其中所述掩膜疊層包括依次沉積的ODLl 15以及含矽底部抗反射層(SiARC)116和光刻膠層104 ,，然後圖案化所述光刻膠，其中在所述TiN覆蓋層以及TiN電阻上形成關鍵尺寸大於所述TiN覆蓋層以及TiN電阻的圖形，然後以所述光刻膠104 '為掩膜蝕刻所述打開所述含矽底部抗反射層(SiARC)116、0DL115和第二犧牲材料層109 '，然後以所述含矽底部抗反射層(SiARC)116、0DL115和第二犧牲材料層109 '為掩膜蝕刻所述硬掩膜層114。
[0143]作為優選，在本發明中所述硬掩膜層114選用TiN材料，其厚度為300-500埃。
[0144]參照圖3f，去除所述0DL115以及含矽底部抗反射層(SiARC) 116和光刻膠層104 '，去除方法可以選用本領域常用方法，並不局限於某一中方法，在此不再贅述。
[0145]參照圖3g，在所述半導體襯底上形成掩膜疊層，所述掩膜疊層包括依次沉積的0DL、含矽底部抗反射層(SiARC)和光刻膠層，圖案化所述光刻膠層，在光刻膠層中形成溝槽，所述溝槽位於所述金屬柵極結構以及TiN電阻上方，所述金屬柵極結構上溝槽的關鍵尺寸和金屬柵極結構的一樣，而所述TiN電阻上方的溝槽一端與所述TiN電阻平齊，其關鍵尺寸小於所述TiN電阻，如圖3g所示。
[0146]參照圖3h，以所述光刻膠層為掩膜蝕刻打開所述0DL、含矽底部抗反射層(SiARC)和第二犧牲材料層109 '，然後以所述含矽底部抗反射層(SiARC)和第二犧牲材料層109 '為掩膜蝕刻所述硬掩膜層114 (TiN硬掩膜層)，然後灰化去除所述0DL、含矽底部抗反射層(SiARC)和光刻膠層。
[0147]參照圖3i，沉積0DL、含矽底部抗反射層(SiARC)和光刻膠層，圖案化所述光刻膠層，形成溝槽，所述溝槽位於所述應力層SiGe層的上方，其數目和關鍵尺寸和所述應力層SiGe層相對應。
[0148]參照圖3j，以所述光刻膠層為掩膜蝕刻所述含矽底部抗反射層(SiARC)，打開所述含矽底部抗反射層(SiARC)，以所述光刻膠層和含矽底部抗反射層(SiARC)為掩膜蝕刻所述0DL，形成接觸孔區域，以所述含矽底部抗反射層(SiARC)和所述ODL為掩膜蝕刻第二介電層105至預期的深度然後去除所述光刻膠、含矽底部抗反射層(SiARC)，去除方法優選為灰化法。
[0149]參照圖3k，去除所述0DL，以露出所述硬掩膜層114(TiN硬掩膜層)，然後以所述硬掩膜層114 (TiN硬掩膜層)為掩膜蝕刻形成溝槽和通孔，露出所述金屬柵極結構上的TiN覆蓋層和應力層SiGe層，同時露出部分所述TiN電阻，如圖31所示。
[0150] 參照圖3m，選用導電材料填充所述溝槽和通孔，以形成第一金屬層MO和接觸孔CCT,形成電連接，具體地，在本發明中優先選用金屬W作為導電材料，在填充完金屬W後還進一步執行平坦化步驟。
[0151 ] 作為優選，在形成所述接觸孔CCT之前，為了降低接觸電阻，還進一步包括形成自對準對矽化物的步驟，所述自對準矽化物的形成方法為:於半導體襯底表面濺鍍金屬層，例如鎳金屬層，然後進行快速升溫退火(RTA)工藝，使金屬層與柵極以及源極/漏極區域接觸的部分反應成娃化金屬層，完成自行對準金屬娃化物工藝(salicide)。
[0152]金屬娃化層(silicide)區域的形成。首先沉積金屬層，其可包含鎳(nickel)、鈷(cobalt)及鉬(platinum)或其組合的材料。接著加熱襯底，造成金屬層與其下的娃層發生矽化作用，金屬矽化層區域因而形成。接著使用可侵蝕金屬層，但不致侵蝕金屬矽化層區域的蝕刻劑，以將未反應的金屬層除去。
[0153]作為進一步的優選，所述金屬層為NiPt金屬層。
[0154]在形成所述第一金屬層和所述接觸孔CCT之後還進一步包括在所述第一金屬層上形成通孔和第二金屬層的步驟，以形成雙鑲嵌的結構，形成所述第二金屬層和通孔的方法可以選用本領域常用的方法，在此不再贅述。
[0155]圖4為本發明一實施例中製備所述半導體器件的工藝流程圖，具體地包括以下步驟:
[0156]步驟201提供半導體襯底；
[0157]步驟202在所述半導體襯底上沉積第一介電層；
[0158]步驟203在所述第一介電層上形成TiN電阻；
[0159]步驟204在所述第一介電層以及所述TiN電阻上沉積第二介電層；
[0160]步驟205形成與所述TiN電阻電連接的金屬互連結構。
[0161]本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用於舉例和說明的目的，而非意在將本發明限制於所描述的實施例範圍內。此外本領域技術人員可以理解的是，本發明並不局限於上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的範圍以內。本發明的保護範圍由附屬的權利要求書及其等效範圍所界定。
【權利要求】
1.一種半導體器件，包括: 半導體襯底； 位於所述半導體襯底上的第一介電層和第二介電層； 高電阻導電材料層，位於所述第一介電層和第二介電層之間的界面處； 以及連接至所述高電阻導電材料層的金屬互連結構。
2.根據權利要求1所述的器件，其特徵在於，所述高電阻導電材料層的表面電阻為200-1000mohm/sq。
3.根據權利要求1或2所述的器件，其特徵在於，所述高電阻導電材料層為TiN或TaN。
4.根據權利要求1所述的器件，其特徵在於，所述金屬互連結構包括位於所述第一介電層中的第一金屬通孔VO以及位於所述第二介電層中的第二金屬溝槽Ml。
5.根據權利要求1所述的器件，其特徵在於，所述金屬互連結構包括位於所述第二介電層中的第一金屬溝槽MO。
6.根據權利要求4所述的器件，其特徵在於，所述金屬互連結構通過第一金屬溝槽MO和接觸孔CCT將所述高電阻導電材料層與所述半導體襯底中的有源區相連。
7.根據權利要求5所述的器件，其特徵在於，所述第一金屬溝槽MO位於部分所述高電阻導電材料層上。
8.根據權利要求4所述的器件，其特徵在於，所述第二金屬溝槽Ml位於部分所述高電阻導電材料層上。
9.根據權利要求5所述的器件，其特徵在於，還包括位於所述第一介電層中的金屬柵極。
10.根據權利要求9所述的器件，其特徵在於，所述器件還包括位於所述金屬柵極頂部的TiN覆蓋層，所述TiN覆蓋層與所述TiN電阻在同一工序中形成。
11.一種半導體器件的製備方法，包括: 提供半導體襯底； 在所述半導體襯底上沉積第一介電層； 在所述第一介電層上形成高電阻導電材料層； 在所述第一介電層以及所述高電阻導電材料層上沉積第二介電層； 形成與所述高電阻導電材料層電連接的金屬互連結構。
12.根據權利要求11所述的方法，其特徵在於，所述高電阻導電材料層的表面電阻為200-1000mohm/sq。
13.根據權利要求11所述的方法，其特徵在於，所述高電阻導電材料層為TIN或TaN。
14.根據權利要求11所述的方法，其特徵在於，所述方法還包括在所述半導體襯底上形成第一金屬溝槽MO和接觸孔CCT的步驟，所述金屬互連結構通過第一金屬溝槽MO和接觸孔CCT將所述高電阻導電材料層與所述半導體襯底中的有源區相連。
15.根據權利要求14所述的方法，其特徵在於，形成所述高電阻導電材料層的方法為: 在所述半導體襯底上形成蝕刻停止層； 在所述蝕刻停止層上沉積所述第一介電層； 在所述第一介電層上沉積高電阻導電材料； 圖案化所述TiN材料層，以去除部分所述高電阻導電材料，形成所述高電阻導電材料層。
16.根據權利要求15所述的方法，其特徵在於，圖案化所述高電阻導電材料的方法為: 在所述高電阻導電材料上形成掩膜層，所述掩膜層為光刻膠或者光刻膠和犧牲材料層、底部抗反射層的組合； 圖案化所述掩膜層； 以所述掩膜層為掩膜蝕刻所述高電阻導電材料； 去除所述掩膜層。
17.根據權利要求15所述的方法，其特徵在於，形成所述金屬互連結構的方法包括以下步驟: 在所述第二介電層上沉積保護層、記憶層以及硬掩膜層； 圖案化所述蝕刻停止層、所述第一介電層、所述第二介電層，在所述第一介電層中形成通孔，以露出所述第一金屬溝槽MO，在所述第二介電層中形成溝槽，以露出部分所述高電阻導電材料層； 選用導電材料填充所述通孔和所述溝槽，分別形成第一金屬通孔VO和第二金屬溝槽M1，以形成電連接； 去除所述保護層、記憶層以及硬掩膜層。
18.根據權利要求17所述的方法，其特徵在於， 所述蝕刻停止層為含碳的氮化矽材料層或者SiN層； 所述第一介電層為氧化物層或低K材料層； 所述第二介電層為低K材料層； 所述保護層為氧化物層； 所述記憶層為TiN層； 所述犧牲材料層為氧化物層。
19.根據權利要求11所述的方法，其特徵在於，所述方法包括: 在所述第一介電層中形成金屬柵極結構； 在所述第一介電層上沉積高電阻導電材料和犧牲材料層； 圖案化所述高電阻導電材料和所述犧牲材料層，在所述金屬柵極結構上形成高電阻導電材料覆蓋層，同時形成高電阻導電材料層； 沉積所述第二介電層，並在所述第二介電層中形成第一金屬溝槽MO，其中所述第一金屬溝槽MO位於部分所述高電阻導電材料層上。
20.根據權利要求19所述的方法，其特徵在於，形成所述金屬互連結構的方法為: 在所述第二介電層上沉積硬掩膜層、第二犧牲材料層； 圖案化所述第二犧牲材料層和所述硬掩膜層； 以所述硬掩膜層為掩膜蝕刻所述第二介電層，以在所述第二介電層中形成溝槽，露出部分所述高電阻導電材料層； 選用導電材料填充所述溝槽，以形成所述第一金屬溝槽MO。
21.根據權利要求19所述的方法，其特徵在於，所述硬掩膜層為TiN材料層。
22.根據權利要求19所述的方法，其特徵在於，所述方法還包括以下步驟: 在所述金屬柵極結構兩側形成應力層； 在形成金屬互連結構的工藝中在所述應力層上形成電連接，包括以下子步驟: 在所述第二介電層上沉積硬掩膜層、第二犧牲材料層； 圖案化所述硬掩膜層，以在所述硬掩膜層中形成接觸孔，所述接觸孔位於所述應力層上方； 圖案化所述硬掩膜層，以在所述硬掩膜層中形成溝槽，所述溝槽位於所述金屬柵極結構上方； 以所述硬掩膜層蝕刻所述第二介電層，以在所述第二介電層中形成接觸孔和溝槽，露出所述應力層和所述金屬柵極結構； 沉積導電材料，填充所述接觸孔和溝槽，以形成接觸孔CCT和所述電連接。
23.根據權利要求22所述的方法，其特徵在於，在形成所述接觸孔CCT之前還包括在所述應力層上形成自對準矽化物的步驟。
【文檔編號】H01L21/02GK104183575SQ201310190073
【公開日】2014年12月3日 申請日期:2013年5月21日 優先權日:2013年5月21日
【發明者】倪百兵 申請人:中芯國際集成電路製造(上海)有限公司