主機板控制信號產生電路的製作方法

2023-06-01 06:26:41 2

專利名稱：主機板控制信號產生電路的製作方法
技術領域：
本發明是有關於一種信號產生電路，且特別是有關於一種模擬主機板控制信號的 信號產生電路。
背景技術：
隨著資訊時代的來臨，電腦產品的普及率也跟著逐年向上升高，現代人不僅可以 利用電腦來處理文件與儲存資料，更可以通過電腦連接上網際網路以取得信息，或是經由 網際網路和他人聯絡溝通，這些電腦的相關應用毫無疑問地大幅提升了現代人生活的便利 性。也正因如此，電腦產品對現代人來說無疑已經成為生活中不可或缺的工具之一。一般而言，可攜式電腦為了方便攜帶，通常會設計較輕薄。另一方面，桌上型電腦 較注重效能，並且不常被搬動，因此桌上型電腦通常體積較大且重量較重。在現在，由於科 技的進步及整體化概念的興起，致使桌上型電腦的主機亦朝向輕薄化的設計。在桌上型電 腦的主機的輕薄化過程中，一般是變壓器取代較佔面積且較次要的電源供應器。但是，在功 能面上，變壓器僅能取代電源供應器電源的部份，而無法產生在主機中主機板運作所需的 信號，例如電源就緒信號。因此，為了使輕薄化的主機能夠順利運作，於是設計一信號產生電路，以依據變壓 器的電源產生主機板運作所需的電源就緒信號。

發明內容
本發明提供一種主機板控制信號產生電路，可以依據變壓器的電源並模擬ATX電 源供應器產生電源就緒信號，以驅動主機板進行運作。本發明提出一種主機板控制信號產生電路，適用於接收一變壓器電源的一主機板 系統。主機板控制信號產生電路包括比較單元、延遲單元、整波單元及判斷單元。比較單元 接收第一電壓源、第二電壓源及第三電壓源，並依據第一電壓源、第二電壓源及第三電壓源 輸出電壓電平就緒信號。其中，第一電壓源、第二電壓源及第三電壓源為利用變壓器電源轉 換而來，並且第一電壓源、第二電壓源及第三電壓源的電壓電平互不相同。延遲單元耦接比 較單元，用以延遲電壓電平就緒信號。整波單元耦接延遲單元，用以縮短電壓電平就緒信號 的轉態時間。判斷單元耦接整波單元，並接收變壓器電源及待機狀態信號，以依據變壓器電 源、待機狀態信號及電壓電平就緒信號輸出電源就緒信號，其中待機狀態信號由主機板的 南橋所輸出。在本發明的一實施例中，上述的比較單元包括第一比較器、第二比較器及第三比 較器。第一比較器接收第一電壓源，用以判斷第一電壓源是否就緒，並據此輸出第一電平 電壓。第二比較器接收第二電壓源，用以判斷第二電壓源是否就緒，並據此輸出第二電平 電壓。第三比較器接收第三電壓源，用以判斷第三電壓源是否就緒，並據此輸出第三電平電 壓。其中，第一比較器、第二比較器及第三比較器的輸出端耦接在一起，以依據第一電平電 壓、第二電平電壓及第三電平輸出電壓電平就緒信號。
在本發明的一實施例中，上述的第一比較器包括第一電阻、第二電阻及第一運算 放大器。第一電阻的一端耦接第一電壓源。第二電阻耦接於第一電阻的另一端與接地電壓 之間，並提供第一分壓。第一運算放大器的正輸入端接收第一分壓，第一運算放大器的負輸 入端接收參考電壓，第一運算放大器的輸出端輸出第一電平電壓。在本發明的一實施例中，上述的第二比較器包括第三電阻、第四電阻及第二運算 放大器。第三電阻的一端耦接第二電壓源。第四電阻耦接於第三電阻的另一端與接地電壓 之間，並提供第二分壓。第二運算放大器的正輸入端接收第二分壓，第二運算放大器的負輸 入端接收參考電壓，第二運算放大器的輸出端輸出第二電平電壓。在本發明的一實施例中，上述的第三比較器包括第五電阻、第六電阻及第三運算 放大器。第五電阻的一端耦接第三電壓源。第六電阻耦接於第五電阻的另一端與接地電壓 之間，並提供第三分壓。第三運算放大器的正輸入端接收第三分壓，第三運算放大器的負輸 入端接收參考電壓，第三運算放大器的輸出端輸出第三電平電壓。在本發明的一實施例中，主機板控制信號產生電路更包括第七電阻及第八電阻。 第七電阻的一端耦接第一待機電壓源。第八電阻耦接於第七電阻的另一端與接地電壓之 間，並提供參考電壓。在本發明的一實施例中，上述的整波單元包括第九電阻、第十電阻及第四運算放 大器。第九電阻的一端耦接延遲單元。第四運算放大器的正輸入端耦接第九電阻的另一端， 第四運算放大器的負輸入端接收參考電壓，第四運算放大器的輸出端輸出縮短轉態時間後 的電壓電平就緒信號。第十電阻耦接於第四運算放大器的正輸入端與第四運算放大器的輸 出端之間，其中第十電阻的阻值遠大於第九電阻的阻值。在本發明的一實施例中，上述的延遲單元包括第十一電阻及第一電容。第十一電 阻的一端接收第一待機電壓源，第十一電阻的另一端耦接比較單元的輸出端及整波單元的 輸入端。第一電容耦接於第十一電阻的另一端與接地電壓之間。在本發明的一實施例中，上述的判斷單元包括第一檢測單元、第二檢測單元及輸 出電阻。第一檢測單元，接收待機狀態信號，以依據待機狀態信號輸出第四電平電壓。第二 檢測單元接收變壓器電源，以依據變壓器電源輸出第五電平電壓。輸出電阻的一端接收第 二待機電源，輸出電阻的另一端耦接整波單元的輸出端、第一檢測單元的輸出端及第二檢 測單元的輸出端，以依據電壓電平就緒信號、第四電平電壓及第五電平電壓輸出電源就緒 信號。在本發明的一實施例中，上述的第一檢測單元包括第十二電阻、第十三電阻、第一 電晶體、第十四電阻及第二電晶體。第十二電阻的一端接收待機狀態信號。第十三電阻的 一端接收變壓器電源。第一電晶體具有第一端、第二端及控制端，第一電晶體的控制端耦接 第十二電阻的另一端，第一電晶體的第一端耦接第十三電阻的另一端，第一電晶體的第二 端耦接接地電壓。第十四電阻耦接於第一電晶體的第一端與接地電壓之間。第二電晶體具 有第一端、第二端及控制端，第二電晶體的控制端耦接第一電晶體的第二端，第二電晶體的 第一端耦接輸出電阻的另一端，第二電晶體的第二端耦接接地電壓。在本發明的一實施例中，上述的第二檢測單元包括第十五電阻、第十六電阻、第 十七電阻及第三電晶體。第十五電阻的一端接收變壓器電源。第十六電阻耦接於第十五電 阻的另一端與接地電壓之間。第十七電阻的一端接收第十五電阻的另一端。第三電晶體具有第一端、第二端及控制端，第三電晶體的控制端耦接第十七電阻的另一端，第三電晶體的 第一端耦接輸出電阻的另一端，第三電晶體的第二端耦接接地電壓。基於上述，本發明的主機板控制信號產生電路，其比較單元依據第一電壓源、第二 電壓源及第三電壓源是否就緒產生電壓電平就緒信號。並且，經由延遲單元及整波單元延 遲電壓電平就緒信號及縮短其轉態時間，以符合主機板控制信號的時序規定。判斷單元則 依據待機狀態信號及變壓器電源控制電源就緒信號。藉此，可模擬電源供應器產生符合時 序的電源就緒信號，並且在主機板待機或變壓器電源切斷時，不啟動主機板或即時關閉主 機板。


為讓本發明的上述目的、特徵和優點能更明顯易懂，以下結合附圖對本發明的具 體實施方式作詳細說明，其中圖1為本發明一實施例的主機板控制信號產生電路的方塊圖。圖2為圖1的主機板控制信號產生電路的電路圖。圖3為圖1的主機板控制信號產生電路不具有R9和RlO組成的有磁滯功能的比 較器的電源就緒信號的波形圖。圖4為圖1的主機板控制信號產生電路的電源就緒信號的波形圖。圖5為圖1的主機板控制信號產生電路不具有第二檢測單元的電源就緒信號的波 形圖。圖6為圖1的主機板控制信號產生電路的電源就緒信號的波形圖。主要元件符號說明100 主機板控制信號產生電路110:比較單元111、112、113 比較器120 延遲單元130 整波單元140:判斷單元141、142:檢測單元VCC1、VCC2、VCC3 電壓源VSB1、VSB2 待機電壓源SLP_S3 待機狀態信號PWR_0K 電源就緒信號VCCAD 變壓器電源Vready 電壓電平就緒信號Ro、Rl R17:電阻OPl 0P4 運算放大器Cl:電容Vref:參考電壓Va、Vb、Vc:分壓
TR1、TR2、M1 電晶體T1、T2:時間
具體實施例方式—般而言，主機板需要兩種電源，一種電源(以下簡稱為操作電源)為用以提供主 機板運作時所需要的電壓，另一種電源(以下簡稱為待機電源)則是提供主機板待機元件 需要的電壓。待機電源為持續提供至主機板而不受限於主機板的狀態，而操作電源僅於主 機板運作時才提供。據此，操作電源的電流通常會大於待機電源的電源。而上述兩組電源 皆可由變壓器電源轉換而來。換言之，當輕薄化的主機接收至變壓器電源時，會將變壓器電 源轉換為操作電源及待機電源，其中操作電源及待機電源皆具有不同電壓電平的多個電壓 源，並且操作電源的多個電壓源與待機電源的多個電壓源相似。圖1為本發明一實施例的主機板控制信號產生電路的方塊圖。請參照圖1，在本實 施例中，主機板控制信號產生電路100可應用於接收變壓器電源的主機板系統(或主機)， 並且主機板系統(或主機)會將變壓器電源轉換為操作電源及待機電源。主機板控制信號 產生電路100包括比較單元110、延遲單元120、整波單元130及判斷單元140。比較單元 100接收第一電壓源VCCl、第二電壓源VCC2及第三電壓源VCC3，並依據第一電壓源VCCl、 第二電壓源VCC2及第三電壓源VCC3是否就緒輸出電壓電平就緒信號Vready，其中第一電 壓源VCCl、第二電壓源VCC2及第三電壓源VCC3為操作電源的電壓源。延遲單元120耦接比較單元110，用以延遲電壓電平就緒信號Vready，其中延遲單 元120會將電壓電平就緒信號Vready延遲數百毫秒(ms)，以符合主機板控制信號的時序規 定。並且，延遲單元120可作為其上下級電路的緩衝，以避免電壓電平就緒信號Vready受 負載效應的影響而使波形失真。整波單元130耦接延遲單元120，用以縮短電壓電平就緒信 號Vready的轉態時間。換言之，整波單元130縮短電壓電平就緒信號Vready由低電平電 壓轉換至高電平電壓或由高電平電壓轉換至低電平電壓的時間。判斷單元140耦接整波單元130，並接收變壓器電源VCCAD及待機狀態信號SLP_ S3。判斷單元140依據變壓器電源VCCAD、待機狀態信號SLP_S3及電壓電平就緒信號 Vready決定是否產生並輸出電源就緒信號PWR_0K，其中待機狀態信號SLP_S3由主機板的 南橋所輸出，用以表示主機板是否處於待機狀態。據此，當主機板不處於待機狀態且變壓器 電源VCCAD存在時，判斷單元140才會依據電壓電平就緒信號Vready產生電源就緒信號 PWR_0K,並傳送至主機板。主機板在接收到電源就緒信號PWR_0K才會進行初始化的動作，以避免在電壓源 未就緒時進行初始化而發生錯誤。藉此，主機板控制信號產生電路100可模擬ATX電源供 應器的控制信號時序而產生電源就緒信號PWR_0K，並且在主機板待機時防止電源就緒信號 PWR.OK導致主機板操作錯誤，以及在變壓器電源VCCAD不存在時，通過電源就緒信號PWR_ OK即時通知主機板進行關機。 再參照圖1，在本實施例中，比較單元110包括第一比較器111、第二比較器112及 第三比較器113。第一比較器111接收第一電壓源VCCl，用以判斷第一電壓源VCCl是否就 緒，並據此輸出對應的電平電壓。舉例來說，若第一電壓源VCCl未就緒時(亦即第一電壓 源VCCl未達到就緒的臨界電壓)，則第一比較器111可輸出低電平電壓來表示；反之，若第一電壓源VCCl就緒時(亦即第一電壓源VCCl達到就緒的臨界電壓)，則第一比較器111可 輸出高電平電壓來表示。同樣地，第二比較器112接收第二電壓源VCC2，用以判斷第二電壓源VCC2是否就 緒，並據此輸出對應的電平電壓。第三比較器113接收第三電壓源VCC3，用以判斷第三電壓 源VCC3是否就緒，並據此輸出對應的電平電壓。其中，第二比較器112及第三比較器113 的動作可參照第一比較器111的說明，在此則不再贄述。此外，第一比較器111、第二比較器112及第三比較器113的輸出端耦接在一起。 因此，在第一比較器111、第二比較器112及第三比較器113輸出的電壓電平至少一者為低 電平電壓時，則電壓電平就緒信號Vready會受低電平電壓影響而為低電平電壓，以表示第 一電壓源VCC1、第二電壓源VCC2及第三電壓源VCC3至少一者未就緒。反之，在第一比較 器111、第二比較器112及第三比較器113輸出的電壓電平皆為高電平電壓時，則電壓電平 就緒信號Vready會為高電平電壓，以表示第一電壓源VCCl、第二電壓源VCC2及第三電壓源 VCC3皆就緒。在本實施例中，判斷單元140包括第一檢測單元141、第二檢測單元142及輸出電 阻Ro。第一檢測單元141接收待機狀態信號SLP_S3，以依據待機狀態信號SLP_S3輸出對 應的電平電壓。舉例來說，當主機板處於待機狀態時(亦即待機狀態信號SLP_S3為低電平 電壓)，則第一檢測單元141可輸出低電平電壓來表示；反之，當主機板處不於待機狀態時 (亦即待機狀態信號SLP_S3為高電平電壓)，則第一檢測單元141可輸出高電平電壓來表
7J\ ο第二檢測單元141接收變壓器電源VCCAD，以依據變壓器電源VCCAD輸出對應的電 平電壓。舉例來說，當第二檢測單元142接收到變壓器電源VCCAD時，表示主機板也接收到 變壓器電源VCCAD，則第二檢測單元142可輸出高電平電壓來表示；反之，當第二檢測單元 142未接收到變壓器電源VCCAD時，表示主機板同樣未接收到變壓器電源VCCAD，則第二檢 測單元142可輸出低電平電壓來表示。輸出電阻Ro的一端接收第二待機電源VSB2，輸出電阻Ro的另一端耦接整波單元 130的輸出端、第一檢測單元141的輸出端及第二檢測單元142的輸出端，以依據電壓電平 就緒信號Vready、第一檢測單元141輸出的電平電壓及第二檢測單元142輸出的電平電壓 輸出電源就緒信號PWR_0K。舉例來說，電壓電平就緒信號Vready、第一檢測單元141輸出 的電平電壓及第二檢測單元142輸出的電平電壓至少一者為低電平電壓時，則電源就緒信 號PWR_0K會受低電平電壓影響而為低電平電壓。反之，電壓電平就緒信號Vready、第一檢 測單元141輸出的電平電壓及第二檢測單元142輸出的電平電壓皆為高電平電壓時，則電 源就緒信號PWR_0K為高電平電壓。圖2為圖1的主機板控制信號產生電路的電路圖。請參照圖2，在比較單元110 中，第一比較器111包括第一電阻R1、第二電阻R2、第七電阻R7、第八電阻R8及第一運算放 大器0P1。第一電阻Rl及第二電阻R2串聯耦接於第一電壓源VCC 1與接地電壓之間，並且 第一電阻Rl及第二電阻R2的耦接之處會產生分壓Va至第一運算放大器OPl的正輸入端。 第七電阻R7及第八電阻R8串聯耦接於第一待機電壓源VSBl與接地電壓之間，並且第七電 阻R7及第八電阻R8的耦接之處會產生參考電壓Vref，並傳送至第一運算放大器OPl的負 輸入端，其中第一待機電壓源VSBl為待機電壓的電壓源。第一運算放大器OPl則比較其正輸入端與其負輸入端的電壓而決定輸出高電平電壓或低電平電壓。值得一提的是，由於待機電源早於操作電壓就緒。因此，第一運算放大器OPl可先 於第一電壓源VCCl就緒前進行運作，並且參考電壓Vref會先提供第一運算放大器OPl的 負輸入端。此外，第七電阻R7及第八電阻R8並不限制設置於第一比較器111中，可設置於 主機板控制信號產生電路100的其他位置，同樣可產生參考電壓Vref。並且，在其他實施例 中，參考電壓Vref亦可由外部輸入。舉例來說，假設參考電壓Vref為2. 5V，第一電壓源VCCl為12V，第一待機電壓源 為5V，並且第一電阻Rl及第二電阻R2的分壓比約為0. 233。依據上述，則第一電壓源VCCl 就緒的臨界電壓約為10. 7V。因此，在第一電壓源VCCl超過10. 7V前，分壓Va會小於或等 於參考電壓Vref，因此第一運算放大器OPl會輸出低電平電壓(約為接地電壓)；反之，在 第一電壓源VCCl超過10. 7V後，分壓Va會大於參考電壓Vref，因此第一運算放大器OPl會 輸出高電平電壓(約為5V)。第二比較器112包括第三電阻R3、第四電阻R4、及第二運算放大器0P2。第三電阻 R3及第四電阻R4串聯耦接於第二電壓源VCC2與接地電壓之間，並且第三電阻R3及第四電 阻R4的耦接之處會產生分壓Vb至第二運算放大器0P2的正輸入端。第二運算放大器0P2 的負輸入端接收參考電壓Vref，並且比較其正輸入端與其負輸入端的電壓而決定輸出高電 平電壓或低電平電壓。舉例來說，在此假設第二電壓源VCC2為5V，並且第三電阻R3及第四電阻R4的分 壓比約為0.56，其他條件則參照第一比較器111的設定。因此，第二電壓源VCC2就緒的臨 界電壓約為4. 5V。也就是說，在第二電壓源VCC2超過4. 5V前，分壓Vb會小於或等於參考 電壓Vref，因此第二運算放大器0P2會輸出低電平電壓(約為接地電壓)；反之，在第二電 壓源VCC2超過4. 5V後，分壓Vb會大於參考電壓Vref，，第二運算放大器0P2會輸出高電平 電壓(約為5V)。第三比較器113包括第五電阻R5、第六電阻R6、及第三運算放大器0P3。第五電阻 R5及第六電阻R6串聯耦接於第三電壓源VCC3與接地電壓之間，並且第五電阻R5及第六電 阻R6的耦接之處會產生分壓Vc至第三運算放大器0P3的正輸入端。第三運算放大器0P3 的負輸入端接收參考電壓Vref，並且比較其正輸入端與其負輸入端的電壓而決定輸出高電 平電壓或低電平電壓。舉例來說，在此假設第三電壓源VCC3為3. 3V，並且第五電阻R5及第六電阻R6的 分壓比約為0.85，其他條件則參照第一比較器111的設定。因此，第三電壓源VCC3就緒的 臨界電壓約為2. 94V。也就是說，在第三電壓源VCC3超過2. 94V前，分壓Vc會小於或等於 參考電壓Vref，因此第三運算放大器0P3會輸出低電平電壓(約為接地電壓)；反之，在第 三電壓源VCC3超過2. 94V後，分壓Vc會大於參考電壓Vref，因此第三運算放大器0P3會輸 出高電平電壓(約為5V)。延遲單120元包括第i^一電阻Rll及電阻Cl。第i^一電阻Rll的一端接收第一待 機電壓源VSB1，第十一電阻Rll的另一端耦接比較單元110的輸出端及整波單元130的輸 入端。電容Cl耦接於第十一電阻Rll的另一端與接地電壓之間。由圖2可知，延遲單120 為一 RC延遲電路，藉以延遲電壓電平就緒信號Vready，並且延遲時間可藉由RC常數來決定。
整波單元130包括第九電阻R9、第十電阻RlO及第四運算放大器0P4。第九電阻 R9耦接於延遲單元120與第四運算放大器0P4的正輸入端之間。第十電阻RlO耦接於第四 運算放大器0P4的正輸入端與第四運算放大器0P4的輸出端之間，其中第十電阻RlO的阻 值遠大於第九電阻R9的阻值。第四運算放大器0P4的負輸入端接收參考電壓Vref。依照 電路可知，整波單元130為一有磁滯(hysteresis)功能的非反向比較器，可以避免電壓電 平就緒信號Vready上升時間太慢，使電源就緒信號PWR_0K產生不穩定的狀態，並可提升電 壓電平就緒信號Vready的上升或下降的速度，亦即可縮短電壓電平就緒信號Vready的轉 態時間並輸出至判斷單元140。第一檢測單元141包括第十二電阻R12、第十三電阻R13、第一電晶體TR1、第十四 電阻R14及第二電晶體Ml。待機狀態信號SLP_S3通過第十二電阻R12傳送至第一電晶體 TRl的基極(即控制端)。第一電晶體TRl的集極(即第一端)通過第十三電阻R13接收 變壓器電源VCCAD，第一電晶體TRl的射極(即第二端)耦接接地電壓。第十四電阻R14耦 接於第一電晶體TRl的射極與接地電壓之間。第二電晶體Ml的柵極(即控制端)耦接第 一電晶體TRl的集極，第二電晶體Ml的漏極(即第一端)耦接輸出電阻Ro的另一端，第二 電晶體Ml的源極(即第二端)耦接接地電壓。舉例來說，先假設待機狀態信號SLP_S3以高電平電壓表示主機板不處於待機狀 態，以低電平電壓表示主機板處於待機狀態。在待機狀態信號SLP_S3為低電平電壓時，第 一電晶體TRl會處於截止區，亦即第一電晶體TRl不會有電流流過。此時，第十三電阻R13 及第十四電阻R14會對變壓器電源VCCAD進行分壓，並提供至第二電晶體Ml的柵極。在第 二電晶體Ml的柵極接收到電壓後，第二電晶體Ml會導通，導致大量電流流過輸出電阻Ro 而造成壓降。此時，第二電晶體Ml的漏極的電壓電平會接近接地電壓(即低電平電壓)，並 且同時拉低電源就緒信號PWR_0K的電壓電平。另一方面，在待機狀態信號SLP_S3為高電平電壓時，第一電晶體TRl會處於飽和 區，並且第一電晶體TRl及第十三電阻R13會流過大量電流。此時，第一電晶體TRl的集極 的電壓電平會接近接地電壓，而導致電晶體Ml無法導通。因此，第二電晶體Ml的漏極的電 壓電平相同於電源就緒信號PWR_0K的電壓電平，並且電源就緒信號PWR_0K的電壓電平會 受控於電壓電平就緒信號Vready及第二檢測單元142輸出的電壓電平。第二檢測單元142包括第十五電阻R15、第十六電阻R16、第十七電阻R17及第三 電晶體TR2。第十五電阻R15耦接於變壓器電源VCCAD與第十六電阻R16之間。第十六電 阻R16耦接於第十五電阻R15與接地電壓之間。第十七電阻R17耦接於第十六電阻R16與 第十五電阻R15的耦接處與第三電晶體TR2的基極(即控制端)之間。第三電晶體TR2的 射極(即第一端)耦接輸出電阻Ro的另一端，第三電晶體TR2的集極(即第二端)耦接接 地電壓。舉例來說，在主板接收到變壓器電源VCCAD時，第二檢測單元142也會接收到變壓 器電源VCCAD。並且，第十五電阻R15及第十六電阻R16會對變壓器電源VCCAD進行分壓， 並且通過第十七電阻R17傳送到第三電晶體TR2的基極，其中分壓所得的電壓會大於第二 待機電壓源的電壓。由於第三電晶體TR2基極的電壓大於其射極的電壓，因此第三電晶體 TR2會處於截止區，亦即第三電晶體TR2沒有電流流過。此時，第三電晶體TR2的射極的電 壓電平相同於電源就緒信號PWR_0K的電壓電平，並且電源就緒信號PWR_0K的電壓電平受控於電壓電平就緒信號Vready及第一檢測單元141輸出的電壓電平。另一方面，在主板未接收到變壓器電源VCCAD時，第二檢測單元142同樣無法接收 到變壓器電源VCCAD，致使第三電晶體TR2基極的電壓會接近接地電壓。此時，第三電晶體 TR2基極的電壓會小於其射極的電壓，因此第三電晶體TR2會處於飽和區，亦即第三電晶體 TR2會流過大量電流，並且導致大量電流流過輸出電阻Ro而造成壓降。此時，第三電晶體 TR2的射極的電壓電平會接近接地電壓(即低電平電壓)，並且同時拉低電源就緒信號PWR_ OK的電壓電平。值得一提的是，上述舉例所使用的電壓及數值乃用以說明，非用以限制本發明的 實施例。並且，本領域通常知識者都可以運用其知識，進而調整電阻值或電壓值，而仍可判 斷電壓源是否就緒，以及在主板待機時或變壓器電源VCCAD消失時拉低電源就緒信號PWR_ OK的電壓電平。圖3為圖1的主機板控制信號產生電路不具有整波單元的電源就緒信號的波形 圖。圖4為圖1的主機板控制信號產生電路的電源就緒信號的波形圖。請參照圖3及圖 4，圖3的時間軸為每點20奈秒(ns)，圖4的時間軸為每點4奈秒(ns)。在電路運作中， 整波單元130會對電壓電平就緒信號Vready進行縮短電壓電平就緒信號Vready的轉態時 間，並且受制於參考電壓Vref (在此以2. 5V為例)而放大接近2. 5V的電壓電平就緒信號 Vready。因此，整波單元130可過濾如圖3所示電源就緒信號PWR_0K的不穩定的波形。圖5為圖1的主機板控制信號產生電路不具有第二檢測單元的電源就緒信號的波 形圖。圖6為圖1的主機板控制信號產生電路的電源就緒信號的波形圖。請參照圖5及圖 6，圖5的時間軸為每點80奈秒(ns)，圖6的時間軸為每點100微微秒(ps)。由於第一電 壓源VCCl、第二電壓源VCC2及第三電壓源VCC3為變壓器電源VCCAD轉換而來，所以在變壓 器電源VCCAD消失後一段時間，第一電壓源VCC1、第二電壓源VCC2及第三電壓源VCC才會 開始下降，並降到接地電壓。因此，在不具有第二檢測單元142的主機板控制信號產生電路 100中，其所輸出的電源就緒信號PWR_0K必須過一段時間才會轉態為低電平電壓。而具有 第二檢測單元142的主機板控制信號產生電路100中，在變壓器電源VCCAD消失後，即拉低 電源就緒信號PWR_0K至低電平電壓。其結果如圖所示，圖5所示延遲時間Tl為3. 072毫 秒(ms)，而圖6所示延遲時間T2為636. 7奈秒(ns)。綜上所述，本發明實施例的主機板控制信號產生電路，其比較單元依據第一電壓 源、第二電壓源及第三電壓源是否達到對應的電壓臨界值來判斷是否就緒，並在第一電壓 源、第二電壓源及第三電壓源皆就緒時產生電壓電平就緒信號。並且，經由延遲單元及整波 單元延遲電壓電平就緒信號及縮短其轉態時間，以符合主機板控制信號的時序規定，並避 免轉態時間過長而導致波形不穩定。判斷單元則依據電壓電平就緒信號、待機狀態信號及 變壓器電源產生電源就緒信號。藉此，可模擬電源供應器產生符合時序的電源就緒信號，並 且在主機板待機或變壓器電源切斷時，不啟動主機板或即時關閉主機板。雖然本發明已以較佳實施例揭示如上，然其並非用以限定本發明，任何本領域技 術人員，在不脫離本發明的精神和範圍內，當可作些許的修改和完善，因此本發明的保護範 圍當以權利要求書所界定的為準。
權利要求
1.一種主機板控制信號產生電路，適用於接收一變壓器電源的一主機板系統，包括 一比較單元，接收一第一電壓源、一第二電壓源及一第三電壓源，並依據該第一電壓源、該第二電壓源及該第三電壓源輸出一電壓電平就緒信號，其中該第一電壓源、該第二電 壓源及該第三電壓源為利用該變壓器電源轉換而來，並且該第一電壓源、該第二電壓源及 該第三電壓源的電壓電平互不相同；一延遲單元，耦接該比較單元，用以延遲該電壓電平就緒信號； 一整波單元，耦接該延遲單元，用以縮短該電壓電平就緒信號的一轉態時間；以及 一判斷單元，耦接該整波單元，並接收該變壓器電源及一待機狀態信號，以依據該變壓 器電源、一待機狀態信號及該電壓電平就緒信號輸出一電源就緒信號，其中該待機狀態信 號由該主機板的一南橋所輸出。
2.如權利要求1所述的主機板控制信號產生電路，其特徵在於，該比較單元包括 一第一比較器，接收該第一電壓源，用以判斷該第一電壓源是否就緒，並據此輸出一第一電平電壓；一第二比較器，接收該第二電壓源，用以判斷該第二電壓源是否就緒，並據此輸出一第 二電平電壓；以及一第三比較器，接收該第三電壓源，用以判斷該第三電壓源是否就緒，並據此輸出一第 三電平電壓；其中該第一比較器、該第二比較器及該第三比較器的輸出端耦接在一起，以依據該第 一電平電壓、該第二電平電壓及該第三電平輸出該電壓電平就緒信號。
3.如權利要求2所述的主機板控制信號產生電路，其特徵在於，該第一比較器包括 一第一電阻，其一端耦接該第一電壓源；一第二電阻，其耦接於該第一電阻的另一端與一接地電壓之間，並提供一第一分壓；以及一第一運算放大器，其正輸入端接收該第一分壓，其負輸入端接收一參考電壓，其輸出 端輸出該第一電平電壓。
4.如權利要求3所述的主機板控制信號產生電路，其特徵在於，該第二比較器包括 一第三電阻，其一端耦接該第二電壓源；一第四電阻，其耦接於該第三電阻的另一端與該接地電壓之間，並提供一第二分壓；以及一第二運算放大器，其正輸入端接收該第二分壓，其負輸入端接收該參考電壓，其輸出 端輸出該第二電平電壓。
5.如權利要求3所述的主機板控制信號產生電路，其特徵在於，該第三比較器包括 一第五電阻，其一端耦接該第三電壓源；一第六電阻，其耦接於該第五電阻的另一端與該接地電壓之間，並提供一第三分壓；以及一第三運算放大器，其正輸入端接收該第三分壓，其負輸入端接收該參考電壓，其輸出 端輸出該第三電平電壓。
6.如權利要求3所述的主機板控制信號產生電路，其特徵在於，更包括 一第七電阻，其一端耦接一第一待機電壓源；以及一第八電阻，其耦接於該第七電阻的另一端與該接地電壓之間，並提供該參考電壓。
7.如權利要求3所述的主機板控制信號產生電路，其特徵在於，該整波單元包括 一第九電阻，其一端耦接該延遲單元；一第四運算放大器，其正輸入端耦接第九電阻的另一端，其負輸入端接收該參考電壓， 其輸出端輸出縮短該轉態時間後的該電壓電平就緒信號；以及一第十電阻，其耦接於該第四運算放大器的正輸入端與該第四運算放大器的輸出端之 間，其中該第十電阻的阻值遠大於該第九電阻的阻值。
8.如權利要求1所述的主機板控制信號產生電路，其特徵在於，該延遲單元包括一第十一電阻，其一端接收一第一待機電壓源，其另一端耦接該比較單元的輸出端及 該整波單元的輸入端；一第一電容，耦接於該第十一電阻的另一端與一接地電壓之間。
9.如權利要求1所述的主機板控制信號產生電路，其特徵在於，該判斷單元包括 一第一檢測單元，接收該待機狀態信號，以依據該待機狀態信號輸出一第四電平電壓；一第二檢測單元，接收該變壓器電源，以依據該變壓器電源輸出一第五電平電壓； 一輸出電阻，其一端接收一第二待機電源，其另一端耦接該整波單元的輸出端、該第一 檢測單元的輸出端及該第二檢測單元的輸出端，以依據該電壓電平就緒信號、該第四電平 電壓及該第五電平電壓輸出該電源就緒信號。
10.如權利要求9所述的主機板控制信號產生電路，其特徵在於，該第一檢測單元包括一第十二電阻，其一端接收該待機狀態信號； 一第十三電阻，其一端接收該變壓器電源；一第一電晶體，具有一第一端、一第二端及一控制端，該第一電晶體的該控制端耦接該 第十二電阻的另一端，該第一電晶體的該第一端耦接該第十三電阻的另一端，該第一晶體 管的該笫二端耦接一接地電壓；一第十四電阻，耦接於該第一電晶體的該笫一端與該接地電壓之間；以及 一第二電晶體，具有一第一端、一第二端及一控制端，該第二電晶體的該控制端耦接該 第一電晶體的該笫二端，該第二電晶體的該第一端耦接該輸出電阻的另一端，該第二晶體 管的該笫二端耦接一接地電壓。
11.如權利要求9所述的主機板控制信號產生電路，其特徵在於，該第二檢測單元包括一第十五電阻，其一端接收該變壓器電源； 一第十六電阻，耦接於該第十五電阻的另一端與一接地電壓之間； 一第十七電阻，其一端接收該第十五電阻的另一端；以及一第三電晶體，具有一第一端、一第二端及一控制端，該第三電晶體的該控制端耦接該 第十七電阻的另一端，該第三電晶體的該第一端耦接該輸出電阻的另一端，該第三電晶體 的該第二端耦接一接地電壓。
全文摘要
一種主機板控制信號產生電路，適於接收變壓器電源的主機板系統。主機板控制信號產生電路包括比較單元、延遲單元、整波單元及判斷單元。比較單元依據第一電壓源、第二電壓源及第三電壓源輸出電壓電平就緒信號。第一電壓源、第二電壓源及第三電壓源為利用變壓器電源轉換而來。延遲單元延遲電壓電平就緒信號。整波單元縮短電壓電平就緒信號的轉態時間。判斷單元依據變壓器電源、待機狀態信號及電壓電平就緒信號輸出電源就緒信號，其中待機狀態信號由主機板的南橋所輸出。
文檔編號G06F1/26GK102096455SQ20091020109
公開日2011年6月15日 申請日期2009年12月15日 優先權日2009年12月15日
發明者王明偉, 白久宜, 黃明梓 申請人:環旭電子股份有限公司