延遲級、環形振蕩器、pll電路和方法

2023-05-29 17:18:36

專利名稱：延遲級、環形振蕩器、pll電路和方法
技術領域：
本發明涉及一種用於半導體器件的延遲級。本發明還涉及一種環形 振蕩器、 一種PLL電路以及一種用於操作該延遲級的方法。
背景技術：
典型的延遲電路在接收到輸入脈沖之後以某一預定延遲時間遞送 輸出脈沖。作為輸入和輸出脈沖之間的周期的預定延遲周期必須是精確 的和可重複的。這些延遲電路包括尤其在半導體器件(例如振蕩器)中 使用的延遲級。
存在許多電子電路應用，其中對於正確的操作，必須提供精確的定 時或者電路的一部分與另一部分的同步。通過振蕩器來方便地提供這種 定時，該振蕩器的頻率對於定時或同步電路的要求而言是足夠精確的。 取決於所需精確性的程度，振蕩器一方面可以非常簡單，其中頻率範圍 可以具有寬的範圍，或者可以相對較複雜，其中需要高度精確的頻率。
對於其它電路的板上定時，已經使用了各種振蕩器。特別好地適用 於在CMOS技術中實施的一種振蕩器是環形振蕩器。環形振蕩器一種獨 立地振蕩並且不需要任何外部部件(例如電容器或線圈)的電子振蕩 器，所述外部部件在其他振蕩器中被用來精確地設定操作頻率。代替這 些電容器或電感器調諧的電路，環形振蕩器具有許多簡單的反相級。環 形振蕩器的這些級通常還被稱為延遲級或延遲單元。環形振蕩器的操作 頻率通過從圍繞環形振蕩器的環的一個延遲級到另一個延遲級的切換 事件的進展速度以及通過延遲級的數量來確定。
常規環形振蕩器可以具有在非常寬頻率範圍內的其自身的操作頻 率。然而，作為例子，在當前作為CMOS IC晶片的一部分被製造的基 於CMOS的環形振蕩器中，一個晶片的振蕩器的頻率與另一個想像中相 同的晶片的振蕩器的頻率的差可能相當大。這種寬範圍的操作頻率並且 因此環形振蕩器電路的性能易遭受至少三種明顯的基本容差電源電壓 波動、溫度變化、以及從一個晶片到另一個晶片的基本工藝變化。因此， 在需要精確定時的情況下，例如頻率精確度到百分之幾以內，這種寬頻
率範圍是不可接受的或者是不可全部接受的。因為上述的變化，所以通 常認為環形振蕩器非常不穩定並且易遭受頻率漂移。
如果使用公知的環形振蕩器，例如在PLL電路(PLL:鎖相環)中。 振蕩器增益中大的變化導致PLL帶寬中不需要的大的變化。因此，連接 到環形振蕩器的輸出端的PLL電路的分頻器必須被設計成用於環形振 蕩器的最高的可能振蕩頻率。然而，用於高頻率的分頻器通常比被設計 成用於較低頻率的分頻器消耗更多的功率。

發明內容
根據一個實施例，提供一種壓控振蕩器(VCO),該壓控振蕩器通 過對其延遲級進行編程而顯示出振蕩器的可編程振蕩頻率範圍和可編 程增益。
根據該延遲級的另一個實施例，在該延遲級的輸出端上的電容負栽 通常是恆定的。為了在壓控振蕩器的不同振蕩頻率範圍和增益之間切 換，通常數字地接通或切斷在延遲級內部的並聯延遲分支，以便分別增 大或降低延遲級的增益，並且因此分別增大或降低振蕩器的振蕩頻率。 對於這種實施方式，只有接通的和連接到電源電壓的延遲分支正在消耗 功率。因此，功率消耗和振蕩器頻率與在連接到電源電壓的延遲級內激 活的延遲分支的數量成高度線性的比例。以這種方式可以補償由工藝和 溫度變化所導致的振蕩器增益的變化。
為了補償工藝變化，通常可以提供啟動調諧電路來將振蕩器調諧到 所期望的最大振蕩頻率。這種啟動電路通常將開始於最低的可能頻率範 圍(例如，當只有延遲級的其中一個並聯延遲分支接通時)，並且逐步 增大延遲分支的數量，直至達到所期望的最大頻率。在振蕩器的輸出端 通常連接一個或多個分頻器。對於常規的振蕩器，必須將分頻器設計成 以振蕩器最高的可能頻率運行。對於這種新的可編程振蕩器，可以將分 頻器的操作範圍簡化為振蕩器的最高頻率，該振蕩器被編程以在包含某 一安全餘量的範圍內振蕩。
根據一個實施例，提供一種用於半導體器件的延遲級，該延遲級包 括至少 一個延遲分支、用於將預定義數量的所述至少 一個延遲分支連接 到電源電壓的至少一個可控開關裝置。
在另一個實施例中，提供至少兩個不同的延遲分支，並且所述至少
一個可控開關裝置被設計成將預定義數量的延遲分支彼此並聯連接，以 便根椐並聯連接的延遲分支的數量來提供不同的頻率範圍。
在另一個實施例中，提供至少一個輸出端，用於提供具有由可控開 關裝置所設定的輸出頻率的相應輸出信號。
在另一個實施例中，開關裝置包括可控開關，用於將延遲分支彼此 並聯連接。
在另一個實施例中，開關裝置包括可控開關，用於將所述至少一個 延遲分支連接到電源電壓。
在另一個實施例中，提供至少一個控制端來接收至少一個控制信 號，其中所述至少一個控制端被連接到可控開關裝置的相應控制端。
在另一個實施例中，提供輸入端來接收輸入信號。
在另 一個實施例中，提供接收第 一 電源電位的第 一 電源端和接收第 二電源電位的第二電源端，其中第二電源電位低於第一電源電位，以及 其中電源電壓是從第 一和第二電源電位得到的。
在另一個實施例中，第一電源電位是正電源電位，以及第二電源電 位是負電源電位。
在另一個實施例中，在至少一個延遲分支內，該延遲分支通過第一 可控開關可連接到第一電源端，並且該延遲分支通過第二可控開關進一 步可連接到第二電源端，其中當第一和第二可控開關切斷時，該延遲分 支從電源電壓斷開，並且當第一和第二可控開關接通時，該延遲分支被 連接到電源電壓。
在另一個實施例中，第一和第二可控開關是半導體開關。
在另一個實施例中，第一和第二可控開關是基於CMOS的電晶體。 在另一個實施例中，第一和第二可控開關是數字開關，所述數字開
關被設計成通過向它們的控制端施加數位訊號來數字地連接或斷開相
應的延遲分支。
在另一個實施例中，每一個延遲分支包括至少一個反相器。 在另一個實施例中，反相器被連接到接收輸入信號的輸入端，其中
反相器通過開關裝置被連接到電源電壓，並且其中反相器被連接到提供
輸出信號的輸出端。
在另 一個實施例中，所有的反相器被連接到公共輸入端和公共輸出端。
在另一個實施例中，每一個反相器包括低輸出阻抗，並且其中每一 個反相器被設計成加栽和卸栽可連接到延遲級的輸出端下遊的另一延 遲級的電容負栽。
在另一個實施例中，延遲級是差分延遲級，其由差分電路組成。
在另一個實施例中，差分延遲級包括接收互補輸入信號的兩個互補 輸入端以及提供互補輸出信號的兩個互補輸出端。
在另一個實施例中，差分延遲級包括至少一對互補延遲分支，每對 互補延遲分支都包括第一和第二分支，其中在一對互補延遲分支內的第 一和第二分支中的每個分支都包括反相器。
在另一個實施例中，提供正反饋電路，該正反饋電路被布置在所述 至少一對互補延遲分支的第一和第二分支之間，並且為第一和第二分支 中的每個分支提供正反饋信號以支持振蕩。
在另一個實施例中，正反饋電路包括兩個電晶體，所述兩個電晶體 關於它們的控制端和輸出端彼此交叉耦合。
本發明的實施例還提供一種環形振蕩器電路，該環形振蕩器電路包 括第 一延遲級和耦合到該第 一延遲級的至少 一個第二延遲級，其中第一 和第二延遲級中的至少一個包括至少一個延遲分支和至少一個可控開 關裝置，所述至少一個可控開關裝置將相應延遲級的預定義數量的所述 至少 一個延遲分支連接到電源電壓。
在振蕩器的另一個實施例中，在所述至少一個第一和第二延遲級內 提供至少兩個不同的延遲分支，並且所述至少一個可控開關裝置被設計 成將預定義數量的延遲分支彼此並聯連接，以便根據並聯連接的延遲分 支的數量來提供不同的頻率範圍。
在另一個實施例中，開關裝置包括可控開關，用於將在至少一個第 一和第二延遲級內的延遲分支彼此並聯連接。
在另一個實施例中，開關裝置包括可控開關，用於將在至少一個第 一和第二延遲級內的至少一個延遲分支連接到電源電壓。
在另一個實施例中，提供振蕩器輸出端，用於提供具有由第一和第 二延遲級所設定的振蕩器頻率的振蕩器輸出信號。
在另一個實施例中，每一個延遲級包括至少一個輸入端和至少一個 輸出端，其中第二延遲級的輸出端被連接到第一延遲級的輸入端，以及 其中第二延遲級的輸入端被連接到第 一延遲級的輸出端。
在另一個實施例中，提供電源電壓調諧電路，用於調諧第一或第二 電源電位中的至少一個。
在另一個實施例中，提供啟動調諧電路，用於將振蕩器調諧到最大 振蕩頻率。
在另一個實施例中，提供至少一個分頻器，其被布置成相對於第二 延遲級的輸出端串聯連接。
在另一個實施例中，分頻器被設計成以振蕩器最高的可能頻率來操作。
在另 一個實施例中，分頻器被設計成以振蕩器最高的實際編程頻率 來操作。
在另一個實施例中，振蕩器是壓控振蕩器。
本發明的實施例還提供一種包括振蕩器的PLL電路，其中振蕩器包 括第 一延遲級和耦合到該第 一延遲級的至少一個第二延遲級，其中第一 和第二延遲級中的至少一個包括至少一個延遲分支和至少一個可控開 關裝置，所述至少一個可控開關裝置將相應延遲級的預定義數量的所述 至少一個延遲分支連接到電源電壓。
在PLL電路的另一個實施例中，振蕩器是環形振蕩器。 在另一個實施例中，提供了接收輸入信號的第一輸入端、提供輸出 信號的輸出端、以及接收從該輸出信號得到的第二輸入信號的第二輸入 端。
在另一個實施例中，提供相位檢測器和環路濾波器，其中相位檢測 器、環路濾波器和振蕩器被一個接一個地布置，並且被布置在輸入端和 輸出端之間。
在另 一個實施例中，相位檢測器是相位頻率檢測器。 在另一個實施例中，相位檢測器被設計成產生相位差信號，該相位
差信號表示第一和第二輸入信號之間的相位差。
在另一個實施例中，環路濾波器是數字環路濾波器。 在另一個實施例中，環路濾波器包括低通濾波器，用於對相位差信
號進行濾波並且提供濾波後的相位差電壓信號。
在另一個實施例中，振蕩器由濾波後的相位差電壓信號控制，並且
然後振蕩器產生PLL電路的輸出信號，其中輸出信號具有預定義的頻率範圍。本發明的實施例還提供一種操作用於半導體器件的延遲級的方
法，包括提供至少一個延遲分支和至少一個可控開關裝置；並且通過
向相應開關的相應控制端提供相應的控制信號來切換至少一個開關，以 便將相應延遲級的預定義數量的所述至少一個延遲分支連接到電源電壓。
在另一個實施例中，預定義數量的延遲分支被彼此並聯連接，以便 根椐並聯連接的延遲分支的數量來提供不同的頻率範圍。
在另一個實施例中，通過切換至少一個開關來設定延遲級的輸出信 號的輸出頻率。
在另 一個實施例中，通過切換能夠切換的開關電容器網絡的至少一 個開關以將至少一個電容器連接到延遲級的輸出端，從而設定延遲級的 輸出信號的輸出頻率。
本發明的實施例還提供 一 種用於操作環形振蕩器電路的方法，包
括提供第一延遲級和耦合到該第一延遲級的至少一個第二延遲級，其 中第一和第二延遲級中的至少一個包括至少一個延遲分支和至少一個 開關裝置；並且通過向相應開關的相應控制端提供相應的控制信號來切 換開關裝置的至少一個開關，以便將相應延遲級的預定義數量的所述至 少 一個延遲分支連接到電源電壓。
在另 一個實施例中，預定義數量的延遲分支被彼此並聯連接。
在另一個實施例中，調諧至少一個電源電位。
在另一個實施例中，將振蕩器調諧到最大振蕩頻率。
在另 一 個實施例中，振蕩器被設計成以最高的可能頻率來操作。
在另一個實施例中，振蕩器以最高的實際編程頻率來操作。
本發明的其它示例性實施例在附圖的示意圖中被更詳細地解釋。


為了更完全地理解本發明的各實施例，現在參考結合附圖所作的下 列描述。下面使用附圖的示意圖來更詳細地解釋各示例性實施例，其
中
圖1示出說明根據本發明一個實施例的延遲級的方框圖2示出根據圖1的實施例的單個延遲級的電路布置；
圖3A示出根據圖2的實施例的單個延遲級的電路布置的第一個例 子；
圖3B示出根據圖2的實施例的單個延遲級的電路布置的第二個例
子；
圖3C示出根據圖2的實施例的單個延遲級的電路布置的第三個例
子；
圖3D示出可用於圖3C中所示的電路布置的開關電容器的一些例
子；
圖4示出說明根據本發明另 一 實施例的延遲級的方框圖； 圖5示出根據圖4的實施例的單個延遲級的電路布置； 圖6示出說明根據本發明一個實施例的環形振蕩器的方框圖； 圖7示出說明根據本發明另 一 實施例的環形振蕩器的方框圖； 圖8示出說明根據本發明一個實施例的PLL電路的方框圖。 在附圖的所有圖中，相同的或者具有相同功能的元件、特徵和信號 具有相同的附圖標記，除非另作說明。
具體實施例方式
圖1示出說明根據本發明一個實施例的延遲級的方框圖。
在圖1中，用附圖標記IO表示延遲級。根據一個示例性實施例，
延遲級IO被設計成包含在壓控振蕩器(VCO)(例如環形振蕩器)中。 延遲級10包括用於接收互補輸入信號IN一P、 IN一N的兩個輸入端
11、 12。延遲級IO還包括提供互補輸出信號OUT—P、 OUT—N的兩個輸
出端13、 14。
延遲級IO還包括用於第一電源電位VDD (例如正電源電位VDD) 的第一電源端15和用於第二電源電位VSS (例如負電源電位VSS或者 參考電位VSS比如地電位)的第二電源端16。
延遲級IO還包括至少一個控制端17。根據一個實施例，該控制端 17被設計成接收控制信號CTL。
圖2示出如圖1所示的單個延遲級的電路布置。延遲級10包括第 一分支20A和第二互補分支20B。兩個分支20A、 20B被彼此並聯布置， 並且被布置在第一和第二電源端15、 16之間。兩個分支20A、 20B形成
一對並聯布置的分支。
在下文中，分配給第一分支20A的元素在相應的附圖標記內具有標
記"A"，以及分配給其互補分支20B的元素在相應的附圖標記內具有 標記"B"。
20A、 20B中的每一個分支包括反相器21A、 21B。 在第一分支20A內的第一反相器21A包括相反導電類型的兩個晶 體管22A、23A。在當前的例子中，反相器21A的第一電晶體22A是PMOS 型電晶體，以及反相器21A的第二電晶體23A是NMOS型電晶體。第 一分支20A的這些電晶體22A、 23A的控制端，即它們的柵極端，被連 接到輸入端11以接收輸入信號IN—P。第一反相器21A的兩個電晶體 22A、 23A的導電路徑被布置成彼此串聯連接，並且被布置在第一和第 二電源端15、 16之間。第一和第二電晶體22A、 23A之間的抽頭24A 被連接到輸出端14以用於提供互補輸出信號OUT一N。
類似地，第二分支20B內的第二反相器21B也包括相反導電類型 (PMOS、 NMOS)的兩個電晶體22B、 23B,其中它們的控制端被連接 到輸入端12以用於接收互補輸入信號IN—N,並且這些電晶體22B、 23B 的導電路徑之間的抽頭24B被連接到輸出端13以用於提供輸出信號 OUT—P。
延遲級10還包括正反饋電路25。正反饋電路25被布置在該對分支 內的兩個互補分支20A、 20B之間，正反饋電路25包括兩個NMOS型 電晶體26A、 26B,其中將這些電晶體26A、 26B中的第一個分配給第 一分支20A，以及其中將這些電晶體26A、 26B中的第二個分配給第二 互補分支20B。這些電晶體26A、 26B的導電路徑都被布置在第一電源 端15和對應於相應分支20A、 20B的抽頭24A、 24B之間。電晶體26A、 26B的控制端彼此交叉耦合，其中電晶體26A的控制端被連接到相對分 支20B的抽頭24B上，以及電晶體26B的控制端被連接到相對分支20A 的抽頭24A上。正反饋電路25被設計成用於向第一和第二分支20A、 20B中的每一個提供正反饋信號，以支持這些分支20A、 20B的振蕩。
圖2中的延遲級IO還包括開關裝置27。在當前的實施例中，開關 裝置27的第一部分27'被布置在第一電源端15和兩個分支20A、 20B之 間，以及開關裝置的第二部分27"被布置在第二電源端16和兩個分支 20A、 20B之間。開關裝置27的每一部分27'、 27"在輸入側上被連接到 控制端17以接收控制信號CTL。
圖3更詳細地示出圖2所示的單個延遲級的電路布置。
在圖3A的實施例中，開關裝置27包括四個電晶體30A、30B、31A、 31B。不同的電晶體30A、 30B、 31A、 31B沿著反相器21A、 21B的導 電路徑被串聯布置。在這些分支20A、 20B的每一個內，提供PMOS晶 體管31A、 31B和NM0S電晶體30A、 30B。開關裝置27的這些電晶體 30A、 30B、 31A、 31B和在分支20A、 20B內的反相器21A、 21B的晶 體管23A、 22A、 23B、 22B關於它們的導電路徑被布置成串聯連接。因 此，這些電晶體30A、 30B、 31A、 31B在相應的分支20A、 20B內充當 接通/切斷裝置，以用於連接和斷開相應的分支20A、 20B。
關於第一分支20A，提供NMOS電晶體30A和PMOS電晶體31A。 NMOS電晶體30A的導電路徑被布置在電晶體23A和電源端15之間。 PMOS電晶體31A的導電路徑被布置在電晶體23A和第二電源端16之 間。PMOS電晶體31A的控制端被直接連接到控制端17以接收控制信 號CTL,而NMOS電晶體30A的控制端通過反相器32被連接到控制端 17。反相器32對控制信號CTL進行反相，並且提供反相的控制信號 CTL'。
通過提供這個附加反相器32，有可能通過相同的控制信號CTL來 "接通"和"切斷，，這兩個電晶體30A、 31A。然而，還可以通過兩個 互補控制信號(圖3A中未示出)提供這種功能。而且，還有可能使用 可由相同控制信號CTL控制的相同導電類型的電晶體30A、 31A。在這 兩種情況下，反相器32不再是必需的，因為通過相同的控制信號CTL 來"接通"和"切斷"開關裝置27的這兩個電晶體30A、 31A。
而且，在互補路徑20B內提供NMOS電晶體30B和PMOS電晶體 31B,它們以與第一分支20A中的電晶體30A、 31A類似的連接方式來 連接。
通過相同控制信號CTL控制的開關裝置27的電晶體30A、 30B、 31A、 31B被用來向反相器21A、 21B提供電源電壓V1=VDD-VSS。因 此，這些電晶體30A、 30B、 31A、 31B被分別用於通過簡單地"接通" 和"切斷"這些電晶體30A、 30B、 31A、 31B來斷開和連接這些反相器 21A、 21B。
本身可以理解的是，關於圖l-3A所示的電路布置說明了單個延遲 級電路的最小電路。在僅僅包括一個分支和一個互補分支的該延遲級 中，如果開關被切斷，則振蕩器將停止振蕩。
圖3B示出根據圖2的實施例的單個延遲級的第二布置的第二個例子。
不同於圖3A的第一個例子，在圖3B的延遲單元10的第二個例子 中，開關裝置27僅僅包括一個開關部分27'。這意味著，開關裝置僅僅 包括在第一電源電位VDD—側上的開關30A、 30B。原則上不必在第一 電源電位VDD和第二電源電位VSS上還使用開關。也可以利用分支內 的一個開關來切斷和接通延遲單元10的相應分支。代替使用第一開關 部分37'內的電晶體30A、 30B,還有可能僅僅使用開關裝置27的第二 開關部分27'的電晶體31A、 31B，然後將它們布置在電晶體22A、 22B 和第二電源電位VSS之間。
圖3C示出根據圖2的實施例的單個延遲級的電路布置的第三個例 子。這裡，在兩個分支20A、 20B之間，尤其是在兩個反相器21A、 21B 內的兩個分支20A、 20B的部分之間，提供開關電容器裝置33。這個開 關電容器裝置33可由控制信號BB來控制。在圖3C中僅僅示出一個開 關電容器裝置33，然而，該開關電容器裝置33可以包括一個或多個可 切換的電容器或變抗器，它們被彼此並聯地布置，並且可由不同的控制 信號BB來控制，以便切換彼此並聯的電容器或變抗器中所期望的一 個。
圖3D示出用於實施圖3C所示的開關電容器裝置33的三種不同的 形式。在圖3D的上部中，開關電容器裝置33包括一個可通過使用合適 的開關35來切換的電容器34。在開關電容器裝置33的其他兩種形式 中，它的功能通過兩個電晶體36、 37來實現。開關電容器裝置33內的 兩個電晶體的控制端被連接到分支20A、 20B的相應一個上。開關電容 器裝置33內的這兩個電晶體36、 37的導電路徑被彼此平行布置，並且 這些電晶體36、 37的兩個負載端被縮短並被連接到控制端以接收相應 的控制信號BB。通過PMOS電晶體36(如在圖3D的中部所示)或NMOS 電晶體(如在圖3D的下部所示)可以實現電晶體36、 37。
通過提供開關電容器裝置33，有可能在延遲單元10內實現一個或 多個可切換的電容器或變抗器。可以使用這些開關電容器或變抗器在一 個或多個離散步驟中增大或減小振蕩器的振蕩頻率。
圖4示出說明根據本發明另一個實施例的延遲級的方框圖。用附圖 標記40表示圖4中的延遲級。不同於圖l-3D的示例性實施例，圖4中所示的延遲級40除了互補輸入端11、 12、互補輸出端13、 14和兩個電 源端15、 16之外還包括總共四個控制端41W-41Z。這些控制端41W-41Z 中的每一個被用來接收一個控制信號CTLW-CTLZ。
圖5示出根椐圖4的實施例的單個延遲級的詳細電路布置。 延遲級40包括總共四個分支20A和四個互補分支20B以形成四對 分支。這些分支20A和互補分支20B中的每一個如圖2和3A中所示那 樣被構造。因此，分支20A、 20B中的每一個包括一個反相器21A、 21B。 分支20A的所有反相器被連接到公共輸入端11。這些反相器21A的抽 頭24A被彼此縮短並被連接到公共輸出端14。因此，這些反相器21A 以及還有延遲級40的一側上的相應分支20A相對於輸入端11和輸出端 14以及還相對於電源端15、 16被彼此並聯布置。
而且，互補分支20B內的反相器21B相對於輸入端12和輸出端13 ^U皮ot匕
圖5中的延遲級40通常(但不是一定)包括一個單獨的正反饋電 路25，其被布置在延遲級40的左側上的四個分支20A與右側上的四個 互補分支20B之間。因此，將該單獨的正反饋電路25分配給所有對的 分支。
在延遲級40內，在每一種情況下， 一個分支20A和一個互補分支 20B形成一對分支。這意味著，圖5中的延遲級40包括總共四對分支， 其中這些對分支的每一對在控制側被連接到控制端41W-41Z之一。使用 這些控制端41W-41Z中的每一個接收控制信號CTLW-CTLZ。這些控制 信號CTLW-CTLZ通常(但不是一定)是數字邏輯信號。這些邏輯信號 包括第一電壓電平(例如低電平)和第二電壓電平(例如高電平)。將 這些電壓電平提供給相應對的分支20A、 20B內的電晶體30A、 31A、 30B、 31B的控制端。利用這些控制信號CTLW-CTLZ,可以將相應對的 分支內的電晶體30A、 30B、 31A、 31B接通或切斷。因此，通過相應的 控制信號CTLW-CTLZ有可能激活或停用不同對的分支。
通過在一個延遲級40內提供四對不同的分支，有可能激活和停用 任意數量對的分支。例如，通過施加適當的控制信號CTLW-CTLZ,有 可能激活所有的這些對分支，結果所有的分支20A被彼此並聯布置，並 且所有的互補分支20B也被彼此並聯布置。而且，還有可能僅僅選擇三 對、兩對或僅僅一對分支，然後彼此並聯連接它們。另外，還有可能斷
開並且因此停用所有對分支。通過提供合適的控制信號CTLW-CTLZ來 連接和激活任意數量對的分支，有可能以所期望的方式調整延遲級的振 蕩頻率。
圖6示出說明根據本發明的實施例的環形振蕩器的方框圖。 環形振蕩器是具有許多差不多相同並且非常簡單的反相(延遲)級 的半導體電路，這些反相(延遲)級被彼此串聯連接，其中每一級的輸 出被耦合到下一級的輸入，並且最後一級的輸出被耦合到第一級的輸 入。環形振蕩器的這些延遲級的每個包括具有一對串聯連接的互補晶體 管的反相器，所述電晶體在CMOS技術中是金屬氧化物半導體(MOS) 電晶體。當將低邏輯電平(低，"0")施加到其輸入端時，該電晶體 的輸出切換到高邏輯電平(高，"1")，並且當將高邏輯電平施加到 其輸入端時，該電晶體的輸出切換到低邏輯電平。通過圍繞環形振蕩器 的環從一個延遲級到另一個延遲級的低到高和高到低的切換事件的進 展速度以及延遲級的數量來確定這種類型的振蕩器的操作頻率。
關於圖6中的實施例，用附圖標記60表示環形振蕩器。環形振蕩 器60包括兩個延遲級40'、 40",而第二個延遲級40"被布置在第一個延 遲級40'的下遊，使得第一延遲級40'的輸出端被連接到第二延遲級40" 的輸入端，並且第二延遲級40"的輸出端通過反饋線65、 66被耦合到第 一延遲級40'的輸入端。兩個延遲級40'、 40"使用相同的電源電壓 V1=VDD-VSS。
通常但不是一定，延遲級40'、 40"是相同的，並且對應於例如圖5 所示的延遲級40的電路布置。這意味著兩個延遲級40'、 40'，被連接到公 共控制端41W-41Z以接收控制信號CTLW-CTLZ。
然而，對於兩個延遲級40'、 40"還有可能使用不同的電路布置。但 是，關於在製造這種環形振蕩器60期間的技術方面，對於兩個(或更 多個)延遲級40'、 40"來說相當有用的是使用差不多相同或者至少類似 的電路布置。
環形振蕩器60包括四個輸出端61-64。
在第一輸出端61，提供第一輸出信號PH—0。在第二輸出端62,提 供第二輸出信號PH—180，其關於在第一輸出端61的第一輸出信號PHJ) 被移相180度。這些輸出端61、 62被連接到第一延遲級40'的輸出端。
在環形振蕩器60的第三輸出端63,提供輸出信號PF^90,其關於
第一輸出端61的第一輸出信號PH一O被移相90度。在第四輸出端64, 提供第四輸出信號PH一270,其一方面關於第三輸出端63的第三輸出信 號PH一90被移相180度，並且其關於在第一輸出端61的第一輸出信號 PHJ)被移相270度。第三和第四輸出端62、 64被連接到第二延遲級40" 的輸出端。
利用這四個輸出信號PHJ)、 PH一90、 PH—180、 PH—270,有可能產 生基本上具有四個不同頻率的輸出信號。
圖7示出說明根據本發明另一個實施例的環形振蕩器的方框圖。
除了圖6的環形振蕩器之外，圖7的環形振蕩器60還包括電源電 壓調諧電路70，用於通過調諧控制信號Sl調諧第一或第二電源電位 VDD、 VSS中的至少一個。進一步提供啟動調諧電路71，以通過另一 調諧控制信號S2將環形振蕩器60調諧到它的最大振蕩頻率。環形振蕩 器60還包括至少一個分頻器72。該分頻器相對於第二延遲級(圖7中 未示出)的輸出端被布置成串聯連接。分頻器72被設計成以環形振蕩 器60的最高的可能頻率fmax來操作。另外或者可選地，分頻器72被 設計成以環形振蕩器60的最高的實際編程頻率來操作。
圖8示出說明根據本發明一個實施例的PLL電路的方框圖。在圖8 中，用附圖標記80表示PLL電路。PLL電路80包括接收參考信號REF 的第一輸入端81和接收輸入信號IN的第二輸入端82。 PLL電路80還 包括提供輸出信號OUT的輸出端83。輸出端83通過反饋線84被耦合 到第二輸入端82，以便將輸出信號OUT反饋到輸入端82。在圖8的實 施例中，在反饋線84內布置分頻器85。分頻器85包括分頻因子N,該 分頻因子N被用來對輸出信號OUT進行分頻並且提供分頻後的輸出信 號OUT'。該分頻後的輸出信號OUT'然後形成輸入信號IN。
PLL電路80還包括相位檢測器86、環路濾波器87和振蕩器60， 它們被一個接一個地布置，並且被布置在兩個輸入端81、 82和輸出端 83之間。
相位檢測器86被設計成對參考信號REF和輸入信號IN進行互相比 較，並且提供相位差信號X1，該相位差信號X1指示接收到的輸入信號 IN和參考信號REF之間的相位差。
環路濾波器87被設計成對相位差信號X1進行濾波並且提供濾波後 的相位差電壓信號X2。然後將該濾波後的相位差電壓信號X2轉發給振
蕩器60。環路濾波器通常(但不是一定)是數字環路濾波器87。
圖8的實施例中的振蕩器60是壓控振蕩器60 ( VCO)，其通過電 壓信號X2來控制，並且被用來產生具有預定義頻率範圍的輸出信號 OUT。然後壓控振蕩器60根據控制信號CTLW-CTLZ產生周期性振蕩 信號，該振蕩信號然後形成輸出信號OUT。
在當前的實施例中，壓控振蕩器60的電路布置是環形振蕩器60, 並且對應於圖6、圖7所示的環形振蕩器的電路布置。因此，根據本發 明的一個實施例，振蕩器60被設計成提供具有可設定頻率範圍的輸出 信號OUT。為了定義輸出信號OUT的所期望的頻率，振蕩器60包括通 過控制電路88接收不同控制信號CTLW-CTLZ的控制端41W-41Z。利 用這個環形振蕩器60,有可能提供非常寬範圍頻率的輸出信號。然而， 該輸出信號的頻率變化不依賴於或者幾乎不依賴於工藝變化、溫度變化 和電源電壓的變化。
儘管上面已經描述了本發明的示例性實施例，但是本發明不限於 此，而是可以以寬變化來修改。
本領域技術人員將會理解，在不脫離本發明的真實範圍的情況下， 可以進行尤其在電路中的各種變化和修改，並且可以用等同物來代替其 元件。另外，在不脫離其中心範圍的情況下，可以進行許多修改以使特 定情形或材料適合於本發明的教導。
此外，儘管已經主要結合CMOS技術討論了本發明的各實施例，但 是應當理解，本發明的原理還適用於其它技術，例如JFET、雙極技術 等等。而且，所述實施例的延遲級和環形振蕩器的電晶體可以不必是 MOSFET型電晶體，而還可以是JFET、雙極電晶體、IGBT等等。
而且，所給出的數值數據僅僅是為了更好地理解而被給出，然而， 它們不打算將本發明局限於此。
在延遲單元或環形振蕩器的上述實施例中，圖5-8中的延遲單元包 括四對分支，其中它們中的每一對都包括一對反相器。然而，互補分支 對的數量不限於四對，而是還可以是兩對、三對或大於四對。而且，環 形振蕩器也不限於僅僅兩個延遲級，而是還可以包括大於兩個的延遲 級，例如四個、六個或任何數量(偶數)的延遲級。
而且，上面的實施例關於延遲級和相應環形振蕩器的差分結構被描 述。然而，還有可能並且是在本申請的實際範圍內的是，提供沒有這種
差分結構的延遲級。在這種情況下不必提供互補分支對。在這種情況 下，均具有反相器和兩個開關電晶體的單個分支足以並聯連接所期望數 量的分支，以便提供所期望的輸出頻率。
10
11、 12 13、 14 15、 16 17
20A 、 20B 21A、 21B 22A 、 22B 23A、 23B 24A 、 24B 25
26A 、 26B 27
27'、 27" 30A、 30B 31A、 31B
32
33
34
35
36、 37 40、 40'、 40 41W-41Z 60
6卜64 65、 66
70
71
72 80
81、 82
附圖標記列表 延遲級 輸入端 輸出端 電源端 控制端 分支 反相器
反相器的PMOS電晶體 反相器的NMOS電晶體 抽頭
正反饋電路
正反饋電路的NMOS電晶體
開關裝置
開關裝置的部分
開關裝置的NMOS電晶體
開關裝置的PMOS電晶體
反相器
開關電容器裝置
電容器
開關
電晶體
延遲級
控制端
環形振蕩器
輸出端
反饋線
電源電壓調諧電路
啟動調諧電路
分頻器
PLL電路
輸入端83輸出端
84反饋線
85分頻器
86相位檢測器
87環路濾波器
88控制電路
BB控制信號
CTX、 CTL'控制信號
CTLW-CTLZ控制信號
IN輸入信號
IN—P、 IN—N(互補)輸入信號
OUT輸出信號
OUT'分頻後的輸出信號
OUT一P、 OUT一N(互補)輸出信號
PH—O-PH—270輸出信號(具有不同的相位)
REF參考信號
VI電源電壓
VDD、 VSS電源電4立
XI相位差信號
X2濾波後的相位差電壓信號
權利要求
1、一種用於半導體器件的延遲級，包括至少一個延遲分支，至少一個可控開關裝置，用於將預定義數量的所述至少一個延遲分支連接到電源電壓。
2、 如權利要求1所述的延遲級，其中提供至少兩個不同的延遲分 支，並且所述至少一個可控開關裝置被設計成將預定義數量的延遲分支 彼此並聯連接，以便根據並聯連接的延遲分支的數量來提供不同的頻率範圍。
3、 如權利要求2所述的延遲級，還包括至少一個輸出端，用於提 供具有由所述可控開關裝置所設定的輸出頻率的相應輸出信號。
4、 如權利要求2所述的延遲級，其中所述開關裝置包括可控開關， 用於將延遲分支彼此並聯連接。
5、 如權利要求1所述的延遲級，其中所述開關裝置包括可控開關， 用於將所述至少一個延遲分支連接到電源電壓。
6、 如權利要求1所述的延遲級，還包括接收至少一個控制信號的 至少一個控制端，其中所述至少一個控制端被連接到所述可控開關裝置 的相應控制端。
7、 如權利要求1所述的延遲級，還包括接收輸入信號的輸入端。
8、 如權利要求1所述的延遲級，還包括接收第一電源電位的第一 電源端和接收第二電源電位的第二電源端，其中所述第二電源電位低於 所述第一電源電位，並且其中所述電源電壓是從所述第一和第二電源電位得到的。
9、 如權利要求8所述的延遲級，其中所述第一電源電位是正電源 電位，以及所述第二電源電位是負電源電位。
10、 如權利要求1所述的延遲級，其中在至少一個延遲分支內，該 延遲分支通過第 一可控開關可連接到第 一電源端，並且該延遲分支通過 第二可控開關進一步可連接到第二電源端，其中當所述第一和第二可控 開關被切斷時，該延遲分支從所述電源電壓斷開，並且當所述第一和第 二可控開關被接通時，該延遲分支被連接到所述電源電壓。
11、 如權利要求10所述的延遲級，其中所述第一和第二可控開關 是半導體開關。
12、 如權利要求10所述的延遲級，其中所述第一和第二可控開關 是基於CMOS的電晶體。
13、 如權利要求10所述的延遲級，其中所述第一和第二可控開關 是數字開關，所述數字開關被設計成通過向它們的控制端施加數位訊號 來數字地連接或斷開相應的延遲分支。
14、 如權利要求1所述的延遲級，其中每一個延遲分支包括至少一 個反相器。
15、 如權利要求14所述的延遲級，其中所述反相器被連接到接收 輸入信號的輸入端，其中所述反相器通過所述開關裝置被連接到所述電 源電壓，並且其中所述反相器被連接到提供輸出信號的輸出端。
16、 如權利要求14所述的延遲級，其中所有的反相器被連接到公 共輸入端和z^共輸出端。
17、 如權利要求14所述的延遲級，其中每一個反相器包括低輸出 阻抗，並且其中每一個反相器被設計成加載和卸載可連接到延遲級的輸 出端的下遊的另一延遲級的電容負載。
18、 如權利要求1所述的延遲級，其中所述延遲級是差分延遲級， 其由差分電路組成。
19、 如權利要求18所述的延遲級，其中所述差分延遲級包括接收 互補輸入信號的兩個互補輸入端和提供互補輸出信號的兩個互補輸出 端。
20、 如權利要求18所述的延遲級，其中所述差分延遲級包括至少 一對互補延遲分支，每對互補延遲分支都包括第一和第二分支，其中在 一對互補延遲分支內的第一和第二分支中的每一個都包括反相器。
21、 如權利要求18所述的延遲級，其中提供正反饋電路，所述正 反饋電路被布置在所述至少一對互補延遲分支的第一和第二分支之 間，並且為第一和第二分支中的每一個提供正反饋信號以支持振蕩。
22、 如權利要求21所述的延遲級，其中所述正反饋電路包括兩個 電晶體，所述兩個電晶體關於它們的控制端和輸出端彼此交叉耦合。
23、 一種環形振蕩器電路，包括 第一延遲級；以及耦合到所述第 一延遲級的至少 一個第二延遲級， 其中所述第一和第二延遲級中的至少一個包括至少一個延遲分支 和至少一個可控開關裝置，所述至少一個可控開關裝置將相應延遲級的 預定義數量的所述至少 一個延遲分支連接到電源電壓。
24、 如權利要求23所述的環形振蕩器，其中在所述至少一個第一 和第二延遲級內提供至少兩個不同的延遲分支，並且所述至少一個可控 開關裝置被設計成將預定義數量的延遲分支彼此並聯連接，以便根據並 聯連接的延遲分支的數量來提供不同的頻率範圍。
25、 如權利要求24所述的環形振蕩器，其中所述開關裝置包括可 控開關，用於將在所述至少一個第一和第二延遲級內的延遲分支彼此並 聯連接。
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27、 如權利要求23所述的環形振蕩器，還包括振蕩器輸出端，用 於提供具有由所述第一和第二延遲級所設定的振蕩器頻率的振蕩器輸 出信號。
28、 如權利要求23所述的環形振蕩器，其中每一個延遲級包括至 少一個輸入端和至少一個輸出端，其中所述第二延遲級的輸出端被連接 到所述第一延遲級的輸入端，並且其中所述第二延遲級的輸入端被連接 到所述第 一延遲級的輸出端。
29、 如權利要求23所述的環形振蕩器，還包括電源電壓調諧電路， 用於調諧第 一或第二電源電位中的至少一個。
30、 如權利要求23所述的環形振蕩器，還包括啟動調諧電路，用 於將振蕩器調諧到最大振蕩頻率。
31、 如權利要求23所述的環形振蕩器，還包括至少一個分頻器， 所述分頻器被布置成相對於所述第二延遲級的輸出端串聯連接。
32、 如權利要求31所述的環形振蕩器，其中所述分頻器被設計成 以振蕩器的最高的可能頻率來操作。
33、 如權利要求31所述的環形振蕩器，其中所述分頻器被設計成 以振蕩器的最高的實際編程頻率來操作。
34、 如權利要求23所述的環形振蕩器，其中所迷振蕩器是壓控振 蕩器。
35、 一種PLL電路，包括振蕩器，其中所述振蕩器包括第 一延遲級和耦合到所述第 一延遲級 的至少一個第二延遲級，其中所迷第一和第二延遲級中的至少一個包括 至少一個延遲分支和至少一個可控開關裝置，所述至少一個可控開關裝 置將相應延遲級的預定義數量的所述至少一個延遲分支連接到電源電 壓。
36、 如權利要求35所述的PLL電路，其中所述振蕩器是環形振蕩器。
37、 如權利要求35所述的PLL電路，還包括接收輸入信號的第一 輸入端、提供輸出信號的輸出端、以及接收從所述輸出信號得到的第二 輸入信號的第二輸入端。
38、 如權利要求35所述的PLL電路，還包括相位檢測器和環路濾 波器，其中所述相位檢測器、所迷環路濾波器和所述振蕩器被一個接一 個地布置，並且^皮布置在所述輸入端和所述輸出端之間。
39、 如權利要求35所述的PLL電路，其中所述相位檢測器是相位 頻率檢測器。
40、 如權利要求35所述的PLL電路，其中所述相位檢測器被設計 成產生相位差信號，所述相位差信號指示所述第一和第二輸入信號之間 的相位差。
41、 如權利要求35所述的PLL電路，其中所述環路濾波器是數字 環路濾波器。
42、 如權利要求40所述的PLL電路，其中所述環路濾波器包括低 通濾波器，用於對所述相位差信號進行濾波並且提供濾波後的相位差電 壓信號。
43、 如權利要求42所述的PLL電路，其中所述振蕩器由所述濾波 後的相位差電壓信號來控制，然後所述振蕩器產生所述PLL電路的輸出 信號，其中所述輸出信號具有預定義的頻率範圍。
44、 一種搡作用於半導體器件的延遲級的方法，包括 提供至少一個延遲分支和至少一個可控開關裝置；並且 通過向相應開關的相應控制端提供相應的控制信號來切換至少一個開關，以便將相應延遲級的預定義數量的所述至少一個延遲分支連接 到電源電壓。
45、 如權利要求44所述的方法，其中所述預定義數量的延遲分支被彼此並聯連接，以便根據並聯連接的延遲分支的數量來提供不同的頻 率範圍。
46、 如權利要求44所述的方法，其中通過切換所述至少一個開關 來設定所述延遲級的輸出信號的輸出頻率。
47、 如權利要求44所述的方法，其中通過切換能夠切換的開關電 容器網絡的至少一個開關以將至少一個電容器連接到延遲級的輸出 端，從而設定所述延遲級的輸出信號的輸出頻率。
48、 一種用於操作環形振蕩器電路的方法，包括 提供第一延遲級和耦合到所述第一延遲級的至少一個第二延遲級，其中所述第一和第二延遲級中的至少一個包括至少一個延遲分支和 至少一個開關裝置；並且通過向相應開關的相應控制端提供相應的控制信號來切換所述開 關裝置的至少一個開關，以便將相應延遲級的預定義數量的所述至少一 個延遲分支連接到電源電壓。
49、 如權利要求48所述的方法，其中所述預定義數量的延遲分支被;波此並聯連接。
50、 如權利要求48所述的方法，其中調諧至少一個電源電位。
51、 如權利要求48所述的方法，其中將所述振蕩器調諧到最大振 蕩頻率。
52、 如權利要求48所述的方法，其中將所述振蕩器設計成以最高 的可能頻率來操作。
53、 如權利要求48所述的方法，其中所述振蕩器以最高的實際編程 頻率來操作。
全文摘要
本發明公開了一種延遲級、環形振蕩器、PLL電路和方法。一種用於半導體器件的延遲級包括至少一個延遲分支和至少一個可控開關裝置，所述至少一個可控開關裝置將預定義數量的所述至少一個延遲分支連接到電源電壓。
文檔編號H03K5/14GK101174825SQ20071018178
公開日2008年5月7日 申請日期2007年10月29日 優先權日2006年10月27日
發明者E·塞勒 申請人:英飛凌科技股份公司