半導體裝置與其圖案設計方法
2023-06-09 04:39:31
專利名稱：半導體裝置與其圖案設計方法
技術領域：
本發明涉及半導體裝置和其圖案設計方法，進而言之，涉及例如具有陽極激勵器、陰極激勵器等，並將它們集成於一個晶片內的、用來驅動表示顯示器的激勵器等的圖案設計結構及其圖案設計方法。
現有技術下面參照附圖對構成上述用來驅動表示顯示器的激勵器等的半導體裝置予以說明。
上述表示顯示器，有LCD顯示器、LED顯示器、有機EL(電發光)顯示器、無機EL顯示器、PDP(等離子顯示器)、FED(場放電顯示器)等各種平面板顯示器。
下面舉例予以說明。例如，對具有陽極激勵器、陰極激勵器並向有機EL元件提供恆定電流，使有機EL元件發光的，用來驅動有機EL顯示器的激勵器予以說明。EL元件是自發光元件，所以液晶顯示裝置具有不需要後照燈、視野範圍不受限制等諸多優點，有望應用於新時代的液晶顯示裝置。特別是，在實現高亮度、高效率、高應答特性以及多樣化方面，有機EL元件比無機EL元件優越。
上述用來驅動有機EL顯示器的激勵器，是由邏輯系的N溝道MOS電晶體、P溝道MOS電晶體，高耐壓系的N溝道MOS電晶體、P溝道MOS電晶體，謀求低導通電阻化的高耐壓系的N溝道MOS電晶體、P溝道MOS電晶體，以及電平移動用的N溝道MOS電晶體等構成。本文所用的謀求低導通電阻化的高耐壓系的MOS電晶體，使用的是D(Double Diffused)MOS電晶體等。上述DMOS電晶體的結構是，在半導體襯底表面所形成的擴散層上，再擴散導電類型不同的雜質，形成新的擴散層。這些擴散層橫方向的擴散差，將被用來作為實際的溝道長。短溝道的則成為最適於低通導電阻化的元件。
構成上述用來驅動有機EL顯示器的激勵器等各種激勵器的半導體裝置的圖案設計，是將輸出1比特的圖案設計，按所需要的輸出數反覆配置而構成的。
發明內容
這裡，在構成上述用來驅動有機EL顯示器的激勵器時，曾經分別各自構成陽極激勵器、陰極激勵器、存儲部等。由此，把它們裝載在一塊印刷襯底上，因而在成本和尺寸上都不能使人滿意。
於是，有了把陽極激勵器、陰極激勵器、存儲部等集成到一塊晶片上，進而希望實現晶片尺寸的小型化且低成本化的需求。
本發明的半導體裝置和其圖案設計方法的特徵在於將陽極激勵器、陰極激勵器和存儲部集成於一個晶片上，其中與上述存儲部相連接的所需激勵器均等地分配在晶片內，再在其均等分配的各激勵器的附近位置均等地配置各存儲部。
其特徵還在於將與上述存儲部相連接的所需激勵器分成多個組，在每一組都配置各存儲部。
其特徵還在於將與上述存儲部相連接的所需激勵器對峙排列在晶片內的左右或上下位置，各存儲部則配置在晶片的中央部。
圖1示出本發明某一實施方式的半導體裝置的製造方法的斷面圖。
圖2示出本發明某一實施方式的半導體裝置的製造方法的斷面圖。
圖3示出本發明某一實施方式的半導體裝置的製造方法的斷面圖。
圖4示出本發明某一實施方式的半導體裝置的製造方法的斷面圖。
圖5示出本發明某一實施方式的半導體裝置的製造方法的斷面圖。
圖6示出本發明某一實施方式的半導體裝置的製造方法的斷面圖。
圖7示出本發明某一實施方式的半導體裝置的製造方法的斷面圖。
圖8示出本發明某一實施方式的半導體裝置的製造方法的斷面圖。
圖9示出本發明某一實施方式的半導體裝置的製造方法的斷面圖。
圖10示出本發明某一實施方式的半導體裝置的製造方法的斷面圖。
圖11示出本發明某一實施方式的半導體裝置的圖案設計平面圖。
圖12示出現有半導體裝置的圖案設計平面圖。
實施方式下面參照圖，對有關本發明的半導體裝置及圖案設計方法的一種實施方式進行說明。在本實施方式下，以用有機EL顯示器作為表示顯示器為例，對用來驅動有機EL顯示器的，由各種MOS電晶體混裝而成的激勵器的半導體裝置進行說明。
上述用來驅動有機EL顯示器的激勵器，是由圖10(a)從左側開始的邏輯系(例如3V)N溝道型MOS電晶體及P溝道型MOS電晶體、電平移動用(例如30V)N溝道型MOS電晶體、高耐壓系(例如30V)N溝道型MOS電晶體，以及圖10(b)由左側開始的謀求低通導電阻化的高耐壓系(例如30V)N溝道型MOS電晶體、高耐壓系(例如30V)P溝道型MOS電晶體、以及謀求低通導電阻化的高耐壓系(例如30V)的P溝道型MOS電晶體所構成。另外，為了便於說明和區別上述高耐壓系的MOS電晶體與謀求低通導電阻化的高耐壓系的MOS電晶體，在下面的說明中，把謀求低通導電阻化的高耐壓系的MOS電晶體稱為SLED(Slit channel by counter doping with extended shallowdrain)MOS電晶體。
用來驅動有機EL顯示器的，由各種MOS電晶體混載而成的激勵器的半導體裝置。如圖10所示，將具有上述高耐壓系的P溝道型MOS電晶體和上述謀求低通導電阻化的高耐壓系的P溝道型SLED MOS電晶體所構成的N型阱23，作為段差高部，由其它各種MOS電晶體構成的P型阱22，作為段差低部。換言之，是將微細邏輯系列(例如3V)的N溝道型MOS電晶體及P溝道型MOS電晶體配置在段差低部而構成。
下面對上述半導體裝置的製造方法予以說明。
首先，在圖1中為了劃定構成各種MOS電晶體的區域，採用LOCOS法，在P型半導體襯底(P-sub)21內形成P型阱(PW)22和N型阱(NW)23。即，(省略圖示說明)在上述襯底21的N型阱區域的上方形成墊氧化膜和氮化矽膜，並將它們作為掩膜。例如，用約80KeV加速電壓、8×1012/cm2的離子注入條件，注入B(硼)離子，形成離子注入層。然後，將上述氮化矽膜作為掩膜，採用LOCOS法場效氧化襯底表面，形成LOCOS膜。這時，在LOCOS膜形成區域的下方，被離子注入了的硼離子擴散到襯底內部，形成P型層。
其次，除去上述墊氧化膜和氮化矽膜之後，將上述LOCOS膜作為掩膜，在襯底表面，以約80KeV的加速電壓、9×1012/cm2的離子注入條件，注入P(磷)離子，形成離子注入層。接著，除去上述LOCOS膜之後，將注入到上述襯底的各種雜質離子熱擴散形成P型阱和N型阱，如圖1所示，在上述襯底21內所形成的P型阱22配置在段差低部，N型阱23配置在段差高部。
如圖2所示，為了按各MOS電晶體元件分離，採用LOCOS法，形成500nm左右的元件分離膜24，利用熱氧化法，在這個元件分離膜24以外的活性區域上形成厚達80nm左右的高耐壓用的柵氧化膜25。
將保護膜作為掩膜，形成第1低濃度N型及P型的源、漏層(以下稱LN層26，LP層27)。也就是說，首先在用未圖示出的保護膜覆蓋了LN層形成區域上以外的區域的狀態下，在襯底表層，用約120KeV的加速電壓、8×1012/cm2的離子注入條件，注入磷離子，形成LN層26。然後，在用保護膜(PR)覆蓋LP層形成區域上以外的區域的狀態下，在襯底表層，用約120KeV的加速電壓、8.5×1012/cm2的離子注入條件，注入硼離子，形成LP層27。實際上，經過後來的退火工序(例如在1100℃的N2氣中，2小時)，上述被離子注入了的各離子種被熱擴散，成為LN層26和LP層27。
接著，在圖3中，在P溝道型和N溝道型SLEDMOS電晶體形成區域所形成的上述LN層26之間和LP層27之間，將保護膜作為掩膜，分別形成第2低濃度N型及P型的源、漏層(以下稱SLN層28及SLP層29)。即，首先在用未圖示出的保護膜覆蓋了SLN層形成區域上以外的區域的狀態下，在襯底表層，用約120KeV的加速電壓、1.5×1012/cm2的離子注入條件，注入磷離子，形成與上述LN層26相連接的SLN層28。然後，在用保護膜(PR)覆蓋SLP層形成區域上以外的區域的狀態下，在襯底表面，例如用約140KeV的加速電壓、2.5×1012/cm2的離子注入條件，注入二氟化硼離子(49BF2+)，形成與上述LP層27相連接的SLP層29。上述LN層26和上述SLN層28或上述LP層27和上述SLP層29的雜質濃度設定為幾乎相同或某一方較高。
圖4示出，將保護膜作為掩膜，形成高濃度的N型及P型的源、漏層(以下稱N+層30，P+層31)，即，首先在用未圖示出的保護膜覆蓋了N+層形成區域上以外的區域的狀態下，在襯底表層，例如用約80KeV的加速電壓、2×1015/cm2的離子注入條件，注入磷離子，形成N+層30。然後，用保護膜(PR)覆蓋P+層形成區域上以外的區域，在襯底表層，例如用約140KeV的加速電壓、2×1015/cm2的離子注入條件，注入二氟化硼離子，形成P+層31。
如圖5所示，將具有比形成上述SLN層28和SLP層29用的掩膜開口徑(參照圖3)還細的開口徑的保護膜作為掩膜，在與上述LN層26相連接的SLN層28的中央部以及與上述LP層27相連接的SLP層29的中央部，分別離子注入逆導電型的雜質，由此形成將該SLN層28和SLP層29分斷開的P型體層32和N型體層33。即，首先在用未圖示出的保護膜覆蓋了P型層形成區域上以外的區域的狀態下，在襯底表層，例如用約120KeV加速電壓、5×1012/cm2的離子注入條件，注入二氟化硼離子，形成P型體層32。然後，在用保護膜覆蓋N型層形成區域上以外的區域，在襯底表面，例如用約190KeV的加速電壓、5×1012/cm2的離子注入條件，注入磷離子，形成N型體層33。有關上述圖3～5所示的離子注入工程的作業工序，是可以適當變化的，在上述P型體層32和N型體層33的表層部構成溝道。
圖6示出，在上述通常耐壓用的微細化N溝道型和P溝道型MOS電晶體形成區域的襯底(P型阱22)內，形成第2P型阱(SPW)34以及第2N型阱(SNW)35。
即，將在上述通常耐壓的N溝道型MOS電晶體形成區域上具有開口的未圖示出的保護膜作為掩膜，在上述P型阱22內，例如用約190KeV的加速電壓、1.5×1013/cm2的第1離子注入條件，注入硼離子，然後再用約50KeV的加速電壓、2.6×1012/cm2的第2離子注入條件，注入相同的硼離子，形成第2P型阱34。將在上述通常耐壓用的P溝道型MOS電晶體形成區域上具有開口的保護膜(PR)作為掩膜，在上述P型阱22內，例如用約380KeV的加速電壓、1.5×1013/cm2的離子注入條件，注入磷離子，形成第2N型阱35。在沒有380KeV的高加速電壓發生裝置的情況下，也可以採用190KeV的加速電壓、1.5×1013/cm2的離子注入條件，注入2價磷離子的雙電荷方式。接著，再用約140KeV的加速電壓、4.0×1012/cm2的離子注入條件，注入磷離子。
其次，除掉通常耐壓用N溝道型及P溝道型MOS電晶體形成區域上和電平移動用N溝道型MOS電晶體形成區域上的上述柵氧化膜25之後，如圖7所示，在這個區域上，再重新形成所需厚度的柵氧化膜。
即，首先用熱氧化法，全面形成用於電平移動用N溝道型MOS電晶體的、厚度約為14nm(這個階段約為7nm，在形成後述的通常耐壓用柵氧化膜時，膜的厚度變厚)的柵氧化膜36。接著，除掉在通常耐壓用的N溝道型及P溝道型MOS電晶體形成區域上所形成的上述電平移動用的N溝道型MOS電晶體的柵氧化膜36之後，在這個區域，用熱氧化法形成通常耐壓用的、薄的柵氧化膜37(約7nm厚)。
然後，如圖8所示，全面形成厚度約為100nm的多晶矽膜，以POCl3作為熱擴散源，對該多晶矽膜進行熱擴散，並導電化，之後，在這個多晶矽膜上，堆積厚度約為100nm的鎢矽化物膜，和厚度約為150nm的SiO2膜，用未圖示出的保護膜進行圖案設計，形成各個MOS電晶體用的柵電極38A，38B，38C，38D，38E，38F，38G。上述SiO2膜，在圖案形成時，起到硬掩膜的作用。
其後，如圖9所示，再形成上述通常耐壓用N溝道型和P溝道型MOS電晶體用的低濃度源、漏層。
即，首先，將覆蓋通常耐壓用的N溝道型MOS電晶體用的低濃度源、漏層形成區域上以外的區域的未圖示出的保護膜作為掩膜，，用約20KeV的加速電壓、6.2×1013/cm2的離子注入條件，注入磷離子，形成低濃度的N-型源、漏層39。再以覆蓋在通常耐壓用P溝道型MOS電晶體用的低濃度源、漏層形成區域上以外的區域上的保護膜(PR)作為掩膜，用約20KeV的加速電壓、2×1013/cm2的離子注入條件，注入二氟化硼離子，形成低濃度的P型源、漏層40。
如圖10所示，用LPCVD法形成約250nm厚的TEOS膜41，將上述柵電極38A，38B，38C，38D，38E，38F，38G全面覆蓋，將在上述通常耐壓用N溝道型和P溝道型MOS電晶體形成區域上具有開口的保護膜(PR)作為掩膜，各向異性腐蝕上述TEOS膜41。這樣，如圖10所示，在上述柵電極38A，38B的兩側壁部就形成了側壁襯墊膜41A，用上述保護膜(PR)覆蓋的區域上的TEOS膜41仍保留。
將上述柵電極38A、側壁襯墊膜41A和上述柵電極38B、側壁襯墊膜41A作為掩膜，形成用於上述通常耐壓用的N溝道型和P溝道型MOS電晶體的高濃度源、漏層。
即，將覆蓋在用於通常耐壓用N溝道型MOS電晶體的高濃度源、漏層形成區域上以外的區域上的未圖示出的保護膜作為掩膜，用約100KeV的加速電壓、5×1015/cm2的離子注入條件，注入As(砷)離子，形成高濃度的N+型源、漏層42。再以覆蓋在用於通常耐壓用P溝道型MOS電晶體的高濃度源、漏層形成區域上以外的區域上的未圖示出的保護膜作為掩膜，用約40KeV的加速電壓、2×1015/cm2的離子注入條件，注入二氟化硼離子，形成高濃度的P+型源、漏層43。
以下，省略了圖示說明。在全面形成由TEOS膜及BPSG膜等構成的厚度約600nm的層間絕緣膜之後，再形成與上述各高濃度源、漏層30、31、42、43觸點接續的金屬布線層。這樣就完成了構成上述用來驅動表示顯示器的激勵器的通常耐壓用N溝道型MOS電晶體、P溝道型MOS電晶體；電平移動用N溝道型MOS電晶體；高耐壓用N溝道型MOS電晶體、P溝道型MOS電晶體；謀求低導通電阻化的高耐壓用的N溝道型SLED MOS電晶體、P溝道型SLED MOS電晶體。
在此，本發明的特徵在於如下的高效率的圖案設計方法，即在用來驅動表示顯示器的激勵器，例如供給有機EL元件(有機電發光元件)恆定電流，使有機EL元件發光的驅動有機EL顯示器用的激勵器等中，將陽極激勵器、陰極激勵器、存儲表示數據等的存儲部、控制器等集成於一個晶片時的高效率的圖案設計方法。
以下，利用簡化附圖，對本發明的圖案設計結構加以簡略說明。
圖11(a)示出，將陽極激勵器、陰極激勵器、存儲部、控制器等集成於一個晶片內的情形。從圖11(a)圖面的左上方開始配置32位的陽極(整流子片SEG)激勵器區域10、128位的陰極(公用COM)激勵器區域11、32位的陽極激勵器區域12，從圖面的左下方開始，配置32位的陽極激勵器區域13、10位的標記用陽極激勵器區域14、10位的標記用陽極激勵器區域15、32位的陽極激勵器區域16。各自的激勵器區域，以輸出1比特時的輸出區域為單位，按所需要輸出的量反覆配置，構成輸出比特群。
在晶片的中央部，使其它的邏輯(LOGIC)部17位於中間，在對稱的位置(本實施方式下，為左右對稱，但晶片內的排列也可以上下對稱)上配置作為存儲部的SRAM(靜態RAM)18、19，從該SRAM18、19引出的輸出布線20，分別與上述陽極激勵器區域10、12、13、16相連接。
這樣本發明，是將與SRAM相連接的陽極激勵器配置在晶片內的四個角落，並將SRAM與各陽極激勵器區域10、12、13、16相對應分成2份，分別與配置在晶片左端部的陽極激勵器區域10和13的組，以及配置在晶片右端部的陽極激勵器區域12、16的組相對應，從而便於布線20的折回。
即，將現有的(圖12)的結構和上述圖11(a)的結構，做比較加以說明。如圖12所示，是將所有的與激勵器相對應的輸出墊1，在晶片內排成一列，從配置在一處的存儲部2，向各輸出墊1折回布線3，所以需要有布線3的折回空間(圖中的橢圓區域)，僅這個空間就增大了晶片的尺寸。
對此，如圖11(a)所示，本發明將與SRAM相連接的激勵器(本實施方式下為陽極激勵器)配置在晶片內的四個角落，與該各陽極激勵器區域10、12、13、16相應，將SRAM分成2份，在陽極激勵器區域10、12、13、16和SRAM18、19之間進行布線20，這樣就減小了折回空間。
下面將圖11(b)所示的結構與上述圖11(a)所示的結構予以對比說明。圖11(b)所示的結構，與圖11(a)所示的結構相同，都是將與SRAM相連接的激勵器(本實施方式下為陽極激勵器)配置在晶片的四個角落，但與各陽極激勵器區域10、12、13、16相連接的SRAM(18、19)被配置在一處，所以，布線20的折回空間則比上述圖12的小，而比上述圖11(b)的大。
另外，圖11(a)的結構，因布線長度也是左右對稱，所以與上述圖11(b)、圖12的結構相比，也能減少阻抗所導致的影響，可以抑制顯示偏差。
如上所述，例如將具有陽極激勵器、陰極激勵器、存儲部和控制器等的用來驅動有機EL顯示器的激勵器集成在一個晶片上，將存儲部分成2份，從而使與該存儲部和各激勵器相連接的折回布線長度變短，所以可以縮小晶片尺寸，降低成本。
在本實施方式下，與存儲部相連接的陽極激勵器區域10、12、13、16均等地配置在晶片的四個角落，當把該陽極激勵器區域10、12、13、16分成2組時，將與各組相對應的存儲部分成2份(SRAM18、19)，或也可再細分。
在本實施方式下，以有機EL顯示器作為表示顯示器為例，對其激勵器驅動用進行了說明。但本發明並非僅局限於此，也適用於，例如，LCD顯示器、LED顯示器、無機EL顯示器、PDP(等離子顯示器)、FED(場發射顯示器)等的各種平板顯示器的激勵器驅動用。
發明的效果根據本發明，當將具有陽極激勵器、陰極激勵器和存儲部等的用於驅動表示顯示器的激勵器集成於一個晶片時，將與存儲部相連接的激勵器區域在晶片內均等地分配，與均等分配的各個激勵器區域相對應，將存儲部分割配置，從而簡化了存儲部與激勵器之間的布線折回，通過縮短布線長度來謀求縮小晶片尺寸。
權利要求
1.一種將陽極激勵器、陰極激勵器和存儲部集成到1個晶片的半導體裝置，其特徵在於將與上述存儲部相連接的所需激勵器均等地分配到晶片內，再在其均等分配的各激勵器的附近位置均等地配置各存儲部。
2.權利要求1所記載的半導體裝置，其特徵在於將與上述存儲部相連接的所需激勵器分成多個組，並在每個組配置各存儲部。
3.權利要求1或權利要求2所記載的半導體裝置，其特徵在於將與上述存儲部相連接的所需激勵器對峙排列在晶片內的左右或上下位置，各存儲部則配置在晶片的中央部。
4.一種將陽極激勵器、陰極激勵器和存儲部集成到1個晶片的半導體裝置的圖案設計方法，其特徵在於將與上述存儲部相連接的所需激勵器均等地分配到晶片內，再在其均等分配的各激勵器的附近位置均等地配置各存儲部。
5.權利要求4所記載的半導體裝置的圖案設計方法，其特徵在於將與上述存儲部相連接的所需激勵器分成多個組，並在每個組配置各存儲部。
6.權利要求4或權利要求5所記載的半導體裝置的圖案設計方法，其特徵在於將與上述存儲部相連接的所需激勵器對峙排列在晶片內的左右或上下位置，各存儲部則配置在晶片的中央部。
全文摘要
將激勵器驅動用的半導體裝置集成於一個晶片內。本發明的半導體裝置是在具有陰極激勵器、陽極激勵器以及存儲部的用來驅動表示顯示器的激勵器中,將與上述存儲部相連接的陽極激勵器區域10、12、13、16在晶片內均等分配,並在其均等分配的各陽極激勵器區域10、12、13、16的附近位置均等地配置SRAM18、19,從而簡化了布線的折回,可縮小晶片尺寸。
文檔編號H01L27/085GK1373506SQ0210670
公開日2002年10月9日 申請日期2002年2月28日 優先權日2001年2月28日
發明者原口善考, 武石直英 申請人:三洋電機株式會社