可在線編程自動控制用全方位計算機類集成電路的製作方法

2023-05-28 00:54:31

專利名稱：可在線編程自動控制用全方位計算機類集成電路的製作方法
技術領域：
本發明涉及一種由快擦寫存儲器(Flash Memory)ETOX和可編程邏輯器件CPLD以及中央處理單元CPU和一些專用單功能器件構成新型計算機系統電路。
目前的現有技術中，複雜的高級智能自動控制系統一般都是由數片以上不同功能的集成電路經印製電路板安裝連結構成控制核心，有些甚至由數塊印製電路板組裝而成，這樣的控制器不但體積大、功耗高、製造工藝複雜、成本高，而且其功能比較單一，安裝維護困難，環境條件要求高，升級換代硬體變動大；加上目前集成電路的可實現功能一般都有可知性和局限性，有一定自動控制電路應用經驗的人便能通過IC解密進行產品分析，了解其工作原理，進行仿造，嚴重影響開發者的有效權益。針對這些問題不少有實力的電子元件開發製造商都在尋求解決之道，並在許多領域都取行了巨大成就，如微處理器的功能和速度不數升級換代，可編程邏輯器件PLD、EPLD、FPGA、CPLD的不斷推成出新和存儲器EPROM、EEPROM、ETOX等的不斷湧現和功能增強完善等，就可見成就非凡，但遺憾的是，智能自動控制雖做為計算機應用的一大主流不斷壯大起來，但針對該領域對體積和功耗要求以及產品性價比的特殊性並沒有引起電子元件開發製造商家的足夠重視，到目前為止，其特色產品單片機的發展速度遠不如微處理器的發展勢頭，只在其運算速度和功能上稍有進步，其可編程接口器件PSD和可編程器件FPGA、EPLD和CPLD的出現雖帶來了一定改進，但在體積和耗及保密性三個方面卻還不能滿足高級智能自動控制領域的需求。另外，與控制器接口的傳感器方面，隨著光電技術的日益完善，其在抗幹擾性和穩定性以及精度等方面的優勢，必將在一定領域取代模擬壓電傳感器，加上V/F技術的一些優勢不斷超越A/D轉換器；在執行件方面，PWM控制隨著大功率半導體器件發展，在自動控制中也將日益普及，與之匹配的計數器和定時器在自動控制系統中的使用量也必然直線上升。
本發明的目的就是針對以上因素，設計一種通用性強，靈活性高，功能齊全的自動控制專用微型計算機電路，使之成為即能獨立完成從與傳感器接口的數據採集到運算處理到發出執行指令等功能，又有較強的外設接口和與上級機接口的擴展能力的自動控制計算機電路，達到進一步減小控制器體積和功耗，增加其通用性，靈活性及保密性。
本發明的方案是運用現在比較成熟和先進的Flash Memory和CPLD等技術，將一種新型可在線編程的中央處理單元CPU，接口計數器/定時器陣列單元CTU(CTR TIMER UNIT)，全局多路輸出定時單元D/T，可編程邏輯器件CPLD和擴展數據綬衝存儲單元SRAM以及用於器件間可變連接埠編程配置的可編程內部連線PI(Programmable Intercnnect)支持器件編程或兼做用戶存儲器的單向型ETOX存儲器以及快邏輯運算單元FALU(FlashALU)，輸出埠數據寄存器陣列PDR和可編程器件編程監控器PPC(Programmable Programme Control)內部時鐘源等集成在一個或幾個矽晶片上封裝在一起構成全方位自動控制用計算機集成電路，對電路內部有常規接法的埠(數據總線或特定指令線)進行定點連結，得以縮短邏輯延遲和簡化電路結構及編程工作，而有適當變化的埠用配置寄存器CPR實現編程配置；這種有機組合的方式對簡化內部構造和外部引腳連結以及提高速度和保密性與降低功耗均有很大作用。本發明由兩級可編程級連型計數器做CPU的時序數據生成器，與只讀型SRAM存儲器構成的時序解碼器和時序修正解碼器相組合，構成16位控制指令代碼生成系統，其指令線的低10位為器件內SRAM型主隨機讀寫存儲器的讀寫地址專用，高6位形成指令線控制中央處理單元的運算和與外圍的數據交換工作，其運算器由可編程的加減法器和乘除法器及高速刷新的可編程邏輯器件CPLD以及查找表運算體系四部分構成，其中的乘除器採用獨特的混行運算體系，不但結構簡單，而且運算速度快，邏輯運算由高速刷新的CPLD和尋址查表結合，由CPLD可完成寬位的簡單邏輯運算，以減小對尋址查表存儲器資源佔用量。本發明的另一特色是採用大量不同功能和型號的計數器和定時器構成共數據總線，統一分配與CPU進行數據交換控制，獨立使用外接功能端，能實現多路同步數據採集及PWM指令生成，可由配置寄存器及解碼器進行器件功能設置的接口計數器定時器系統；其中的加計數器有計數和計時兩種工作模式，可與不同頻率源的光/電傳感器或V/F轉換接口，代替A/D轉換器，可逆計數器則用於不間斷精確定位跟蹤或周期性可逆速度測試，而定時器可工作於數/頻模式或數/時模式分別用於D/F轉換或PWM定時；而可編程計數器用於調頻調幅交流電的相位角生成，與定時器和輸出寄存器結合，在CPU的支持下可構成寬頻帶的調頻調幅信號生成用於單向或三相可逆的調頻調速。本發明還針對不同接口數據採集的特性設計出可編程多路輸出定時單元D/T用於計數器的採樣周期定時和CPU及片外所需時間定時。本發明還在中央連線陣上配置了一個小規模可編程邏輯器件CPLD以補充適量的邏輯變量。本發明採用四個分立讀寫地址及數據結的SRAM存儲器做為擴展數據綬衝存儲器，串行輸入和輸出的可用於與上級機或遙控器接口進行數據交換，16位並行輸入和輸出的可用於與外圍器件接口補充內部數據採集體系或指令生成體系的不足；四個存儲器的對外接口能立相互獨立，可實現互不幹擾的同步工作。本發明採用三個相互連接的可編程內部連線PI將內外可變連結端分片集中起來實現編程連結，其中PI1主要用於CTU和FALU與外部信號源和內部信號源的編程配置，其中16線輸出兼作PI2的輸入信號；PI2用於各器件輸入和輸出信號的編程配置，是器件的中央可編程連線陣；PI3主要用於指令輸出埠的優化連接作用，用於提高輸出位置的靈活性和減少不必要的輸出數量，其特點是每個輸出均為輸出三態門的門閂，埠為低電平時輸出引腳為低電平，為高電平時該引腳為高阻抗狀態。本發明中的內部非易失性ETOX存儲器的工作為單向型，即只能通過電路引腳進行寫和擦除操作，其讀寫操作地址均由內部計數器產生，且不能向編程數據端輸出存儲數據，ETOX的讀操作分為等容量的四塊，其中第一塊為支持器件編程配置專用，第二、三、四塊兼作器件編程配置用和用戶數據存儲器；ETOX的寫和擦作操作可分為四塊以上，其中配置專用塊只能整片擦除，其餘塊可分為數個擦除保護區以用於保護不同的用戶數據，第二、三、四塊有兩路輸出允許三態門，分別為編程配置輸出和用戶數據輸出，與讀地址同時被選定，因此可實現器件的編程配置和執行用戶程序中的片內尋址查表互不幹擾。本發明針對較多獨立智能自動控制設備中均有內燃機的特點，在內部設計了一個應用於內燃機動力特性控制的快邏輯單元用於柴油機或汽油機的自動控制。本發明還針對單相或三相調頻調幅的特點，將數個用於大功率電晶體開關控制的6位的寄存器組成共輸入數據線，由CPU的指令系統統一分配寫操作，而每個寄存器均有一個來自PI2的輸出允許信號，並行輸出的輸出寄存器陣。本發明建議採用內部時鐘信號源以獲得最佳器件編程和CPU主頻以及乘除運算三者的時鐘頻率；而三信號的最高頻率不同，有效解決方案是可經分頻後提供適當的頻率，同時晶振信號和多種分頻信號還被送到PI2供用戶選用。
本發明與現有技術相比有以下十大優點1、可編程的全方位構造方案可應用於不同領域，是一種通用性強的全方位解決方案，對減小自動控制系統的體積和功耗有極大作用。
2、豐富的接口計數/定時系統可構成多路同步數據採集和PWM指令輸出體系，對提高系統的整體信號響應性和控制精度有很好作用。
3、簡化的接線方案，器件採用可編程內部連線實現可變埠的編程連結，可實現優於印製電路板的連結方式，實現隱性連結，減少集成電路引腳的數量。
4、新方案的運算處理指令生成體系，可實現及為靈活的控制方案和隨意調節運算周期，能完成新穎的程序運作模式用於個性設計。
5、快捷的算術四則運算能力，完成16位加減法運算只需3個時鐘周期，16×16或32÷16位運算只需20個時鐘周期，運算位數減少還可以減少運算周期，速度可以高出目前各類16位單片機的數倍。
6、採用高速刷新的CPLD做為邏輯運算單元，可實現數百種以上的邏輯運算功能，不但超越單片機中ALU的能力，還能適當代替查表運算，減少系統對存儲器容量的需求。
7、靈活的運算擴展能力，中央處理單元除可實現內部尋址查表外，還能實現外部尋址，且其尋址能力可達28位。
8、靈活的數據擴展能力，分立操作的綬衝存儲器SRAM可與外部進行數換，即能實現單純的數據擴展，補允內部數據系統的不足，又能與上級機或遙控器接口形成子控制系統，而且這些擴展可同步實現、互不幹擾。
9、彈性的資源配置方案，整個器件中各可編程部分的編程體系相互獨立，共同分享內部ETOX存儲器的數據資源，由可編程器件配置監控器集中分配，可實現各可編程部分的任意性擴張或壓縮，加上CPU的尋址能力可為內部，也可為外部，形成各部分存儲數據資源的調補核心。
10、器件的高保密性，整個集成電路內硬體配置和軟體均由內部單向型ETOX存儲器提供，可實現除最基本的輸入和輸出埠外，整個器件的編程配置和執行用戶程序均處於保密狀態，形成從數據的有效數位和採樣周期以及中央處理器的運行程序和運算程式均不會被外部測試出的特點，而且其保密特性分為三級，高保密級佔1/4總存儲量，用於存放器件編程器和中央處理器的主時序解碼和時序修正解碼單元以及器可編程內部連線陣PI與可編程全局定時單元D/T的數據，剩下部分可用於存放CPLD的編程數據；保密級佔3/4總存儲量，用於存放CPU中CPLD和PI的編程數據或用戶數據存儲器，其任意部分在器件編程監控器允許的情況下均能被CPU讀取；次保密級是通過對片外存儲器的密碼解碼實現外部存儲器數據的保密能力。
下文以一種具體實施方案的具體結構結合附圖對本發明作進一步詳細的說明。


圖1所示為本發明具體實施方式
的總體電路結構示意框圖。
圖2為圖1所示中ETOX存儲器的讀操作電路結構示意圖。
圖3為圖1所示可編程配置體系的總體分布示意框圖。
圖4為圖3所示中兩種基本存儲單元的電路結構示意5為圖3所示中可編程體系中器件編監程控監控器PPC和SRAM13-16的電路結構示意圖。
圖6所示為圖3所示中SRAM1-12及PI1-10的局部電路示意圖。
圖7為圖3所示中SRAM17-20的電路結構示意圖。
圖8為圖3所示中PI9-13和SRAM21-26及16×16位配置寄存器CPR的電路結構示意圖。
圖9為圖1所示中接口計數器定時器單元CTU的總體分布示意圖。
圖10為圖9所示中加計數器單元的電路結構示意圖。
圖11為圖9所示中可逆計數器單元的電路結構示意圖。
圖12為圖9所示中減計數定時器單元的電路結構示意圖。
圖13為圖9所示中可編程計數器單元的電路結構示意圖。
圖14為圖9所示為接口系統與CPU進行數據交換控制信號生成的指令解碼單元電路結構示意圖。
圖15為圖1所示中CPU的特徵電路結構示意圖。
圖16為圖15所示中算術四則運算器的電路結構示意圖。
圖17為圖16所示中16-32位移位寄存器的電路結構示意圖。
圖18為圖16所示1-16位寄存器的電路結構示意圖。
圖19為圖15所示中CPLD單元電路結構示意圖。
圖20為圖1所示中SRAM擴展數據綬衝存儲器單元電路結構示意圖。
圖21為圖1所示中輸出數據寄存器陣PDR的電路結構示意圖。
圖22為圖1所示中快邏輯運算單元FALU的電路結構示意圖。
圖23為圖1所示中可編程多路輸出全局定時單元D/T的電路結構示意框圖。
圖1所示為本發明具體實施方式
的總體電路結構示意框圖，如圖所示，集成電路由中央處理單元CPU，接口計數器定時器單元CTU，快邏輯運算單元FALU，可編程內部連線PI，輸出埠數據寄存器PDR，可編程全局多路輸出定時單元D/T，複雜可編程邏輯器件CPLD以及SRAM擴展綬衝存儲單元，ETOX存儲器和器件編程監控器PPC和內部晶振源組成，其中由CPU、CTU、FALU、PI、PDR、D/T構成用戶體系的主系統，ETOX存儲器和器件編程監器PPC構成器件編程系統，SRAM做為CPU的擴展數據綬衝存儲器，CPLD可進行一定的邏輯處理用以補允在不同應用中邏輯關係的個性變化引起的邏輯變換；ETOX除用於支持器件編程外，多達3/4的存儲器可兼用戶數據存儲器，圖中所標示數字的外部連線為集成電路的引腳連線，1為與外設信號源接口的輸入端，2與外設執行件接口的指令信號輸出端，3為數據IQ，4為器件編程監控器的指令及數據輸入埠；針對不同應用領域的個體差別，可將接口輸入輸出線1和2的部分埠合用電路引腳構成系列化有相同內部構造不同引腳數量的集成電路。
圖2所示為圖1所示中ETOX存儲器的讀操作電路結構示意圖，如圖所示，存儲器被分為等容的4塊，其中第一塊只有一路地址和一組256位寬度的數據線，第二、三、四塊則均有兩組地址線和兩路256位的輸出數據線，其地址輸入和數據輸出三態門為連鎖控制，即選定讀地址時其數據輸出口也被選定；如圖所示，四塊存儲單元均可被器件編程監控器選中用於支持器件編程，第二、三、四塊可以被CPU尋址做為用戶設置數據及運算程序數據存儲器，其256位輸出經16個16位綬衝三態門選址後變為16位與CPU的數據線匹配。圖中所示數碼的連線1是器件編程監控的讀地址及片選信號線，2是編程數據輸出線，3是CPU尋址地址及片選線，4是用戶數據輸出線。
圖3所示為圖1所示中可編程配置體系的總體分布示意圖，如圖所示，整個器件由26個分立讀寫地址和數據線的SRAM存儲器和13個可編程內部連線陣PI及16個配置寄存器CPR構成用戶可編程體系的主體，經兩級編程監控體系PPC1和PPC2實現分片編程，第一級編程體PPC1控制256位的寬位型第二級PPC2是用專用綬衝存儲器把第一級的256位數據分解成8位或16位的窄位編程模式。本單元外接連線中標有數字代碼1為控制編程監控器的指令操作輸入信號，標有數碼2的為來自ETOX的256位寬度編程數據，沒有標註數字代碼的輸入輸出線在相應的局部放大圖中說明。
圖4所示為圖3中可編程體系中的兩種基本存儲單元電路示意圖，圖(a)為可編程連內部連線PI的基本存儲單元，圖(b)為分立讀寫地址及數據線的SRAM存儲器的基本存儲單元。兩種存儲單元有相同的寫操作結構，但讀結構完全不同，圖(a)中的存儲數據用作三態門的門閂，該電平有效時輸出電平與輸入電平相同，無效時該門處於高阻抗狀態。圖(b)中的存儲器用於輸出數據存放，當讀輸入有效時，輸出端輸出存儲器的數據，輸入無效時三態門處於高阻抗狀態；圖中所示CP為寫字線，DIN為輸入數據處理，IN和OUT分別為PI的輸入和輸出及SRAM的讀字線和輸出數據。
圖5為圖3所示的可編程器件編程監控器PPC和SRAM13-16組成的等效電路結構示意框圖，如圖所示本部分由4個SRAM存儲器(SRAM字符後的數字代碼為相應於圖3中的代碼，字符下的乘式表示存儲陣列數量，左邊長方框為編程寫地址解碼器，右邊為讀地址解碼器，標示數字為解碼器的解碼能力，上方為輸入綬衝器，下邊長方框為輸出綬衝三態門陣列，所標乘式為輸出三態門組數和每組的位數乘式，上方的輸入線為寫數據線，下方為讀數據線，圖6、7、8中SRAM存儲器的標註方法與本圖相同，故在相應文段中不再重複說明)和15個同步計數器CTR以及4個地址解碼器和1個定時與一定的基本邏輯器件構成，其中的CTR2、4、6、8、13為可預置型，CTR1、3、7、14有溢出位，其中CTR14有5個進位溢出端分別在第3、15、95、127、255計數值時在相應埠輸出高電平，4個解碼器中，除BIN/COT2外均有地址鎖存功能，BIN/COT2的輸出允許之一ST1端與BIN/COT1、BIN/COT3等器件的鎖存信號端相連，其輸出為低有效，在其餘器件鎖存數據時，在另一輸出允許ST2有效時才輸出解碼有效數據，BIN/COT1、BIN/COT2共用地址數據。如圖所示，器件編程監控器上的RC電路上電後將激發一組邏輯電路自動將ETOX存儲器的編程專用塊的最低1KB數據分32個周期下載到SRAM13另一組邏輯電路在裝載數據進行兩個時鐘周期後自動把SRAM13的最低512位分16個時鐘周期下載到SRAM14，SRAM13下載完畢時其計數器輸出溢出信號，關閉自動下載程序，同時將SRAM14的16位數據分別預置入CTR2和CTR6，經過一個時鐘周期後，SRAM13的32位數據寫入可編程編程監控器的相應器件內，開始可編程的編程監控程序，SRAM14的讀地址數據由CTR4提供，CTR4的預置數據由一個半加器提供，該半加器的一組5位數據來自集成電路引腳的運行模式選控端，另一組為1位來自器件的原始設置端；由SRAM13的32位輸出控制整個器件的編程工作，當SRAM16下載完畢時，其寫地址計數器的溢出端將SRAM15的16位輸出數據寫入CTR8和4、12線地址解碼器，開始對其編程對象進行編程，SRAM15的讀地址由CTR6或圖3中的SRAM26的8位輸出經8位2選1選通電路由中斷申請信號端選擇提供，CTR6的8位數據與圖3中CPR的一組8位數據比較器比較，在相等時清除CTR6；4-12線的輸出經一個邏輯或門後形成11路輸出，選擇11個中的一個單元進行編程，圖中SRAM13、14、15為可編程器件編程監控器的編程數據存儲器，SRAM16為編程數據綬衝存儲器，可將256位寬的輸入數據分解成8位或16位寬度以適應其監控對象的需求。SRAM16的讀地址由兩個計數器提供，其中CTR8為10位可預置型，用於產生A1-10讀地址，CTR15為1位，為A0地址輸入，當SRAM16工作於16位輸出模式時，A1-10為有效位，A0為無效位，CTR8在每個時鐘沿計數值加1，當SRAM工作於8位輸出模式時，A0-10均為有效位，CTR8在每個CTR15輸出變為高電平時計數加1； SRAM的輸出模式是對PI11-13進行編程時為8位模式，對其餘部分為16位的模式，兩編程監控對象選定為最後一個時，器件便暫停工作，直到接到相應的指令後才進行編程配置，其相應的編程對象分別為CPU中的CPLD和PI。輸入端1為器件編程時鐘信號CP，2為來自電路引腳的器件運行模式設置端，3為與CPU的復位端相連的復位端，4為來自電路引腳的運作模式設置代碼，5為程式設置端，在大多數情況下接邏輯低電平，在特別複雜化的控制系統中與CPU復位端相連可實現特殊的控制功能，6為來自CPR的比較數據，7為來自中斷源的中斷申請端，8為來自SRAM26的設置數據，9為CPU中CPLD或PI的刷新標示，10和11分別為CPU中CPLD和PI的更新申請端，12為來自ETOX的編程數據，13為二級編程數據輸出線，14為到ETOX的讀地址及片選線，15為SRAM1-12、17-20和PI1-8的寫地址及寫允許線，16為SRAM21-26、PI9-13和及CPR的寫地址及寫允許線。
圖6所示為圖3所示中SRAM1-12及PI1-10的局部放大電路圖，如圖所示SRAM1-12在寫模式時均為16×16位，PI1-10在寫模式時為96×16位的SRAM，其96位數據線由7-96位地址解碼器產生，地址解碼器的8位輸入數據中只有7位有效位，其解碼輸出中只有相應的1位為高電平，其它均為低電平，在用戶應用模式時，SRAM1-12的輸出均有64×4或128×2兩模式，讀操作由7根地址線A0-6和1根輸出模式2/4選擇線組成，在64×4位輸出模式時A0為無效位，PI1-10在用戶模式為可編程內部連線，每1輸出位將選擇96位輸入中的1根相連，隨其電平的變化而變化，其中PI1-8共用一組96位的輸入構成96×128的PI，PI9、10共用一組輸入；PI1-8的96根輸出中有48位來自CPU的輸出寄存器，另48位分別來源於SRAM1-12。的輸出，PIP1-6中每個的16位輸出分別用做兩個SRAM的讀操作地址及模式選控線，PI7的16位輸出為CPLD的邏輯運算結果經三態門後與內部總線相連。PI8的輸出與另1組80位輸出共同構成PI9.10的輸入線，在寫模式時，SRMA1-12和PI1-8共用一組256位來自片內ETOX存儲器的編程數據，以12×16+8×8的體系分享，其寫字線由1個4位計數器CTR12的計數值經4-16線解碼器產生，在寫結構上SRAM1-12和PI1-8可視為一體；PI9-10在寫結構上也共享一組16位的寫字線，分享1組來自SRAM16的16位編程數據，應用模式時PI9-10構成一個96×32的可編程內部連線PI，在應用體系中，此圖為CPU中邏輯運算器CPLD及查表地址及片選連線PI的電路結構，本發明之所以採用這種電路結構較為複雜的編程方式，是為了提高其刷新速度，其刷新只需16個時鐘即可完成，兩編程部分分別佔用4Kb和256位存儲器資源。圖中的CTR12、15分別為圖5中的CTR12和CTR15，圖中標註對外連線1為256位的ETOX編程數據線，2為16位CPLD運算結果輸出，3為48位CPLD運算輸入數據，4為來自SRMA16的16位編程數據，5為32位PI，6為80位的PI輸入參數。
圖7為圖3所示中SRAM17-20的電路示意圖，如圖所示，SRAM17、18在寫結構上為相互獨立，SRAM19、20在寫結構上共用寫字線，以192+64的結構分享256位寫數據，其寫時序計數器CTR9、10、11分別為圖5中的CTR9、10、11，在讀操作時，SRAM17為256×16位結構，SRAM18為4K×16位結構，SRAM19為6位結構，SRAM20位6位結構，其中SRAM19的6位輸出數據為SRAM20的高6位讀地址，SRAM20的4位輸出做為SRAM18的低4位地址，圖中所示外部輸入線1為來自ETOX的編程數據線，2為SRAM17-20的寫控制線，其連線方式見圖5中相應的CTR9、10、11的控制線；其餘輸入輸出在相應的使用體系中標示。
圖8為圖3所示中PI9-13和SRAM21-26及16×16位寄器陣CPR電路示意圖，如圖所示，PI9-13和SRAM21-26及CPR共用一組16位來源於圖5中SRAM16的輸出數據和CTR15的解碼地址數據，解碼器選擇編寫對象，在運用模式時，PI11、12、13分別為圖1所示中的PI1、2、3，SRAM21-24為圖1中所示與PI2連結的CPLD，SRAM25、26分別為圖14所示中的兩個SRAM存儲器SRAM21-24的讀操作體系與SRAM1-12相同，也由7個地址和一個模式選擇端組成，32根輸入線來自PI2，輸出也到PI2，PI2是器件的中央連線陣，其輸入中有30線來自CTU中的定時輸出，32線來自D/T，18來自FLU,16線來自CPLD,16線來自PI1；其輸出到PI1、PI2、CPLD各32線，到PDR為16線，其餘少量輸入輸出在相應文段說明。
圖9為圖1所示中接口計數器/定時器單元的總體分布圖，如圖所示，本單元由共數據線，由CPU的指令系統控制其數據交換，由配置寄存器控制其功能設置，有獨立接口功能端的7列計數器和定時器構成主體，陣列中左起第一二列CTR為加計數器，三四列CTR為可逆計數器，五六列D/T為減計數定時器，第七列CTR為可編程計數器，陣列上面CPR1-16為16位器件配置寄存器，其中CPR1-4有一個共同的輸出允許端，其輸出分別做為加計數器和可逆計數器的計數允許控制，當這四個寄存器的輸出被禁止時，所有輸出均為高電平，計數器均處於計數允許狀態，當允許寄存數據輸出時，寄存數值為低電平的相應計數器計數被禁止。寄存器的輸出允許端與CPU對計數陣列進行讀控作的指令端相連，CPR5-8為器件運作模式設置為，CPR5、6為加計數器對外計數/計時功能選控，CPR7、8為定時器的數/時或數/頻選控。CPR9-12為可編程計數器的進位設置，每個可編程計數器分享其中4位數據，CPR13和CPR14的高12位分成7組4位數據分別做為器件使用數量解碼地址，設置每一列的使用數量，這七個地址解碼器的特點是等於或小於地址數據的輸出端均為有效工作電平，允許其所控器件工作，大於這個數據位的相應器件被置於體眠節電模式，CPR14的低四位數據為PI1的內/外輸入端數量調節數據，通過8組4位選通電路使PI1的內外輸入分別為32/96、28/100、24/104、20/108、16/112、12/116、8/120、4/124共8種模式。CPR15為快邏輯單元FALU的功能設置數據，CPR16為CPU主時序計數器和圖5中CTR6的時序翻轉設置數據。陣列下方方框為與CPU進行數據交換的指令控制解碼及中斷源，用於控制陣列與CPU的數據交換及中斷指令處理信號生成，與外部的連先1、2分別為來自器件編程控制器的寫指令線和數據線，3為到CPU和PPC的比較器的設置數據，4為到FALU的設置數據，5為輸入可編程連線PI1的內外輸入比的設置數據，6為來自PI1的信號線，7為內部數據總線，8為來自CPU的數據交換指令線，9為局部指令輸出線。
圖10為圖9所示中加計數單元的電路結構示意圖，如圖所示，該單元由1個同步加計數器CTR和一個透明寄存器PDR和一組邏輯電路構成，PDR的位數與計數器的位數相同，配置由相同數量的8位和12位兩種型號構成，其輸出數據不足16位在最低位下面補0後與16位內部總線相連，計數器的時鐘端CP和清除端CR來自PI1，EN和F/T來自配置寄存器CPR，CE來自配置解碼器，QE來自CPU的讀地址解碼器，當CE無效時，器件處於體眠狀態，當F/T為低電平時，計數器處於對外定時狀態，在每次計數器被清除前，寄存器鎖存計數器的計數數據，當F/T為高電平時寄存器為透明狀態。QE有效時輸出寄存數據，無效時寄器輸出為高阻抗狀態。
圖11所示為圖9所示可逆計數單元的電路結構示意圖，如圖所示，每個可逆計數單元均由1個預置數據寄存器、一個預置型可逆計數器和一個數據輸出三態門組成，其配置也由相同數量的8位和12位兩種型號器件構成，其數據線與總線的連接方式也是上浮連結方式，時鐘信號CP，計數方向信號U/D和預置信號LD均來自PI1，計數允許端EN和工作允許端CE分別來的配置寄存器和配置寄存解碼器，預置數據寄存器的寄存允許端LE和計數數據輸出端QE來自CPU的數據交換指令解碼端。
圖12為圖9所示中定時單元的電路結構示意圖，如圖所示定時單元由一個設置數據寄存器PDR和一個減計數定時器CTR及一組邏輯電路構成，其配置由相同數量的12位和16位兩種型號器件構成，定時器內數據為0時其輸出端為高電平，通過功能設置端F/T可將定時器設置成/頻或數/時兩種模式，當為數/頻模式時，只要計數器的輸出為高電平時計數器便處預致狀態；當定時器工作為數/時模式時，定時器在設置數據端LD為高電平時預置數據，LD返回低電平後開始減計數，當數值減到0時其輸出端變為高電平，等待下一次非零數據的裝入。
圖13為圖9所示可編程計數器的電路結構示意圖，如圖所示，該單元由1個帶地址鎖存，輸出高有效的3-8線解碼器，1個6位同步計數器，1個4位恆等比較器，1個8位三態門和7個1位計數器及一組邏輯門構成，其4位輸入數據與總線的最低4位相連，輸出總線的高8位相連。可編程計數器具有兩處可編程結構，第一處是最高4位的進位制方式，由來自配置數據寄存器CPR的4位數據設定，與6位計數器的高4位相比較，當兩數值相等，比輸器輸出高電平，當低兩位也為高電平，在其下級的進位輸出變為高電平時將所有計數清零。第二處是分頻編程方式，由CPU提供編程數據，3-8線解碼器在LE為高電平時，寄存3個地址位A0-2和輸出允許位ST，其作用是將時仲信號經0-7次分頻後做為6位計數器的計數允許信號達到相同的時鐘頻率下，差異巨大的計數翻轉次數，6位計數器和相鄰兩個1位計數器的輸出數據經三態門後以上浮方式與內部總線相連，當這8位數據變化時邏輯電路輸出一個高電平的中斷申請信號，直到3-8線解碼器再次寫入解碼數據，可編程計數器主要用來產生寬頻帶單相或三相交流電的電相位角生產，與定時器和輸出寄存器結合，在CPU的中斷處理程式支持下，支持以5-10KHz開關頻率的大功率半導體模塊產生零點幾到數百Hz的單相或三相PWM仿真交流電，其波形品質隨其頻率的降低而上升，在50Hz以下交流電時有極高品質特性。
圖14是圖9所示中接口系統與CPU進行數據交換控制信號生成的指令解碼單元的電路結構示意圖，如圖所示，CPU的接口系統數據交換體系由1個4位可預置同步計數器和11個4-16線地址解碼器與兩個3-8線解碼器構成主系統，兩個3-8線解碼器的3個地址位和兩個輸出允許端來自CPU主時序解碼器的Q11-15，當Q15為高電平時，兩個解碼器均被禁止輸出，16個輸出端均為高電平，其所控16個地址解碼器均被禁止，圖中僅示出11個，另5個中有4個到SRAM綬衝存儲器單元，1個到CPU中的CPLD單元。當Q15為低電平時，Q14的電平將選擇一個解碼輸出有效，若控制本圖所示11個解碼器的11個輸出埠中，除控制7號4-16解碼器之外的任意一個電平下跳時均會通過邏輯電路產生一個低電平脈衝，使10輸入與非門產生一個高電平脈衝，將SRAM25的4位數據預置入4位同步計數器CTR,CTR的時鐘與CPU的主頻時鐘相連，在每個時鐘沿CTR計數加1，CTR的輸出數據做為10個4-16線地址解碼器的解碼地址，SRAM25的低兩位地址與CPU指令解碼的Q11、12口相連，高4位地址和SRAM26的地址及7號4-16解碼器的地址由16-4線優先編碼器提供，編碼器的15個輸入來自15個可編程計數器的中斷申請輸出端，其最低位接地，編碼器有一個編碼允許端EN，當EN為高電平時，允許其輸出最新編碼結果，EN為低電平時，其輸出保持其下跳時的數據，當解碼輸入為非零信號時，輸出端Qr輸出低電平，起動中斷申請信號，禁止編碼器編碼，並使其保持原狀，直到CPU對1-4號4-16解碼器中的一個以上發出指令後退出對這些器件的控制。SRAM26的16位數據分成2組8分別做CPU中斷處理計數器CTR2和圖5中SRAM15的8位預置數據，兩個SRAM的寫結構如圖8所示的SRAM25、26，圖中外部連線1為來自CPU的指令線，2為中斷申請輸出，3為來自可編程計數器的中斷申請輸入，4為到CPU和PPC的中斷處理設置數據，6為到擴展SRAM存儲器和CPU中PI的指令線，7為到圖9所示中CPR1-4的輸出允許端，8為與CPU進行數據交換處理的控制線，除1號4-16解碼器到輸出寄存器PDR之外，其餘均到接口系統，2號作為可編程計數器的寫控制線，3、4號作為定時器的寫控制線5、6號作為可逆計數器的寫控制線，3-6號的最低一位用與FALU中四個PDR的寫控制線，7號為可編程計數器的讀控制線，8-11號作為加計數器和可逆計數器的讀控制線，2-11號解碼器中，每個控制圖9中相應一列器件。
圖15為圖1所示的中央處理器CPU的特徵電路結構示意框圖，如圖所示，CPU由3個只讀SRAM存儲器和1個1K×16位讀寫SRAM存儲器，3個同步計數器，1個4-16線地址解碼器，1個11位帶清除端的寄存器及1個8位恆等比較器和一些邏輯門組成CPU的指令系統，由1個16位加減器，1個16×16/32÷16位乘除器及一個高速刷新CPLD及相應的在存儲器查表體系構成其運算處理系統。SRAM1-3的寫結構為圖7所示中的SRAM18-20。SRAM1為CPU的主時序解碼器，其16位輸出數據的低10位為隨成讀寫存儲器SRAM4的讀寫地址線，輸出Q10-15為CPU的控制指令線，Q11-15上與正電源連接的RC電路用於消除存儲器輸出數據口開關產生的電噪音；其中Q15為CPU運作模式控制端，該端為低電平時CPU處於數據交換模式，為高電平時處於運算處理模式，當CPU處於數據交換模式時，Q14為讀/寫選控，為高電平時SRAM4從內部總線BUS讀取數據，為低電平時輸出存儲數據，Q11-13為選擇地址，其具體結構見圖14所示。當CPU處於運算模式時，4-16線解碼器處於工作模式，在其輸出端Y0、4、9有效時，將SRAM1的Q10-14和SRAM4的Q10-15的數據寫入11位寄存器，Q15為高電平時寄存器數據輸出有效，這11位輸出作為SRAM2的讀地址，SRAM2的6位輸出數據作為SRAM3的高6位讀地址，其低4位讀地址與4-16線解碼器的解碼地址均由4位同步計數器CTR3提供，在4-16解碼器的Y8有效時，SRAM1的輸出數據Q10、11經邏門後分別產生一個CTR1、2的計數允許和CTR3的清除信號，在每次CTR1、2產生計數和11位寄存器寫入新數據後，邏輯電路均要產生一個時鐘周期的禁止計數信號，禁止CTR3計數和4-16線解碼器的輸出。CTR1、2均為8位同步計數器，CTR1為可預置型，其預置數據由接口CTU的中斷源中的SRAM26提供，CTR1、2共用時鐘信號CP和許數允許端EN，EN端信號由CTR3的進位端CO和第Y9時序SRAM1的Q10提供，兩計數器的數據線經三態門相連，共同作為SRAM1的高8位讀地址和8位恆等比較器的1組輸入，比較器的另一組輸出由圖9所示中配置寄器CPR16提供，當恆等比較器兩數據相等時，在CTR1、2的EN端接到計數指令時，將自動清除CTR2的數據。CTR1、2各有一個經邏輯互鎖的EN/QE端，當EN/QE為低電平時，計數器的計數被禁止，輸出數據端為高阻抗狀態，EN/QE為高電平時，計數器輸出計數值，在EN端為高電平時計數加1，EN/QE的選通由來自斷源的中斷申請端提供，當該輸入端變為高電平，只要CTR3的最高輸出位Q3為低電平，邏輯電路首先將CTR2的EN/QE變為低電平，之後CTR1的EN/QE再上跳為高電平，CPU進行中斷處理程序，在中斷處理時序，CPU中的CPLD不能更新，只能進行算術四則運算和查表運算，中斷處理完畢，CTR1的EN/QE先下跳之後CTR2的EN/QE再上跳，返回主時序處理程序，在4-16解碼的Y15有效時，邏輯電路將SRAM1的Q10、11數據送至器件編程監控器，分別做為CPU中CPLD和存儲器尋址可編程連線陣PI2的更新申請信號，在4-16線解碼的Y3、8、14、15和乘運算時的Y7時序，邏輯電路產生SRAM4的寫指令，從內部總線上寫入運算結果。CPU的主時序解碼器的低地址位用於存放主時序運算程序，高地址位用於存放中斷處理程序，由8位恆等比較器的輸出用來區分主運算程序地址與中斷處理程序地址。在每次寫入新修正數據和大時序計數器產生數後均要產生一個時鐘周期的目的是等待解碼器的邏輯延遲，從而可提高CPU主頻。本發明的CPU與其它類型的單片機CPU不同，其特點是每個時鐘周期進行一次運算處理，而其它單片機卻是三個時鐘周期，而且本發明採用分立讀寫地址及數據線的SRAM存儲器做主時序解碼及時序修正解碼，能在執行用戶程序的同時進行編寫，可成倍擴充解碼能力，其時序解碼採用主周期與小周期間可編程連結的進位的時序生成方式，使其即可在不需邏輯運算時跳過邏程運算時序，又可以在每個小周期間播入時序解碼超前進位，增加讀址範圍，滿足修正運算的需求，使其運算時間安排嚴密，時序解碼數據資源分配合理。綜上所述，本發明的CPU具有運算能力強，速度高和運算程序靈活多變和資源分布合理等優點，其主頻可高達100MHz以上的技術條件也已成熟。本圖中標註與外部的連線1為中斷申請信號，2為中斷處理起點時序地址數據，3為CPU復位端，4為CPU運行允許輸入端，5為CPU主頻時鐘信號，6為乘除法器時鐘信號，7為邏輯運算體系刷新標示，8為CPU主時序翻轉設置數據，9為CPU主時序翻轉標示，10為內部數據總線，11為CPU的數據交換控制指令先，12為外部存儲器數據輸入口，13為內部ETOX數據輸入口，14、15分別為內/外存儲器地址及片選，16為CPLD更新申請，18為PI更新申請，其中1、2、11分別與圖1 4的2、4、1相連，5、6分別來自內部晶振源的不同頻率源，3、4、7、10到中央連線陣的輸入輸出口，8、17、18分別與圖5的9、11、10相連。
圖16所示為圖15所示中16位加減法器和16×16/32÷16位乘法器的電路結構示意圖，如圖所示，圖中上方位加減法器的電路結構示意圖，PDR1為19位寄存器，PDR2為16位寄存器，在Y1時序，PDR1存入總線上數據和來自指令線的Q10-12，Y2時序PDR2存入總線上數據，當寄存的指令線Q10為低電平時，PDR2的數據以原碼結構輸入16位全加器，與PDR1的16位數據相加，當指令線Q10為高電平時，PDR2的數據通過異或陣以反碼輸入全加器，Q10還與全加器的進入輸入端Ci連結，構成PDR1的原碼與PDR2的補碼相加，實現減運算，指令線Q11為輸出選通端，因16位全加器計算有17結果數據，而數據部線只有16位，因此，當Q11為低電平，加法器通過三態門輸出最高16位，最低為丟失，當Q11為高電平時三態門輸出低16位數據經邏輯或門後的輸出，Q12與進位輸出邏輯乘積將其設置成丟失進位信號或進位端為高電平時所有輸出均為高電平，加減運算結果在Y3時序輸出。圖下方所示為乘除法器的電路結構示意圖，PDR3為21位寄存器，PDR4為16位，SGR16-32為16輸入，32位輸出的向下移位寄存器，SGR16-1為16位並行輸入，向上移位串行輸出移位寄存器，SGR1-16為串行輸入的變位寄存器。SGR16-32和SGR1-16移位寄存器分別在圖18、17中標出電路結構示意圖，D/T為4位定時計數器，∑33為第33位只有一個輸入的33位全加器，PDR5為33位寄存器，乘除法器的工作原理是，在Y5時序，PDR3存入總線數據和指令線Q10-14，其中Q10、11為16-32移位寄存器的設置信號，Q12為乘/除運算設置信號，Q13為浮動輸出信號，Q14為下浮取值選控信號，當Q12為低電平時，乘/除法器執行乘法運算，在Y6時序，SGR16-32寫入總線數據和指令數據，16位併入串出移位寄存器SGR16-1寫入PDR3的低16位數據，當Y6下跳後，乘/除法器開始運算，其運算標示EN關閉CPU主時序，等待運算結束，乘/除法器啟動後在每個時鐘上升沿，定時計數器計數減1,16-32移位寄存器向下移動1位，當SGR16-1輸出為高電平時，累加器的33位寄存器寫入加運算結果，當其輸出端為低電平時，寄存器保持原來結果，當定時完畢，運算結束，CPU繼續運行，分別在Y7和Y8時序分別寫入高、低16位結果，與以上加法器相同，因其運算結果有33位，指令線Q13的電平將決定其丟失最低位或由Q14與最高位的邏輯乘積控制其丟失最高位或在最高位為高電平時所有輸出均為高電平，當PDR3存入的指令Q12為高電平時，乘除法器執行除法運算，在Y6時序，PDR4寫入被除數的低16位，Y7時序SGR16-32寫入總線數據，D/T寫入指令數據Q10-13，同時通過三態門將PDR3、4的32位數據寫入PDR5，Y7下跳沿CPU被禁止，開始進行除運算，SGR16-32通過異或陣和進位輸入端Ci，以補碼與累加器寄存器相加，33位累加器的第33位輸出被禁示返回全加器，在每個時鐘沿，1-1.6寄存器存入全加器的第33位的值，當其為高電平時，其新結果允許寫入寄存器PDR5，為低電平時禁止寫入新結果，當定時完畢，CPU返回運行狀態，在Y8時序寫入運算結果，該乘除法器的特點是並非只能單純完成16×16/32÷16位運算，其乘運算的乘數可以為4、8、12、16共4種狀態，被乘數可在1-16位間變化，而乘數的有效位數決定乘法運算的周期，通過定時器D/T實現，在除法運算中，除數也可以有4、8、12、16共4種狀態。商數也可以通過D/T實現1-16位的有效取值，本圖中的技術要求是16位加減法器的運算速度必須高於CPU主頻，PDR2最好是透明寄存器，乘/除法器中全加器的運算速度與CPU主頻沒有直接關係，但也應儘可能的快，以提高運算速度，累加器中33位寄存器PDR5的寫脈衝寬度應儘可能低，能達到最小脈衝寬度即可，因乘除法器與CPU的時鐘端相互獨立，因此在允許的條件下應將累加器的速度做得儘可能高以縮短CPU的等待時間。
圖17為圖16所示中16-32位移位寄存器的電路結構示意圖，如圖所示，通過來自PDR3的兩根設置線產生解碼後通過邏輯組合，可將16位總線數據分成4組，由上至下組成16、12、8、4位有效的方式送到32位向下移位寄存器的高16位輸入端，其低16位輸入端接地或邏輯低電平，在寫允許LE上升沿寫入寄存器，在LE為低電平時，在每個時鐘脈衝CP上升沿，寄存數值向下移動1位，其上面不足位均添零補足。
圖18為圖16所示中1-16位寄存器的電路結構示意圖，如圖所示，其電路由1個4位計數器，1個4-16線解碼器和16個共用清除、三態輸出允許和數據輸入，分用時鐘信號的1位寄存器構成，其工作原理是計數器與寄存器被同步清除後，在每個時鐘上跳時，計數器加1，解碼器的輸出允許將輸入數據DIN寫入相應寄存器，其寫順序是從最高位往下依次寫入。
圖19為圖15所示中的CPLD的電路結構示意圖，如圖所示，CPLD單元由5個寄存器PDR1-5，三組8位2選1邏輯電路，兩個可編程內部連線PI1、2,12個64×4/128×2位只讀SRAM存儲器(PI和CPLD的編寫操作如圖6所示的PI1-10和SRAM1-2)，三個16位和1個28位輸出綬衝三態門和1個6位計數器CTR，1個4位定時器D/T有機組合而成，PDR1-5中，PDR1、2為21位，PDR3、4為20位，PDR5為4位，其中PDR1-4的輸入數據的低16位來自內部數據總線，高4-5位來自CPU的指令線的Q10-13/14,PDR5的數據來自指令線的Q10-13，其中PDR1、2的第21位輸出分別做為兩組2選1選通邏輯電路的選控端，第1組2選1的兩組8位輸入分別來自PDR1的最低8位和PDR3的第9-16位，第2組的分別來自PDR2的最低8位和PDR4的第9-16位，PDR1、2的第9-20和PDR3、4的第17-20以及兩組2選1的輸出形成PI1的48位輸入數據，PI1的另48位為12個SRAM的反饋信號，PI1的128個輸出中有96個分成12×8結構分別做為SRAM的7位讀地址及1位輸出模式選通，另32位有16位反饋回內部總線的三態門，16位作為PI2的16位輸入，PI2的另80位輸入分別來自PDR1-3的1-20位輸出和PDR4的第9-20位以及第3組2選1邏輯電路的輸出； 8位2選1的第1組輸入來自PDR4的最低8位輸出，第2組中有6位來自計數器CTR，1位來自CPU的指令解碼的第6讀址QE5，1位來自定時器D/T的定時輸出，2選1的選通信號來自PI2的第32位輸出，低電平時選擇第二組輸入，執行順序性讀操作，最多可讀64組16位的數據，該功能用於讀取用戶的基本設置數據；PI2的第31、32位的異或邏輯輸出做為CPU的外部查表允許，與邏輯輸出為直接反饋允許，做為第二、三兩個輸出綬衝三態門的輸出選通，第二個三態綬衝門的輸入來自PI2的低16位輸出，第三個來自16位與異或陣，16位與異或陣的兩組輸入分別來自內部ETOX的數據端和外部存儲器的數據埠；PI2的第29、30做為2-4線解碼器的解碼地址數據，其解碼輸出的第一個為與異或陣的內部輸入允許端，在第二、三、四輸出均無效時並閉內部輸入埠，解碼器的第二、三、四輸出分別做為內部ETOX存儲器的第二、三、四塊的CPU內部查表片選，與異或陣由16個異或門及32個二輸入與門構成，32個與門的32個輸出分別做為16個2輸入異或門的輸入，每個二輸入與門均有一個輸入來自外部，兩根輸入選通分別由16個與門的另一輸入端分享，其每個異或門相應的兩個與門各分用一線，與異或陣可通過兩控制線分別實現只選中兩組輸入中的1組做為異或門的或同時選中兩組輸入，經異或邏輯後輸出，實現把外部加密的數據與內部ETOX的解密數據進行邏輯運算進行解密，此方案只在片外存儲器的總容量達到數兆位以上才有實際價值；因為解密用ETOX存儲器使用一般要用整個可選控塊，即是說，以本文中所述的ETOX存儲器的劃分為例，要佔用三塊CPU可使用ETOX存儲器中的至少1塊，而被用於解密的ETOX存儲器一般已不能兼做其它用途，PI2的第1-28位輸出中，可以完全作為存儲器的讀地址，也可將較高几位的幾個輸出做為外部查表的片選輸出，PI2的最低16位(在本文所述配置中)直接做為內部ETOX的CPU查表地址，經輸出允許三態門後，低28位輸出用於外部查址及片選信號；在CPU運算的Y10-13時序，PDR1-4存入設置數據，四位定時器D/T用於存儲器的延遲等待定時，在CPU查表運算時，在Y14時序啟動，當定時器內為非零數據時，其輸出信號將禁止CPU的主時序計數器及4-16線運算指令控制解碼器輸出，在CPU從存儲器內順序性裝入一些設置數據時，在其讀允許EN5下跳沿，邏輯電路清除地址計數器CTR，啟動定時器D/T，並將其設置為自翻轉狀態，在每次定時完畢，輸出一個高電平脈衝，允許CTR和CPU的主時序計數器計數，裝入新數據，開始下一次計數，定時器D/T的作用是用於存儲器的延遲等待定時，可實現CPU主頻在數倍於存儲器讀速度的頻率下運行，最高可高於系統內讀速度最慢的存儲器的16倍速度運行，而且其可調性以可實現查表等待時間的非統一性設置應用於不同速度的存儲器，以進一步減小不必要的等待時間，圖中所示的Y10-15為CPU運算的時序解碼輸出，其中Y10-13分別為CPDR1-4的輸入數據允許端，Y14為CPLD的邏輯運算輸出控制端，Y15為存儲器數據輸出控制端，在Y13的下降沿，若輸入端EN為高電平，其邏輯電路將輸出禁止CPU主時序的運行，直到EN返回低電平，EN為來自器件編程監控系統CPU中的CPLD和PI2的刷新工作標示，表示以上兩種器件中至少有一個還在進行編程，無法使用戶運算體系輸出可靠。圖中的CTR的時鐘信號與CPU的主頻時鐘相連，D/T的時鐘信號來自PI2。圖中的BUS為內部數據總線，QIN為主時序解碼器的Q10-15輸出，AnQE1為29位外部查表的存儲器地址及輸出允許片選信號。AnQE2為內部存儲器的地址及片選信號，IN1、2分別為內/外存儲器的輸出數據線。
圖20為圖1所示中SRAM擴展數據綬衝存儲器單元的電路結構示意圖，如圖所示，該單元由4個分立讀寫地址及數據線的1Kb位SRAM存儲器和5個同步計數器，1個28位三態綬衝門及四組邏輯電路構成，四個SRAM存儲器與內部總線接口的方式均為64×16位結構，其與CPU的數據交換地址由同一個6位同步計數器提供，器件選通功能端LE6、7和QE6、7來自圖14所示的CPU指令解碼中的兩個器的相應解碼輸出，當這四個埠中任意1個下跳時，其邏輯電路均會產生一個窄低電平脈衝，將計數器CTR5中數據清除，然後開始計數，CTR5的時鐘信號端CP與CPU主頻時鐘端相連，四個SRAM的外接數據線相互獨立，其地址線也相互獨立，由各自的時序計數器提供，其中CTR1、3為10位同步計數器，CTR2、4為6位司步計數器，CTR1-4的時鐘端CP和清除端CR相互獨立，均來自中央連線陣PI2，每個計數器的時鐘端CP與所控相應SRAM的外設讀/寫控制端相連，這四個計數器均在時鐘脈衝CP下跳沿計數加1，SRAM1為1位輸出模式，SRAM2為16位輸出模式，SRAM3為1位輸入模式，SRAM4為16位輸入模式，CTR2,4的12位計數數據與SRAM2的16位輸出數據經三態門後與圖19所示PI2的28位外部地址端共用28個輸出集成電路引腳，其三態門的控制端由CPU的外部查表標示端提供，SRAM4的16位輸入數據口與圖19中CPU外部查表數據輸入口共用1組16位輸入引腳，SRAM1、3的數據線各佔用1個集成電路引腳；SRAM綬衝存儲單元與CPU的片外存儲器查表累計起來構成47位的數據埠，SRAM綬衝存儲器在電路中的作用是適用於擴展數據接口能力，兩個1位輸入/輸出SRAM是為與上級機或遙控器進行數據交換，其兩線分立可提高數據交換速度，且互不幹擾，兩個16位輸入/輸出SRAM存儲器是為擴展數據體系的能力，並行輸入SRAM可與A/D輸換器或計數器等接口補充內部數據生成體系的不足，並行輸出SRAM可與D/A轉換器或顯示解碼器等接口補充內部信號生成體系的不足，不但這兩個SRAM的數換線相互獨立，而且其各的6位地址數據也分立輸出，與外部數據系統構成多路數據交換體系極為方便，且外部的輸入/輸出體系與CPU的運作互不幹擾。
圖21為圖1所示中輸出數據寄存器陣PDR的電路結構示意圖，如圖所示，寄存陣由16個6位輸出的寄存器構成，16個寄存器共用一組數據輸入線，該數據線來自內部總線BUS的最低6位，其數據輸出線相互獨立，構成96位輸出陣列，這96位做為圖1中PI3的96個輸入信號。16個寄存器均有各自獨立的寄存寫入控制端LE和輸出允許端QE，16個輸出允許端來自中央連線陣PI2的16個輸出口，16個寄存寫入端LE來自圖1 4中的1號4-16線解碼器的16個輸出。
圖22為圖1所示中快邏輯運算單元FALU的電路結構示意圖。如圖所示，該單元由兩個結構完全相同的邏輯體系構成，每個體系包括一個三級可編程數控倍頻器和一個12位計數器、一個比較器和一個帶局部輸如鎖存功能的3-8線解碼器和16位定時器及一組邏輯電路構成，三級可編程數控倍頻器的主電路分別為10為、8位和6位，第一級倍頻器可通過4位設置線D0-3在1-16倍間任意設置，第二、三級則只能通過兩位設置線A0、1設置成8、4、2、1四種模式，倍頻器的電路結構的每一級均是由1個計數器CTR，1個數據寄存器PDR和一個減計數分頻器D/F及一個4位減計數分頻器D/F或8/4/2/1分頻器四部分及一個邏輯或門構成，兩級之間通過一組限時電路連結，其工作原理是第一級在時鐘信號CP上跳後，在清除CTR數值前沿，PDR寫入CTR的數據，同時將該數據裝入D/F，並清除第二級CTR的數據，D/F開始減計數，計數完畢，其輸出一個高電平脈衝，將PDR的數據裝入自身，同時將下一級計數器數據寫入其相應PDR和D/F，並清除第三級CTR數據，每次計數完畢後重複上述工作，第二級倍頻器的D/F計數完畢時，除將PDR數據裝入自身外，將在清除第三級計數器的數據前沿，把第三級CTR的數據寫入PDR和D/F，第三級D/F的高電平輸出除將自身重預置外，該信號還兼做定時解碼器的定時時鐘信號，其倍頻結果還送到中央連線陣PI2，三級倍頻器的D/F共用一個時鐘信號，而三個CTR的時鐘信號則是將這個共用信號經3個分頻器後分別做為3個CTR的時鐘信號，每一級的倍頻倍數與三個分頻器的分頻數相同，三級倍頻器的總倍頻數為三級相乘之積，第一級倍頻信號除兼做次兩級倍頻信號外，還兼做一個12位同步加計數器的時鐘信號，該計數器的12位數據與設置數據通過比較器進行比較，當計數值小於設置數時，其輸出端為高電平，在比較器輸出下跳後，邏輯電路輸出一個窄高電平脈衝，將另兩組設置數據分別裝入16位減計數定時器和帶鎖存器的3-8線解碼器，定時器的輸出與3-8線中一個不能被鎖存的輸出允許端相連，當定時設置數不為需時，定時器進行減計數，其輸出端允許3-8線解碼器輸出解碼值，3-8線的可鎖存地址及輸出允許和兩個時鐘CP及計數清除端CR均來自PI1，3-8線的解碼輸出及倍頻輸出均到PI2，倍頻編程數據來自圖9中的CPR15，兩組各分8位，四個PDR的寫允許分別來自圖14中3-6號4-16解碼器的最低一個輸出，圖中所示外部連線路一為倍頻參考時鐘，2、7為倍頻輸入時鐘端，3為倍頻設置數據，4、8為12位計數器清除端，5為來自CPU的指令線及內部總線，6、9為解碼地址及輸出允許，10、12為倍頻輸出，11、13為PWM解碼輸出。快邏輯單元用於內燃機動力特性控制，圖中的倍頻時鐘CP和計數清除端CR分別來自與內燃機曲軸上的光電編碼盤上兩組光/電編碼信號輸出，第一組光/電盤的分度要求是在1000至5000之間，第二組的分度為內燃機缸位數量，3-8線解碼器的輸入來自上述光電編碼器的第三組信號，最好是為等於所控內燃機缸數的絕對式光/電編碼數值，該單元中的計數比較輸出可用於設置汽油發動機的點火時間調節和柴油機的燃油噴射起點時間控制，3-8線解碼器用於產生所控缸位的信號，當用於柴油機控制系統時，16位定時器裝入油門開度係數，用於電控噴射定時；當用於汽油機控制時，16位定時器設置一個較小的常數，用於電子點火的脈寬控制，其第三級倍頻輸出用作接口CTU中一個定時器的時鐘信號控制燃油噴射，同樣能有高於汽油發動機化油器的功效。
圖23為圖1所示中可編程多路輸出全局定時器的電路結構示意圖，如圖所示，該部分由1個256×16位只讀型SRAM存儲器和一個12位恆等比較器及兩個計數器與兩個互補輸出的4-16線解碼器構成，SRAM的寫操作如圖3所示中的SRAM17，這裡不再介紹，SRAM的16位數據中有12位做為比較數值，與12位計數器的數值相等時，比較器COMP輸出一個時鐘寬度的高電平脈衝，SRAM的讀地址計數器計數加1，兩個互補輸出的4-16解碼器輸出解碼數值，兩個4-16線解碼器共用SRAM的另4位數據，兩個計數器都能自動翻轉。低有效解碼器的一個輸出可反饋回兩計數器的清除端，可做為整個器件時序的總體復位信號，定時單元的兩個輸入CP、CR和32個輸出與中央邊線PI2的輸出/輸入端相連，該單元可用做接口CTU中計數器的採樣日期和CPU以及片外器件的定時工作，16組互補輸出可適用於不同埠的電平時序控制電平需求。
綜上所述，從圖2到圖23所示的是本發明具體實施中的一種器件的各部分的具體配置方案，其內部ETOX存儲器為4Mb，其中1Mb為器件配置專用，接口計數/定時單元CTU的最大接口能力為同步採集60路信號，其中有30路可為不間斷的定位跟蹤或可逆速度測試，與此同時還可有16路可達15種頻率源的單相交流或三相可逆交流電的寬頻帶脈寬調製輸出或多達30路的直流PWM輸出，快邏輯單元可實現兩臺8缸以下或1臺9-16缸內燃機的動力特性自動控制；CTU及FALU由同一個中央處理器CPU支持，可實現共享傳感器數據和互補輸出控制，達到很好的整體響應特性，CPU的主時序以查找表的方運行，使其運行方案及為靈活，沒有相互牽制性；其可編程的器件配置監控器可優化整個器件及與外設器件的配置，在一般不態複雜的高級實時自動控制系統中，可實現除必要的隔離和放大電路外，在全電脈衝輸入輸出的情況下，由一塊集成電路完成從數據採集到指令生成中的所有工作；而且其綬衝SRAM存儲器和CPU的片外查找能力使其有很強的擴展能力，其自身運算能力非常強大，即使執行最複雜的運算處理(即每個大周期都要便用加/減、乘/除和更新邏輯體系和查表地址排列)也以長達800多個大周期運算，而後可在2ms以內完成，(器件編程時鐘達10MHz以上，目前讀速度低於100ns的ETOX存儲器生產技術早以成熟，CPU主頻25MHz以上，乘/除器的時鐘頻率在25MHz以上，這些速度要求以目前技術而言也及為成熟，即使達100MHz以上的要求也有數家生產廠能實現。)本發明的實施方式中，CPU中涉及的16個不同規模的SRAM儲器和兩個可編程連線陣PI的工作速度和乘/除器的累加器的速度是最為關鍵的技術指標，這同傳統計算機中對微處理器的要求類似，在使用開發軟體上，在很大成度上可採用與CPLD開發相似的程序語言，只有CPU中主時序解碼和時序修正解碼器的編程軟體不能由現有軟體實現較簡捷的編程，但其專用軟體的運用流程已有較成熟的構思方案，只是與本發明的生產技術沒多大關係，故不在此樣述。對於自動控制領域而言，其控制系統區別大，其接口能力和擴展能力、運算能力各不相同，對此一發明均有較強的適用性，對接口能力而言，改變CTU單元中各型計數器和定時器的型號和配置數量以及增減輸入輸出可編程連線陣PI的I/Q數量使可實現，在運算能力方面，改變內部ETOX的容量便可改變CPU的邏輯運算能力，而其餘部分則無需做任何改變，且器件編程監控器的32位監控數據中在本文所述器件內只用了26位，其監控能力還有及強的擴允能力。對用戶使用電路引腳而分，在上述的實施方案為例，接口輸入連線陣中有96-124個可調輸入；輸出連線陣有96個輸出，對不同引腳使用量而言，可將有相同內部構造的器件的部分輸入複合在同一引腳上，因為本發明中，96個輸出口均只有邏輯低電平和高阻抗兩和狀態，由可程連線陣PI3的96個輸出埠控制，把不用的輸入埠置為高阻抗，該引腳便能用於輸入端，而閒置不用的複合埠置於邏輯低電平，便能實現相應輸入端的抗靜電能力，就上述器件而言，其接口引腳數便可構成諸如、128、144、160、176、192、208六種封裝模式以適用於不同需求，可使閒置埠控制在15個以內，而47個數據端，在本發明實施方式的任何一個產品中均可保持不交，用於器件ETCX編程控制和使用的器件編程監控共同使用1組引腳，且可控制在16腳內，以8位寬度實現編程數據輸入，以3-4腳做為寫和擦除保護的片選控制。內外存儲器各自使用自己的計數器產生讀寫地址，其計數器共用時鐘CP、計數允許EN和清除端CR便可實現同步數據傳輸。其中CP由片內提供，其餘兩端由外部提供。對於不同用戶而言，速度/功耗的要求不同，本器件雖由內部提供時鐘信號，但可通過一個引腳實現可控分頻，使CPU主頻，乘/除器和器件編程監控器同時以各自的最高速度或其1/2速度運行，以達到不同的功耗/速度要求。以上述方案，在圖文結合所述本發明的這種器件，便可構成具有相同內部構造，由192-272用戶可使用埠的等系例化產品，將96個接口輸出端均設計成有12mA驅動能力，30個數據輸出口設計成3-6mA驅動能力。
本發明用於諸如高級轎車的智能自動控制和特殊用途機器人以及其它一些對安全係數和精度需求較高的智能自動控制，在體積和功耗以及同步響應度上均要優於由常見單片機或PC機構成的自動控制系統，而保密性也超越以上兩種控制系統。對產品附加值而言，在自動控制設備中有樣同機械構造和控制器件的產品，其控制核心的智能程度所帶來的性能/價格比差異巨大，因此有不少不法廠商對有很好市場前景的產品通過IC解密進行仿造，以水貨擊市場，嚴重影響開發製造商的有效經濟收益和消費者對產品的信任度。本發明即是針對以上三大問題而設計，能有效解決這些問題，通過單向型ETOX對器件進行硬體配置和CPU運行程序和運算程序進行加密，使之達到除最基本的輸入輸出口外，中間連結點完全實現隱性連接，使可測試點降到最低，即能減少電路引腳的需求量減小電路體積，有能減少為抗幹擾增大輸出口功耗帶來的能量損耗，且內部連線的抗幹擾性遠高於外部連線。接口系統中的計數器和定時器單元可構成數十路以上的同步採集數據系統和脈寬調製輸出能力，有效減少外部數據生成和指令生成器件的需求量，且其中所有可逆計數器均可構成不間斷的精確定位跟蹤，在一定程度上能用增量式光電編碼器式光電編器代替絕對式光電編碼器，有效降低成本和連線數量，且還可以用於可逆速度測試，加上由內部可編程連線PI用於各器件間的可變連線點的編程連接，即不失分立器件的靈活性，又能減少體積和電路引腳使用量，並且對外部信號源的採樣周期可以保密，使之無法知道其間各信號源的數據精度要求，並能簡化對外部印製電路板的布線要求，使之不使用或很少使用雙面或多面印製電路板，減小印製電路板的面積和製造工藝。綜上所述的解決方案，不但對減少控制核心的體積和功耗有很大作用，而且對減少外圍器件的要求也有一定作用，特別是保密性方面，在沒有得到原始的設置數據資料的情況下，是不可能通過對器件進行IC解密了解其各種設置數據而進行仿造，杜絕水貨的出現，從根本上保護產品開發製造商和消費者的有效權益。
權利要求
1.由一種只能通過電路引腳進行寫和擦除操作，通過引腳寫入編程數據，而不能通過電路引腳讀出存儲數據的內部單向型ETOX存儲器做為編程數據支持載體，通過SRAM型可編程內部連線PI將新型中央處理單元CPU，接口計數定時單元CTU、數控定時單元D/T和輸出數據寄存陣PDR及擴展數據存儲器SRAM和可編程器件編程監控器PPC等集成在一個或幾個晶片上，封裝在一起構成的通用型全方位自動控制專用計算機集成電路，其特徵是除ETOX存儲器外，其餘可編程部件均為SRAM型，其編程數據共同由可編程器件編程監控器統一分配編程，對任意部分編程都可隨時做任意性的壓縮或擴充，且這些編程工作是在外部不可測試的全封閉狀態下進行，可有效防止編程數據洩露和減少集成電路引腳的使用量，是既有類似CPLD的可在線更改配置的靈活性，又不失類似EPLD的保密性的可擴展型全方位自控電路。
2.根據要求1所述的SRAM型可編程器件，在結構上可分為SRAM存儲器和SRAM型可編程連線PI兩類，SRAM存儲器的讀寫操作的地址及數據線分立，SRAM型可編程連線的編程地址及數據與使用中的輸入輸出分立，其共同特徵是編程工作與應用可相互獨立，互不幹涉，可在使用的同時對已用過資源進行重新編程，特別是可使用戶應用體系中時序型只讀SRAM存儲器的有限容量得到數倍擴允，能夠消除用戶數據設置與編程的衝突現象，並能在線更改器件配置，實現不同控制系統功能。
3.根據要求1所述的可編程內部連線PI，是用於器件內外那些需隨配置變化而改變的功能端或數據端的編程連結，將需隨配置變化的埠分片集中在連線陣的輸入輸出端，由用戶根據須要自行編程連結，可編程連線在使用上可分為兩類，一類是用於各功能器件間之的相互連結；另一類是用於器件埠與集成電路引腳輸入輸出端連結；前一類的作用是為在不影響可變連接功能的條件下，不佔用電路引腳，後一類是為了優化與外部連結的靈活性及減少不必要的引腳佔用量，可編程內部連線在本類器件內的特徵是即可減少不必要的集成電路引佔用量和對印製電路板布線的要求，又可以防止中間連結點被測試，對內部硬體資源的運用分布及信號傳輸加密，並具備可在線改變連線的條件。
4.根據權利要求1所述的新型中央處理單元，完全改變了傳統方案，其結構由兩級可編程進位型計數器構成時序周期的大小兩種循環，採用只讀型SRAM存儲器做為主時序指令解碼器和時序修正解碼器構成指令生成體系，由可編程的加減器，乘除器和高速刷新型CPLD及可編程存儲器讀操作控制體系構成運算處理體系；採用SRAM型只讀存儲器以查找表的方式運行，與兩級可編程級連計數器結合使用構成指令生成體系的特徵是即可在不必進行邏輯運算的小循環中取消邏輯運算時序，又可在修正時序使指令讀址量倍增，其修正原理是以在必要時序修改該時序的解碼器的讀地址，改變輸出數據實現指令的修正，可有效簡化電路構造和開發程序增強其隨意性，且分立的讀寫操作體系具備隱性擴充解碼能力的條件。
5.根據權利要求4所述的可編程乘除器，在不同指令下可實現乘除運算的變換和運算時輸出數據位的變化，其電路結構採用移位寄存器與累加器經邏輯變換控制的方案，使其結構簡單，且運算速度快，每次乘除運算不超過16個時序周期，且能通過指令代碼減少不必要的時鐘周期和有效輸入數位；其特徵是將累加器與每個時序下移一位的移位寄存器輸出經異或邏輯門後相加，並由相應數據控制在該周期中器是否更新新運算結果，通過累加器與移位寄存器的原碼或補碼相加而實現乘除運算變換，且其乘積經輸出邏輯門有三種輸出方式以滿足不同的需求。
6.根據權利要求4所述的CPLD，其使用結構與常見CPLD相似，只是每個SRAM存儲單元較小，且只能作為只讀存儲器，但在編程結構上採用了寬位編程方案，將其分段後實現多組同步編程，其刷新只需16個可高達10MHz以上的時鐘周期，可快速改變邏輯配置，運用於微處理體系中的邏輯運算，可提高其高於傳統ALU的邏輯運算能力，在寬位邏輯運算中有高於單純存儲器查找表的優勢，可減少對存儲器容量的需求，在一般邏輯運算上可完全取代存儲器，且其一組輸出用於存儲器的查表地址參數，對可進行一定規律性邏輯運算，將寬位輸入變窄後傳送給存儲器，以減少不必要的存儲器空間佔用量，且存儲器查表地址及片選由一個與CPLD編程分立的可編程連線PI構成，可靈活改變地址分布，解決資源需求不均等的矛盾，且其編程只需256位數據，邏輯運算單元的特徵是以高速刷新型CPLD取代ALU中的邏輯運算部分，使其邏輯運算能力遠遠超過目前單片機的邏輯運算能力，在很大程度上可取代以前只能通過存儲器查找表才能實現的邏輯運算，且CPLD全局更新所需編程數據不多，相同的運算的存儲器資源佔用量一般都只有單純存儲器表運算的一小部分，加上查表地址分布可隨意變化，且部分可來自CPLD的運算結果，因此可使微處理體系中存儲器資源的需求量減少。
7.根據權利要求1所述中的快邏輯運算單元FALU是根據內燃機控制的特點而專門設計，由一個可編程三級數控倍頻器和一組計數值比較器及一組帶脈寬調製的解碼電路構成，與內燃機曲軸聯動的光/電編碼盤匹配，把電脈衝信號經過初級倍頻後用於汽油機點火時間或柴油機燃噴射起點時間的調節，三級倍頻後用於油路控制，該單元有極大的自處理能力，應用於對時間性要求高的內燃機動力特性自控，只需由CPU提供兩組自控的數據，其特徵是能夠將較寬頻帶的脈衝波經三級可編程數控倍頻器將其頻率提高上百倍後，也能保持進似波形，可將100KHz以內的光電輸入信號提高多倍，達到更高的解析度；滿足內燃機特性控制的特點和光電編碼器目前的技術特性，採用計數值比較器的高速應變能力用於點火起點時間設置，脈寬調製解碼用於油路開度控制，三者結合使用具有很高的獨立性和速度響應性及與系統統CPU的諧調性。
8.根據權利要求1所述的內部單向型ETOX存儲器，在讀操作體系上分為至少四片以上有獨立地址及數據線的等容塊，其中有一片只有一組地址及數據線，為器件編程配置專用，其餘均可通過有互鎖關係的兩組讀地址線通過2選1邏輯電路後可任選其中一組，其輸出數據可通過兩組256位三態門後向期中一組輸出數據，其輸出埠選通與讀地址聯動控制，這些存儲器的輸出組成兩組總線結構，其中一組為器件編程數據，另一組通過16個16位三態門後形成16位的寬度，作為內部用戶數據存儲器的輸出數據，其讀地址數據分別來自器件編程監控器的ETOX讀地址計數器和CPU的查找表尋址地址連線PI的輸出；在寫和擦作操作上，ETOX存儲器的可為非對稱的保護塊結構，但對於配置數據專用存儲塊的要求是為整體保護結構，不允許分區間進行寫和擦除操作，其於分塊則無此要求，內部單向型ETOX存儲器的特徵是，只能通過集成電路引腳輸入編程數據，在讀操作上分配成四片以上有獨立地址及數據線的等容塊，其中一塊為器件編程配置專用；其餘塊的地址線有兩組，通過2選1電路選其一，其輸出數據通過兩組三態門後形成兩組輸出，可兼作為器件編程配置用或用戶數據存儲器，使之靈活的進行存儲器資源分配，能在互不幹涉的情況下同步進行器件編程和CPU尋址查表，可適用於不同的應用場合，優化整個控制體系的結構，其中的配置數據專用塊的數據不能被外部讀出，其餘的數據雖能通過CPU後向片外輸出存儲數據，但前提是在ETOX監控器允許的情況下，ETOX監控器的數據可完全由配置數據專用塊提供，以這種結構方案不但可以靈活分配內部存儲器資源，儘可能減少對外部存儲器的需求量，更重要的是可以防止存儲數據的有外洩，增強其控制核心的保密性能，更有效保護系統開發製造商的開發權益。
9.根據權利要求1所述的SRAM擴展數據綬衝存儲器單元是由分立讀/寫地址及數據線的SRAM存儲器構成，其中兩個為輸入數據綬衝存儲器，兩個輸入為輸出數據綬衝存儲器；兩個輸入綬衝存儲器中，一個為16位並行輸入，另一個為串行輸入；16位並行輸入存儲器的寫地址數據可通過電路引腳輸出，該存儲器主要用於外部數據生成體系的數據暫存，如A/D輸換輸出，其地址數據可用於多路數據輸入模式時的選通地址；串行輸入存儲器主要用於接收上級機或遙控器的指令參數；兩個輸出綬衝存儲器中的一個為16位並行輸出，另一個為1位串行輸出；並行輸出的讀地址數據也可以通過引腳輸出，該存儲器主要用於存放執行指令參數，如D/A轉換的數據；串行輸出主要用於將部分需處理數據發送給上級機或遙控器；4個SRAM與CPU的數據交換由CPU的指令系統分步交換，而與外部的數據交換則可同步進行，互不幹涉，該單元的特徵是可構成與CPU間接聯繫的數據交換體系，四個部分與外設器件可實現同步數據交換，且不幹擾CPU的正常運行，可減少不必要的中斷。
10.根據權利要求1所述的器件編程監控器，其結構是由於4個分立讀寫地址及數據線的SRAM存儲器和一些計數器和定時器、解碼器及基本邏輯電路有機結合而成，其特徵是在器件上電後通過內部RC電路的充電延遲特性啟動原始化設置程序，將器件配置專用ETOX存儲器的最低地址位的數據下載到SRAM型主編程控制數據存儲器，並在上述程序開始兩個時鐘周期後自動將上述SRAM存儲器的最低地址位的數據下載到器件執行模式設置數據存儲器，在上述程序結束後開始使用可編程的器件編程控制程序，對器件進行可任意調節的編程設置，體系內的另兩個SRAM存儲器及相應器件構成緩衝單元，在上級編程控制器的支持下可將ETOX存儲器的數據進行緩衝存儲後進行短字節的編程，可與上級編程控制器同步運行，達到進一步提高編程速度和靈活性的目的，通過執行模式設置端可對主編程控制數據存儲器進行原始化設置，更改器件配置及CPU的執行模式，器件執行模式設置數據存儲器的讀地址數據與執行模式設置端由集成電路引腳提供，能靈活的進行運作模式變換。
全文摘要
本發明是由內部ETOX存儲器支持，通過SRAM型可編程內部連線將新型中央處理單元和可實現多路同步數據採集及終級指令生成的接口計數定時單元及內燃機自控的快邏輯單元有機結合構成系統主體，配以擴展數據綬衝存儲器和數控定時器及器件編程自監控器等輔助電路，集成在一個或幾個矽晶片上封裝成集獨立性與擴展性於一身的通用型自控核心電路，能提高自控系統的整體諧調，響應性和保密性及在線升級能力，有效降低其體積和功耗。
文檔編號H01L27/10GK1317799SQ0011283
公開日2001年10月17日 申請日期2000年4月10日 優先權日2000年4月10日
發明者黃松柏 申請人:黃松柏