分割為多個存儲器塊的磁性體存儲器陣列的寫入電路結構的製作方法
2023-05-29 09:53:21
專利名稱：分割為多個存儲器塊的磁性體存儲器陣列的寫入電路結構的製作方法
技術領域：
本發明涉及薄膜磁性體存儲器件，更特定地說，涉及包括具有磁隧道結(MTJ)的存儲單元的隨機存取存儲器。
背景技術：
作為能以低功耗存儲非易失性數據的存儲器件，MRAM(磁隨機存取存儲器)器件正引人注目。MRAM器件是用被形成在半導體集成電路中的多個薄膜磁性體進行非易失性的數據存儲，對於各薄膜磁性體能夠隨機存取的存儲器件。
特別是，近年來發表了通過在存儲單元內使用利用了磁隧道結的薄膜磁性體的隧道磁阻元件，MRAM器件的性能取得了飛躍性進步的報導。對於包括具有磁隧道結的存儲單元的MRAM，在許多技術文獻裡都有報導，例如ISSCC Digest of Technical Papers，TA7.2，Feb.2000.中報導的「A 10ns Read and Write Non-Volatile Memory Array Usinga Magnetic Tunnel Junct ion and FET Swi tch in each Cell，在每個單元中使用磁隧道結和FET開關的10ns讀寫非易失性存儲器陣列」，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.中報導的「Nonvolatile RAM based on Ma gnetic Tunnel JunctionElements，建立在磁隧道結元件基礎上的非易失性RAM」，以及ISSCCDigest of Technical Papers，TA7.6，Feb.2001.中報導的「A 256kb3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM，256kb 3.0V1T1MTJ非易失性磁阻RAM」等。
圖30是表示具有磁隧道結部的存儲單元(以下，也僅稱為「MTJ存儲單元」)的結構的概略圖。
參照圖30，MTJ存儲單元備有電阻隨存儲數據電平而改變的隧道磁阻元件TMR，和在數據讀出時用於形成通過隧道磁阻元件TMR的讀出電流Is的路徑的存取元件ATR。因為存取元件ATR是由代表性的場效應電晶體形成的，所以，在以下把存取元件ATR稱為存取電晶體ATR。存取電晶體ATR與隧道磁阻元件TMR串聯連接。
對於MTJ存儲單元，配置用於指示數據寫入的數字線DL、用於執行數據讀出的字線WL，以及在數據讀出和數據寫入時，用於傳輸與存儲數據的數據電平對應的電信號的數據線即位線BL。
圖31是說明從MTJ存儲單元的數據讀出工作的示意圖參照圖31，隧道磁阻元件TMR包括具有被固定的恆定的磁化方向的強磁性體層(以下，也僅稱為「固定磁化層」)FL，和在對應於從外部施加磁場的方向而被磁化的強磁性體層(以下，也僅稱為「自由磁化層」)VL。在固定磁化層FL和自由磁化層VL之間，設有用絕緣體膜形成的隧道阻擋層(隧道膜)TB。自由磁化層VL根據被寫入的存儲數據的電平，在與固定磁化層FL相同的方向或者與固定磁化層FL相反的方向被磁化。利用這些固定磁化層FL、隧道阻擋層TB及自由磁化層VL形成磁隧道結。
在數據讀出時，存取電晶體ATR隨著字線WL的激活而導通，隧道磁阻元件TMR被連接在位線BL與接地電壓GND之間。由此，在隧道磁阻元件TMR兩端施加對應於位線電壓的偏置電壓，在隧道膜中流過隧道電流。在數據讀出時，利用這種隧道電流，在位線BL～隧道磁阻元件TMR～存取電晶體ATR～接地電壓GND的電流路徑上可以流過讀出電流。
隧道磁阻元件TMR的電阻隨著固定磁化層FL及自由磁化層VL各自的磁化方向的相對關係而變化。具體地說，隧道磁阻元件TMR的電阻值在固定磁化層FL的磁化方向與自由磁化層VL的磁化方向平行的情況下為最小值Rmin，在兩者的磁化方向為相反(反平行)方向的情況下為最大值Rmax。
因而，若在對應於存儲數據的方向使自由磁化層VL磁化，則在隧道磁阻元件TMR中由讀出電流Is產生的電壓變化因存儲數據電平而異。從而，例如，若在把位線BL預充電到恆定電壓後，使讀出電流Is流過隧道磁阻元件TMR，則通過檢測位線BL的電壓，可以讀出MTJ存儲單元的存儲數據。
圖32是說明對於MTJ存儲單元的數據寫入工作的示意圖。
參照圖32，在數據寫入時，字線WL被非激活，存取電晶體ATR被關斷。在這種狀態下，在對應於寫入數據的方向使自由磁化層VL磁化的數據寫入電流分別流入數字線DL及位線BL。
圖33是說明在數據寫入時的數據寫入電流與隧道磁阻元件的磁化方向的關係的示意圖。
參照圖33，橫軸(EA)表示在隧道磁阻元件TMR內的自由磁化層VL中施加在易磁化軸(EA)方向上的磁場。另一方面，縱軸H(HA)表示在自由磁化層VL中作用在難磁化軸(HA)方向上的磁場。磁場H(EA)及H(HA)各自對應於因分別流過位線BL及數字線DL的電流而產生的2個磁場的一方。
在MTJ存儲單元中，固定磁化層FL的被固定的磁化方向沿著自由磁化層VL的易磁化軸，自由磁化層VL根據存儲數據的電平(「1」及「0」)沿著易磁化軸方向，在與固定磁化層FL平行或反平行(相反)方向被磁化。MTJ存儲單元與自由磁化層VL的2個方向對應地，可以存儲1位數據(「1」或「0」)。
自由磁化層VL的磁化方向僅當被施加的磁場H(EA)及H(HA)之和到達圖中所示的星形特性線外側的區域的情況下才能夠重新改寫。也就是說，被施加的數據寫入磁場在具有相當於星形特性線內側的區域的強度的情況下，自由磁化層VL的磁化方向不變。
如星形特性線所示，通過對自由磁化層VL施加難磁化軸方向的磁場，可以降低對於使沿著易磁化軸的磁化方向發生變化所必要的磁化閾值。
如圖33的示例所示，在設計數據寫入時的工作點時，在作為數據寫入對象的MTJ存儲單元內，易磁化軸方向的數據寫入磁場的強度被設計為HWR。即，設計流過位線BL或數字線DL的數據寫入電流的值，以便得到該數據寫入磁場HWR。一般來說，數據寫入磁場HWR用轉換磁化方向所必要的開關磁場HSW和裕量ΔH之和表示。也就是說，用HWR＝HSW+ΔH表示。
為改寫MTJ存儲單元的存儲數據，也就是隧道磁阻元件TMR的磁化方向，對數字線DL和位線BL雙方必須流過規定電平以上的數據寫入電流。由此，隧道磁阻元件TMR中的自由磁化層VL按照沿著易磁化軸(EA)的數據寫入磁場的方向，在與固定磁化層FL平行或者相反(反平行)方向被磁化。一旦被寫入隧道磁阻元件TMR內的磁化方向，即MTJ存儲單元的存儲數據一直能非易失性地保持到執行新的數據寫入為止。
這樣，隧道磁阻元件TMR的電阻隨著用施加的數據寫入磁場可改寫的磁化方向而變化，所以，隧道磁阻元件TMR的電阻值Rmax及Rmin與存儲數據的電平(「1」及「0」)分別對應，可以執行非易失性的數據存儲。
圖34是表示把MTJ存儲單元集成配置為行列狀的成為MRAM器件的列選擇相關電路和列選擇的對象的存儲器陣列的結構圖。
參照圖34，存儲器陣列MA包含被配置為行列狀的存儲單元；列選擇相關電路含有分別對應於被包含在存儲器陣列MA中的存儲單元列而配置的位線BL0～BLn(以下，統稱為位線BL)，被配置在存儲器陣列MA的兩側、對應於各位線BL而供給數據寫入電流的寫入電流控制電路BLCLa及BLCLb，供給寫入電流控制電路BLCLa及BLCLb以電流的電流源600，以及執行列選擇並把列選擇結果分別傳送到列選擇線CSL及CSLR的列解碼器200a及200b。
寫入電流控制電路BLCLa含有分別對應於位線BL0～BLn的一端側而設置的多個寫入控制單元BLUa。寫入電流控制電路BLCLb含有分別對應於位線BL0～BLn的另一端側而設置的多個寫入控制單元BLUb。在這裡，一端側指示的是寫入電流控制電路BLCLa一側，另一端側指示的是寫入電流控制電路BLCLb一側。
列解碼器200a對於分別對應於包含在寫入電流控制電路BLCLa中的多個寫入控制單元BLUa的列選擇線CSL0～CSLn(以下，統稱為列選擇線CSL)，在寫啟動信號WE處於激活狀態(「H」電平)的情況下，根據列地址CAy0(y為自然數)的輸入而傳遞列選擇結果。並且，列解碼器2 00b對於分別對應於包含在寫入電流控制電路BLCLb中的多個寫入控制單元BLUb的列選擇線CSLR0～CSLRn(以下，統稱為列選擇線CSLR)，在寫啟動信號WE處於激活狀態(「H」電平)的情況下，根據列地址CAy0(y為自然數)的輸入傳遞列選擇結果。另外，列地址CAy0是概括地表示多個位的列地址CA0～CAy的符號。以下，關於用多條位線構成的其他信號，為了概括地表示該多個位，也用了同樣的符號。例如，也把從信號SIJ的第i位到第j位概括地表示為SIJij。同樣，在以下，也把列地址CAy0統稱為列地址CA。
圖35是詳細地表示寫入控制單元BLUa的結構的電路圖。
參照圖35，寫入控制單元BLUa包含NAND電路52，及根據NAND電路52的輸出信號而被激活的互補的P溝道MOS電晶體50及N溝道MOS電晶體51。NAND電路52輸出寫入數據NWDT(寫入數據WDT的反轉信號)和表示列選擇結果的列選擇線CSL的電壓電平的NAND邏輯運算結果。
同樣，關於寫入控制單元BLUb也有同樣的結構，但不同點在於如括號內所示把輸入到NAND電路52的信號置換為寫入數據WDT。
現就寫入控制單元BLUa及BLUb的工作作一說明。
被配置在位線BL的一端側的寫入控制單元BLUa隨著P溝道MOS電晶體50的激活而把位線BL的一端側連接到電源電壓VCC。被配置在位線BL的另一端側的寫入控制單元BLUb隨著N溝道MOS電晶體51的激活而把位線BL的另一端側連接到接地電壓GND。與之相伴，從位線BL的一端側對另一端側供給數據寫入電流i0。另一方面，被配置在位線BL的一端側的寫入控制單元BLUa隨著N溝道MOS電晶體51的激活而把位線BL的一端側連接到接地電壓GND。被配置在位線BL的另一端側的寫入控制單元BLUb隨著P溝道MOS電晶體50的激活而把位線BL的另一端側連接到電源電壓VCC。與之相伴，從位線BL的另一端側對一端側供給數據寫入電流i1。
再次參照圖34，這裡，假定數據寫入電流i0從寫入電流控制電路BLCLa朝向寫入電流控制電路BLCLb的方向流入位線BL。同樣，假定數據寫入電流i1從寫入電流控制電路BLCLb朝向寫入電流控制電路BLCLa的方向流入位線BL。
圖36是位線BL0被選擇的情況下的各信號線的信號波形圖。對於把數據寫入電流i0供給位線BL0的情況作一說明。
在寫入數據WDT為「H」高電平的時刻tA，寫入數據WDT(「H」電平)被輸入到寫入電流控制電路BLCLb。並且，通過反相器30把作為反轉信號的寫入數據NWDT(「L」電平)輸入到寫入電流控制電路BLCLa。
然後，在時刻tB，寫啟動信號WE被激活(「H」電平)，對應於寫入電流控制電路BLCLa而設置的列解碼器200a根據寫啟動信號WE及列地址CA的輸入，從列選擇線CSL0～CSLn中有選擇地激活(「H」電平)列選擇線CSL0。同樣，對應於另一寫入電流控制電路BLCLb而設置的列解碼器200b，根據寫啟動信號WE及列地址CA的輸入，從列選擇線CSLR0～CSLRn中有選擇地激活(「H」電平)列選擇線CSLR0。
與之相伴，被配置在對應於列選擇線CSL0及CSLR0的位線BL0的兩側的2個寫入控制單元BLUa及BLUb被激活。對應於列選擇線CSL0的寫入控制單元BLUa把選擇位線BL0的一端側與接地電位GND連接。另一方面，對應於列選擇線CSLR0的寫入控制單元BLUb把選擇位線BL0的另一端側與接地電位VCC連接。從而，數據寫入電流i1從位線BL0的另一端側向一端側的方向供給到被選擇的位線BL0。這樣，能夠對選擇位線供給電流，而該選擇位線以與寫入數據WDT的電平相應的方向的數據寫入電流i0或i1為選擇對象。
然而，用這種結構，對於每條位線BL，有必要在存儲器陣列的兩側設置與列選擇結果和數據信號對應地進行解碼的寫入控制單元BLU，從而使寫入電流控制電路的電路區的面積變大了。
這種問題在大容量化的存儲器陣列裡尤其顯著。
其原因是，在數據寫入時流入數字線及位線的電流的最大值受布線電阻和電源電壓制約。因而，被連接在1條位線BL上的存儲單元數一增多，就因為位線的布線電阻變大，所以為避免與位線的長布線化相伴的布線電阻的增大而把存儲器陣列分割成多個存儲器塊，同時分割位線並使之分層次成為必要。對於這種結構，對每個存儲器塊，把與圖3 4所示結構同樣的寫入電流控制電路的結構設置在各存儲器塊的兩側成為必要。從而，寫入相關電路的電路區的面積增大了。同樣，在數據讀出時，對每條位線上有必要設置用於選擇位線的選通電晶體，所以也存在讀出相關電路的電路區面積增大的問題。
發明內容
本發明的目的在於提供既縮小寫入相關及讀出相關電路的面積，並且對於大容量的MRAM器件也可能縮小電路整體面積的薄膜磁性體存儲器件。
按照本發明的某一方面的薄膜磁性體存儲器件含有存儲器陣列、多條位線、多條列選擇線、地址解碼器以及第1及第2寫入控制電路。在存儲器陣列中，各自存儲被磁寫入的數據的多個存儲單元配置成行列狀。多條位線分別對應於多個存儲單元列而設置。多條列選擇線分別對應於多個存儲單元列而設置。地址解碼器在數據寫入時按照列選擇結果設定多條列選擇線的電壓。第1及第2寫入控制電路分別對應於存儲器陣列的兩側而配置。在數據寫入時，對於多條位線中的選擇位線，供給與數據寫入對應的方向的數據寫入電流。第1寫入控制電路具有第1驅動器和多個第1開關電路。在數據寫入時，第1驅動器把第1及第2電壓的寫入數據對應的一方與第1共有節點電連接。各多個第1開關電路中被設置在多條位線的各自的一端側與第1共有節點之間，按照與多條列選擇線中的對應的一條的電壓電平而導通。第2寫入控制電路具有第2驅動器和多個第2開關電路。在數據寫入時，第2驅動器把對應於第1及第2電壓的寫入數據的另一方與第2共有節點電連接。各多個第2開關電路中被設置在多條位線的各自的另一端側與第2共有節點之間，各自都按照與多條列選擇線中的對應的一條的電壓電平而導通。
本發明的薄膜磁性體存儲器在各寫入控制電路中分別對應於各位線BL的一端側及另一端側，只配置根據列選擇結果而導通/關斷的各一個電晶體門即可。
因而，本發明的薄膜磁性體存儲器的主要優點是，能夠大幅度地減少寫入控制電路的部件數量，所以能夠縮小寫入控制電路的面積。
按照本發明的另一方面的薄膜磁性體存儲器件備有從第1到第N的N個(N2以上的自然數)存儲器塊、多條位線，以及從第1到第(N+1)的(N+1)個寫入控制電路。N個存儲器塊具有各自存儲被磁寫入的數據的排列成行列狀的多個存儲單元，並且在這些存儲單元相互之間共有存儲單元列。多條位線分別對應於多個存儲單元列而設置，為N個存儲器塊所共有。對於各存儲器塊，(N+1)個寫入控制電路利用與行方向相鄰的區域與各存儲器塊交互配置。各(N+1)個寫入控制電路與多條位線連接，在數據寫入時，供給選擇位線與寫入數據的電平相應的數據寫入電流，N個存儲器塊中的第I個(I1～N的自然數)存儲器塊被選擇的情況下，從第1到第I的各寫入控制電路把多條位線中的選擇位線與對應於第1及第2電壓的寫入數據的一方電連接，從第(I+1)到第(N+1)的各寫入控制電路把多條位線中的選擇位線與對應於第1及第2電壓的寫入數據的另一方電連接。
因而，本發明的薄膜磁性體存儲器的優點是，在大容量化的存儲器塊被分割的結構中，總體上能夠縮小寫入控制電路的面積。
按照本發明的又一方面的薄膜磁性體存儲器含有存儲器陣列、多條位線、第1及第2寫入控制電路、多條第1及第2數據線，以及第1及第2地址解碼器。在存儲器陣列中，各自存儲被磁寫入的數據的多個存儲單元被配置成行列狀。多條位線分別對應於多個存儲單元列而設置。第1及第2寫入控制電路分別被配置在存儲器陣列的兩側，在數據寫入時供給多條位線中被選擇的選擇位線以數據寫入電流。存儲器陣列在行方向被分割為多個塊單元。多個第1及第2數據線分別對應於多個塊單元而設置。在寫入數據時，第1地址解碼器分別將與寫入數據對應的互補的第1及第2數據信號傳送給第1及第2數據線，該第1及第2數據線對應於多條第1及第2數據線中的選擇塊單元。第1寫入控制電路含有分別對應於多個塊單元而設置的多個第1寫入控制單元。第2寫入控制電路含有分別對應於多個塊單元而設置的多個第2寫入控制單元。各第1寫入控制單元具有第1驅動器和多個第1開關電路。在數據寫入時，第1驅動器根據傳送給對應的第1數據線的第1數據信號，把設置在各第1寫入控制單元中的第1共有節點與第1及第2電壓的一方電連接。多個第1開關電路控制第1共有節點與對應的塊單元中的各位線組之間的連接。各第2寫入控制單元具有第2驅動器和多個第2開關電路。在數據寫入時，第2驅動器根據傳送給對應的第2數據線的第2數據信號，把設置在各第2寫入控制單元中的第2共有節點與第1及第2電壓的另一方電連接。多個第2開關電路控制第2共有節點與對應的塊單元中的各位線組之間的連接。第2地址解碼器按照列選擇結果有選擇地使多個第1及第2開關電路導通。
在本發明的薄膜磁性體存儲器中，把存儲器陣列分割成多個塊單元，分別對應於多個塊單元設置寫入控制單元。在各寫入控制單元中，分別對應於各位線BL的一端側及另一端側設置按照列選擇結果而導通/關斷的第1及第2電晶體，由此能夠供給選擇位線以數據寫入電流。
因此，本發明的薄膜磁性體存儲器的優點是，在分層次的位線的結構中，由於能夠通過被包含在寫入控制單元中的電晶體門的控制來執行，所以寫入控制電路的部件數量大幅度減少，從而寫入控制電路的面積能夠縮小。
按照本發明的又一方面的薄膜磁性體存儲器含有從第1到第N的N個(N2以上的自然數)存儲器塊、從第1到第(N+1)的(N+1)個寫入控制電路、第1及第2數據線以及第1及多個第2地址解碼器。N個存儲器塊具有各自存儲被磁寫入的數據的具有行列狀的多個存儲單元，並且這些存儲單元相互之間共有存儲單元列。另外，各存儲器塊含有分別對應於多個存儲單元列而設置的多條位線。對於各存儲器塊，(N+1)個寫入控制電路在列方向與N個存儲器塊交互配置，在數據寫入時，各自將與寫入數據的電平相應的數據寫入電流供給選擇位線。第1數據線對第奇數個寫入控制電路共同地配置。第2數據線對第偶數個寫入控制電路共同地配置。在數據寫入時，第1地址解碼器將與寫入數據相應的互補的第1及第2數據信號分別傳送給第1及第2數據線。在數據寫入時，與N個存儲器塊中的選擇存儲器塊相鄰的2個寫入控制電路被選擇。各寫入控制電路具有第1及第2連接控制電路的至少一方和驅動器。第1連接控制電路控制在各存儲器塊中的多條位線的一端側與設置在各寫入控制電路中的共有節點的連接。第2連接控制電路控制在各存儲器塊中的多條位線的另一端側與共有節點的連接。在數據寫入時，驅動器與第1及第2數據線的某一方連接，與第1及第2數據線的一方相應地把共有節點與第1及第2電壓的某一方電連接。多個第2地址解碼器分別對應於多個寫入控制電路而設置，各自根據存儲器塊選擇信號及列選擇結果來控制第1及第2連接控制電路的某一方。
本發明的薄膜磁性體存儲器在兩個存儲器塊中可共有配置在兩個存儲器塊間的寫入控制電路。
因而，本發明的薄膜磁性體存儲器的優點是，在大容量化並且存儲器塊被分割的結構中，與各存儲器塊交互配置的各寫入控制電路總體上縮小了，從而能夠縮小寫入控制電路的電路區的面積。
按照本發明的又一方面的薄膜磁性體存儲器含有存儲器陣列、多個數據線組、多個驅動單元、第1及第2連接控制電路以及地址解碼器。在存儲器陣列中，各自存儲被磁寫入的數據的多個存儲單元被配置成行列狀。存儲器陣列含有分別對應於多個存儲單元列而設置的多條位線。並且，存儲器陣列在行方向被分割為多個塊單元。多個數據線組分別對應於多個塊單元而設置。多個驅動單元分別對應於多個數據線組而設置，在數據寫入時，按照列選擇結果，有選擇地將數據寫入電流供給對應的數據線組。第1連接控制電路被設置在各數據線組中。第2連接控制電路被設置在各數據組中。各數據組含有第1及第2數據線。第1連接控制電路含有用於控制在各自被包含在對應的塊單元中的各位線的一端側與對應的第1數據線之間的連接的多個第1開關電路。第2連接控制電路含有用於分別控制在各自被包含在對應的塊單元中的各位線的另一端側與對應的第2數據線之間的連接的多個第2開關電路。地址解碼器根據列選擇結果有選擇地使多個第1及第2開關電路導通。
在本發明的薄膜磁性體存儲器中，把存儲器陣列分割為多個塊單元，分別對應於各塊單元設置連接控制電路。各連接控制電路控制對應的數據組和被包含在各塊單元中的各位線的連接。也就是說，在各控制電路中，分別對應於各位線BL的一端側及另一端側設置有按照列選擇結果而導通/關斷的開關電路。與之相伴，能夠把數據寫入電流供給選擇位線。
因此，本發明的薄膜磁性體存儲器的優點是，在分層次位線的結構中，由於能夠利用被包含在各連接控制電路中的電晶體的控制實現數據寫入工作，所以，寫入相關電路的部件數量大幅度減少，從而能夠縮小寫入相關電路的面積。
通過參照附圖的後述的本發明的詳細說明，本發明的上述和其它的目的、特徵、方面和優點會變得更加明白。
圖1是本發明的實施例1的MRAM的整體結構圖。
圖2是本發明的實施例1的列選擇相關電路及成為列選擇的對象的存儲器陣列的結構圖。
圖3是選擇位線被選擇的情況下的數據寫入時的各信號線的信號波形圖。
圖4是本發明的實施例1的變例1的列選擇相關電路的電路結構圖。
圖5是本發明的實施例1的變例2的列選擇相關電路的電路結構圖。
圖6是本發明的實施例2的列選擇相關電路的電路結構圖。
圖7是行選擇相關電路的存儲器塊的周邊區域的電路結構圖。
圖8A、圖8B是解碼電路的電路結構圖。
圖9是在選擇了存儲器塊的情況下的選擇位線中流過數據寫入電流時的各信號線的信號波形圖。
圖10是本發明的實施例3的列選擇相關電路的電路結構圖。
圖11是在行解碼器410中根據行地址的輸入生成的選擇信號的解碼表。
圖12是解碼電路的電路結構圖。
圖13是根據選擇信號及寫入數據用各解碼電路生成的解碼信號的解碼表。
圖14是本發明的實施例3的變例1的列選擇相關電路的電路結構圖。
圖15是解碼電路的電路結構圖。
圖16是根據選擇信號及寫入數據用各解碼電路生成的解碼信號的解碼表。
圖17是本發明的實施例3的變例2的列選擇相關電路的電路結構圖。
圖18是本發明的實施例4的列選擇相關電路的電路結構圖。
圖19是在存儲器陣列中位線被選擇的場合的時序圖。
圖20是本發明的實施例5的列選擇相關電路的電路結構圖。
圖21是本發明的實施例5的變例1的列選擇相關電路示意圖。
圖22是被配置在相鄰的兩個存儲器塊之間的寫入電流控制電路的電路結構圖。
圖23是本發明的實施例6的列選擇相關電路的電路結構圖。
圖24是被包含在驅動單元中的驅動電路結構圖。
圖25是表示具有基準位線的存儲器塊的一部分區域的結構圖。
圖26是表示本發明的實施例6的列選擇相關電路的工作的時序圖。
圖27是本發明的實施例6的變例1的列選擇相關電路的電路結構圖。
圖28是表示存儲器塊及存儲器塊的局部區域的29是表示本發明的實施例6的變例1的列選擇相關電路的工作的時序圖。
圖30是表示具有磁隧道結的存儲單元的結構的概略圖。
圖31是說明從MTJ存儲單元的數據讀出工作的示意圖。
圖32是說明對MTJ存儲單元的數據寫入工作的示意圖。
圖33是說明在數據寫入時的數據寫入電流與隧道磁阻元件的磁化方向的關係的示意圖。
圖34是把MTJ存儲單元集成配置為行列狀的MRAM器件的列選擇相關電路的結構圖。
圖35是寫入控制單元BLUa的電路結構圖。
圖36是選擇位線被選擇的場合的各信號線的信號波形圖。
具體實施例方式
現參照附圖詳細說明本發明的實施例。並且，圖中在相同的或相當的部分標以同一符號，所以不重複說明。
實施例1參照圖1，本發明的實施例1的MRAM器件包括具有被配置成行列狀的MTJ存儲單元MC的存儲器陣列MA。在存儲器陣列MA中，多條字線WL及多條數字線DL分別對應於MTJ存儲單元MC的行而配置。並且，位線BL分別對應於MTJ存儲單元MC的列而配置。存儲器陣列MA的結構與圖34所示的存儲器陣列的結構相同。
MRAM器件1還包括按照由地址信號所示的行地址RA進行行選擇的行解碼器400；在寫啟動信號WE為激活狀態的情況下，按照由地址信號示出的列地址CA進行在存儲器陣列MA中的列選擇的列解碼器200a及200b；在數據讀出時，按照列解碼器200a及200b的列選擇指示選擇包含在存儲器陣列MA中的位線BL，並把已被讀出信號向放大器700輸出的位線選擇電路300；以及把從位線選擇電路300輸出的信號進行放大作為讀出數據RDT輸出的放大器700。
MRAM器件1還備有在數據寫入時按照列解碼器200a及200b的列選擇指示，對被包含在存儲器陣列MA中的位線BL供給相應於寫入數據WDT的電流的寫入電流控制電路BLCa及BLCb；以及在數據寫入時為供給流入位線BL的數據寫入電流的電流源600。
MRAM器件1還備有以來自行解碼器400的行選擇結果為基礎，把選擇字線及數字線激活的DL/WL驅動器區500及510。
另外，寫入數據WDT被輸入寫入電流控制電路BLCa，被反轉了的寫入數據NWDT從反向器30輸入到寫入電流控制電路BLCb。並且，用於執行各位線BL的預充電的預充電信號BLPRE被輸入到寫入電流控制電路BLCa。
參照圖2，作為本發明的實施例1的列選擇對象的存儲器陣列MA，具有被配置成行列狀的存儲單元。列選擇相關電路含有分別對應於被包含在存儲器陣列MA中的列存儲單元而設置的位線BL0～BLn；根據列地址CA有選擇地分別激活列選擇線CSL0～CSLn及列選擇線CSLR0～CSLRn的列解碼器200a及200b；對按照被輸入的寫入數據WDT及NWDT所選擇的位線BL分別供給數據寫入電流的寫入電流控制電路BLCa及BLCb；以及電流源600。
該列選擇相關電路與圖34所示的現有的列選擇相關電路比較，不同點在於，把寫入電流控制電路BLCLa及BLCLb分別置換為寫入電流控制電路BCLa及BCLb。寫入數據WDT被輸入到寫入電流控制電路BCLa，通過反向器30反轉的寫入數據NWDT被輸入到寫入電流控制電路BCLb。
寫入電流控制電路BLCa含有按照寫入數據WDT把電源電壓VCC及接地電壓GND的某一方與節點NA電連接的反向器INV；分別把位線BL0～BLn與節點NA進行電連接的N溝道MOS電晶體TR0～TRn(以下統稱為電晶體TR)；以及執行位線BL0～BLn的預充電的PU。同樣，也把N溝道MOS電晶體TR0～TRn只稱為電晶體TR0～TRn。電晶體TR0～TRn各自的柵極分別接受列選擇線CSL0～CSLn的列選擇結果。
預充電單元PU含有分別對應於位線BL0～BLn而設置的N溝道MOS電晶體NT0～NTn。並且，N溝道MOS電晶體NT0～NTn各自的柵極接受預充電信號BLPRE的輸入。預充電信號BLPRE在晶片激活時除數據讀出及數據寫入的執行期間以外被激活。
寫入電流控制電路BLCb含有按照寫入數據NWDT把電源電壓VCC及接地電壓GND的某一方與節點NB電連接的反向器INVR；分別把位線BL0～BLn與節點NB電連接的N溝道MOS電晶體TRR0～TRRn(以下也統稱為電晶體TRR)。同樣，也把N溝道MOS電晶體TRR0～TRRn只稱為電晶體TRR0～TRRn。電晶體TRR0～TRRn各自的柵極分別接受列選擇線CSLR0～CSLRn的列選擇結果。
用圖3說明位線BL0被選擇的情況下的數據寫入。
參照圖2及圖3，在數據進行寫入前的時刻t0，寫入數據WDT被設定為「H」電平。由此，「H」電平的寫入數據被輸入到寫入電流控制電路BLCa，再通過反相器30被反轉了的「L」電平的寫入數據NWDT被輸入到寫入電流控制電路BLCb。反相器INV及INVR以分別對應於寫入數據WDT及反轉了的寫入數據NWDT的電壓分別驅動節點NA及節點NB。與之相伴，反相器INV把節點NA與接地電壓GND連接而把節點NA的電壓電平設定為「L」電平。反相器INVR把節點NB與電源電壓VCC連接而把節點NB的電壓電平設定為「H」電平。
並且，直到時刻t1，表示執行數據寫入的寫啟動信號WE一直是「L」電平，所以直到寫啟動信號的時刻t1之前這一段時間，預充電信號BLPRE被設定為「H」電平。因而，與各位線BL和接地電壓GND電連接而成為預充電狀態。在時刻t1寫啟動信號WE被設定為「H」電平。於是，預充電信號BLPRE成為「L」電平，預充電結束。
然後，在寫啟動信號WE被激活了(「H」電平)的時刻t1，對應於寫入電流控制電路BLCa的列解碼器200a根據列地址CA從列選擇線CSL0～CSLn中有選擇地選擇列選擇線CSL0。並且，對應於寫入電流控制電路BLCb的列解碼器200b，在寫啟動信號WE被激活的狀態下，根據列地址CA從列選擇線CSLR0～CSLRn中有選擇地選擇列選擇線CSLR0。
寫入電流控制電路BLCa及BLCb隨著列選擇線CSL0及CSLR0的選擇，使對應的電晶體TR0及TRR0導通。據此，被選擇的位線BL0的另一端側被設定為「H」電平、一端側被設定為「L」電平，所以，數據寫入電流i1在從寫入電流控制電路BLCb朝向寫入電流控制電路BLCa的方向流入選擇位線BL0。
這樣，可以將對應於寫入數據電平的存儲數據寫入與選擇位線BL0對應的存儲單元。
其次，在寫啟動信號WE成為「L」電平的時刻t2，列選擇線CSL0及CSLR0被非激活。並且，與之相伴，預充電信號BLPRE成為「H」電平。因而，各位線BL被預充電為「L」電平，進行移向下一個工作周期的準備。從而，在直到執行數據寫入的時刻t1之前的這一期間內，各位線BL被預充電到相當於接地電壓GND的「L」電平，在時刻t1，預充電結束。這樣，就可以把對應於寫入數據WDT的電平的方向的數據寫入電流i0或i1供給成為選擇對象的選擇位線。
在本結構中，各位線BL共有被設置在兩側的節點NA及節點NB，按照寫入數據WDT用電源電壓VCC及接地電壓GND互補地驅動該共有節點NA及NB(以下也稱為共有節點NA及NB)。
因而，本結構沒有必要如現有例那樣，分別對應於各位線BL的兩端，設置具有寫入數據和列選擇結果的解碼功能的圖34所示的寫入控制單元。也就是說，在各寫入電流控制電路中，分別對應於各位線BL的兩側，只配置根據列選擇結果而導通/關斷的各一個電晶體門即可。按照本結構，與現有例相比能夠大幅度減少寫入電流控制電路的部件數量，所以，可以縮小其電路面積。
另外，在本發明的實施例1中，例示了把供給共有節點NA及NB以數據寫入電流的反相器INV及INVR分別配置在寫入電流控制電路BLCa及BLCb內的結構，但關於這些反相器INV及INVR，作為配置在寫入電流控制電路BLCa及BLCb的外部的結構也可。並且，作為構成門的電晶體，說明了用N溝道MOS電晶體TR(TRR)的結構，然而，代替這種結構，用P溝道MOS電晶體，把供給N溝道MOS電晶體的信號的反轉信號供給門也可能形成同樣的結構。
實施例1的變例參照圖4，本發明的實施例1的變例的列選擇相關電路與圖2所示的實施例1的列選擇相關電路比較，寫入電流控制電路BLCa及BLCb被置換為寫入電流控制電路BLC#a及BLC#b這一點不同。其他方面均與用圖2說明的結構相同，所以其詳細說明不再重複。
在寫入電流控制電路BLC#a中，代替寫入電流控制電路BLCa中的反相器INV，配置了用反相器IV0～IVn構成的反相器組IVGa。
反相器IV0～IVn分別對應於位線BL0～BLn而設置，根據寫入數據WDT，把電源電壓VCC及接地電壓GND的某一方與共有節點NA電連接。
同樣，在寫入電流控制電路BLC#b中，代替寫入電流控制電路BLCb中的反相器INVR，配置了用反相器IVR0～IVRn構成的反相器組IVGb。反相器IVR0～IVRn根據寫入數據NWDT，把電源電壓VCC及接地電壓GND的某一方與共有節點NB電連接。
本實施例1的變例1是把在實施例1中說明的反相器分散性地配置的結構，電路工作與實施例1相同。具體地說，根據寫入數據WDT構成成為驅動器的反相器組IVGa的反相器IV0～IVn，與圖2所示的反相器INV同樣地工作。同樣，根據寫入數據NWDT構成反相器組IVGb的反相器IVR0～IVRn也與圖2所示的反相器INVR同樣地工作。
通過形成本結構，只要反相器IV0～IVn具有與反相器INV同等的電流供給能力就行，所以，能夠高效率地配置這(N+1)個反相器而實現小型化。因而，與實施例1的結構相比可以使電路面積進一步小型化。
參照圖5，本發明的實施例1的變例2的列選擇相關電路與實施例1的變例1的列選擇相關電路相比，列解碼器200隻配置在單側這一點不同。並且，列選擇線CSL0～CSLn跨越存儲器陣列MA配置，並與分別配置在對應的位線BL的一端側及另一端側的電晶體TR及TRR的各柵極連接。其他方面與在圖4中示出的實施例1的變例1的結構相同，所以其說明不再重複。
即，在本結構中，用一個列解碼器200控制分別包含在寫入電流控制電路BLC#a及BLC#b中的電晶體TR及TRR的導通/關斷。
通過形成本結構，由於寫入電流控制電路BLC#a及BLC#b共有列選擇線CSL，所以能夠減少列選擇線的條數。
並且，因為是列解碼器200隻配置在單側的結構，所以解碼器區的面積能夠縮小。從而，與實施例1的變例1相比還能縮小列選擇相關電路的總體面積。
實施例2在本發明的實施例2中，說明伴隨著大容量化，將本發明應用到被分割為多個存儲器塊的存儲器陣列的結構的情況。
參照圖6，在列方向設置了含有被配置成行列狀的存儲單元的存儲器塊MB0～MBn(以下也統稱為存儲器塊MB)。
本實施例2的列選擇相關電路含有分別對應於存儲器塊MB0～MBn而設置在一方的寫入電流控制電路BLC#a0～BLC#an(以下，也總括地稱為寫入電流控制電路BLC#a)；分別對應於存儲器塊MB0～MBn而設置在另一方的寫入電流控制電路BLC#b0～BLC#bn(以下，也總括地稱為寫入電流控制電路BLC#b)；分別對應於寫入電流控制電路BLC#a0～BLC#an而設置的解碼電路BFa0～BFan(以下也總括地稱為解碼電路BFa)；分別對應於寫入電流控制電路BLC#b0～BLC#bn而設置的解碼電路BFb0～BFbn(以下也總括地稱為解碼電路BFb)；以及對N個存儲器塊MB傳送列選擇結果的共有列選擇線CSL0～CSLn。
參照圖7，本實施例的列選擇相關電路的結構與圖4的列選擇相關電路相比，分別對應於寫入電流控制電路BLC#a0及BLC#b0而設置解碼電路BFa0及BFb0這一點不同。
解碼電路BFa0及BFb0根據寫入數據WDT及塊選擇信號BS，把作為解碼結果的解碼信號分別輸入到寫入電流控制電路BLC#a0及BLC#b0。
寫入電流控制電路BLC#a0及BLC#b0因為與圖4所示的寫入電流控制電路BLC#a及BLC#b的結構相同，所以其說明不再重複。
參照圖8(A)，解碼電路BFa0含有根據寫入數據WDT及塊選擇信號BS的輸入而輸出NAND邏輯運算結果的NAND電路10；以及把NAND電路10的輸出信號的反轉信號作為解碼信號DB輸出的反相器11。另外，對於其他解碼電路BFa的結構也是同樣的。
參照圖8(B)，解碼電路BFb0含有通過反相器12根據寫入數據WDT的反轉信號的輸入及塊選擇信號BS的輸入而輸出NAND邏輯運算結果的NAND電路13；以及把NAND電路13的輸出信號的反轉信號作為解碼信號NDB輸出的反相器14。另外，對於其他解碼電路BFb的結構也是同樣的。
解碼電路BFa及BFb在對應的存儲器塊MB被選擇的場合，根據寫入數據把互補性的解碼信號DB及NDB設定為「H」電平及「L」電平中的一方。並且，在對應的存儲器塊MB未被選擇的場合，解碼信號DB及NDB均設定為「L」電平。
現用圖9說明在選擇存儲器塊MB0的場合的位線BL0的數據寫入。
在進行數據寫入前的時刻t4，寫入數據WDT被設定為「H」電平。寫入數據WDT(「H」電平)及塊選擇信號BS0(「H」電平)被輸入到解碼電路BFa0及BFb0。與之相伴，解碼電路BFa0將解碼信號DB0設定為「H」電平。解碼電路BFb0將解碼信號NDB0設定為「L」電平。因而，作為寫入電流控制電路BLC#a0的驅動器的各反相器IV根據該解碼信號DB0(「H」電平)的輸入把共有節點NA與接地電壓GND電耦合。作為寫入電流控制電路BLC#b0的驅動器的各反相器IVR也根據該解碼信號NDB0(「L」電平)的輸入把共有節點NB與電源電壓VCC電耦合。即，把共有節點NA設定為「L」電平，把共有節點NB設定為「H」電平。還有，在時刻t5寫啟動信號WE成為「H」電平。
接著，在時刻t5，寫啟動信號WE一旦被激活，列解碼器200就按照列地址CA從列選擇線CSL0～CSLn中選擇列選擇線CSL0。另外，到數據寫入工作開始的時刻t5之前，預充電信號BLPRE被設定為「H」電平。因而，各位線BL被預充電為相當於接地電壓GND的「L」電平，在時刻t5預充電結束。
隨著列選擇線CSL0的被選擇，對應的電晶體TR0及TRR0導通。隨之被選擇的位線BL0的另一端側被設定為「H」電平，一端側被設定為「L」電平，結果，數據寫入電流i1從寫入電流控制電路BLC#b0朝向寫入電流控制電路BLC#a0的方向流向選擇位線BL0。
接著，在時刻t6，寫啟動信號WE成為「L」電平而使傳送到列選擇線CSL0的列選擇結果(「H」電平)成為「L」電平。並且，預充電信號BLPRE成為「H」電平，各位線BL被預充電到「L」電平，準備進入下一周期。這樣，就能夠對於被選擇的存儲器塊MB執行數據寫入。
通過形成本結構，在因大容量化而存儲器塊被分割的結構中，與實施例1同樣，寫入電流控制電路能實現小型化。並且，因為列解碼器200能夠為各存儲器塊MB所共有，所以可以進一步縮小列選擇相關電路整體的面積。
實施例3本發明的實施例3通過形成能在鄰接的存儲器塊之間共有的寫入電流控制電路的結構來謀求列選擇相關電路面積的縮小。
參照圖10，實施例3的列選擇相關電路將存儲器陣列分割，在列方向配置8個存儲器塊MB0～MB7。並且，設置分別配置在各存儲器塊MB的兩側的9個寫入電流控制電路BLCL0～BLCL8(以下總括地稱為寫入電流控制電路BLCL)。也就是說，是一種在各寫入電流控制電路BLCL0～BLCL8之間分別配置存儲器塊MB0～MB7的結構。另外，對應於各寫入電流控制電路BLCL設置解碼電路BF#。
另外，存儲器陣列被分割為多個存儲器塊，但位線BL0～BLn未被分割，一條位線BL對應於各列為存儲器塊MB0～MB7所共有。並且，各位線BL被連接在寫入電流控制電路BLCL0～BLCL8上。
各寫入電流控制電路BLCL含有多個寫入控制單元BLU，各寫入控制單元BLU對應於各位線BL而被設置。同樣，寫入控制單元BLU含有NAND電路和反相器，根據對應的列選擇線CSL及解碼信號DB的輸入供給對應的位線BL以數據寫入電流。
並且，行解碼器410接受行地址RA20及寫啟動信號WE的輸入，生成用來選擇激活的寫入電流控制電路的選擇信號ES。
如圖11所示，在行解碼器410中，按照3位行地址RA20的輸入的組合，生成選擇存儲器塊MB0～MB7中的某一個的選擇信號ES0～ES8(以下統稱為選擇信號ES)。
參照圖12，解碼電路BF#含有異OR電路20。異OR電路20接受寫入數據WDT及選擇信號ES的輸入並把異OR邏輯運算結果作為解碼信號DB輸出。
參照圖13，這裡，在圖11的按照行地址RA選擇的存儲器塊MB中，示出了為供給與寫入數據WDT的輸入對應的數據寫入電流而生成的各解碼信號DB。以下，也把解碼信號DB0～DB8統稱為解碼信號DB。
現就本發明的實施例3的數據寫入作一說明。
作為一個例子，對於對應於存儲器塊MB1中最前面的位線BL0的存儲單元，說明寫入「H」電平的寫入數據WDT的場合的工作。
參照圖10至圖13，首先，行解碼器410根據行地址RA，把分別對應於選擇存儲器塊MB1及比MB1位於更靠近列解碼器200一側的MB0的選擇信號ES1及ES0共同設定為「H」電平。其他選擇信號ES2～ES8全部設定為「L」電平。
然後，如寫入數據WDT(「H」電平)被輸入，則各解碼電路BF#，各自把解碼信號DB0及DB1一起設定為「L」電平，把解碼信號DB2～DB8設定為「H」電平。並且，列解碼器200按照列地址CA而把列選擇線CSL0激活(「H」電平)。
與之相伴，在寫入電流控制電路BLCL0中，對應於列選擇線CSL0的寫入控制單元BLU根據被輸入的解碼信號DB0及列選擇結果把共有的位線BL0與接地電壓GND電耦合。
同樣，在寫入電流控制電路BLCL1中，對應於列選擇線CSL0的寫入控制單元BLU根據被輸入的解碼信號DB1及列選擇結果把共有的位線BL0與接地電壓GND電耦合。
並且，在寫入電流控制電路BLCL2～BLCL8中，對應於列選擇線CSL0的寫入控制單元BLU，分別把共有的位線BL0與電源電壓VCC電耦合。
於是，電流不流入對應於存儲器塊MB0的區域的共有的位線BL0，但在從寫入電流控制電路BLCL2朝向寫入電流控制電路BLCL1的方向寫入電流i1被供給對應於存儲器塊MB1的區域的共有的位線BL0。從而，在存儲器塊MB1中，能夠對與位線BL0對應的存儲單元寫入「H」電平的寫入數據。
在其他存儲器塊被選擇的情況下也同樣，在把數據寫入電流i1供給選擇存儲器塊MB的選擇位線BL的情況下，各寫入電流控制電路BLCL把直到對應於選擇存儲器塊的區域的共有位線BL與接地電壓GND連接，各寫入電流控制電路BLCL把對應於選擇存儲器塊以後的區域的共有位線BL與電源電壓VCC電耦合，從而能把數據寫入電流只供給被選擇的存儲器塊。例如，在選擇第I(I0～7)存儲器塊，對第I存儲器塊的位線供給數據寫入電流的情況下，在從第0到第I的寫入電流控制電路中，把共有位線與接地電壓GND連接，在從第(I+1)到末級(第7)的寫入電流控制電路中，把共有位線與電源電壓VCC連接。
因此，因為能在相鄰的存儲器塊之間共有寫入電流控制電路，所以，與實施例2相比，能夠縮小寫入電流控制電路整體的電路面積。
實施例3的變例1圖14所示的本發明的實施例3的變例1的列選擇相關電路與圖10所示的列選擇相關電路相比，其不同點在於，把寫入電流控制電路BLCL0置換為寫入電流控制電路BLCa，把其他寫入電流控制電路BLCL1～BLCL8置換為寫入電流控制電路BLCb1～BLCb8。另外，各寫入電流控制電路BLCb1～BLCb8與圖2所示的寫入電流控制電路BLCb具有同樣的結構。同樣，把解碼電路BF#替換為解碼電路BF#a這一點不同。其他方面與圖10所示結構相同，所以其詳細說明不再重複。
另外，寫入電流控制電路BLCa含有圖中未示出的預充電單元PU。
參照圖15，解碼電路BF#a含有異OR電路20和反相器21。解碼電路BF#a與圖12的解碼電路BF#相比，在還設置反相器21這一點上不同。即，異OR電路20接受寫入數據WDT及選擇信號ES的輸入而輸出異OR邏輯運算結果。反相器21把異OR邏輯運算結果的反轉信號作為解碼信號DB輸出。
參照圖16，存儲器塊MB0～MB7按照與涉及行地址RA的圖11同樣的解碼結果而被選擇。並且在這裡，示出了在各存儲器塊被選擇的情況下用於供給對應於寫入數據WDT的電平的數據寫入電流的各解碼信號DB的設定。
作為一個例子，說明對與存儲器塊MB1中最前面的位線BL0對應的存儲單元寫入「H」電平的寫入數據WDT的場合的工作。
這種情況下，如圖11所示，行解碼器410根據行地址RA而把選擇信號ES0及ES1全部設定為「H」電平。其他的選擇信號ES2～ES8全部為「L」電平。
然後，如寫入數據WDT(「H」電平)被輸入，則各解碼電路BF#a分別把解碼信號DB0及DB1一起設定為「H」電平。另一方面，解碼信號DB2～DB8被設定為「L」電平。與之相伴，在寫入電流控制電路BLCa中，作為驅動器的反相器INV把共有節點NA與接地電壓GND電耦合。
同樣，在寫入電流控制電路BLCb1中，利用作為驅動器的反相器INVR把共有節點NB與接地電壓GND電耦合。並且，在寫入電流控制電路BLCb2～BLCb8中，作為驅動器的反相器INVR把共有節點NB與電源電壓VCC電耦合。
於是，沒有電流流到對應於存儲器塊MB0的區域的共有位線BL0，但在從寫入電流控制電路BLCL2朝向寫入電流控制電路BLCL1的方向數據寫入電流i1被供給對應於存儲器塊MB1的區域的共有位線BL0。
因而，在存儲器塊姻1中，能夠把「H」電平的寫入數據寫入到對應於位線BL0的存儲單元。
通過形成這樣的結構，與實施例3同樣，在相鄰的存儲器塊之間可以共有寫入電流控制電路的同時，減少各寫入電流控制電路的部件數量，從而進一步縮小整體列選擇相關電路的面積成為可能。
實施例3的變例2圖17所示的實施例3的變例2的列選擇相關電路與圖14所示的列選擇相關電路相比，其不同點在於，在把寫入電流控制電路BLCa置換為BLC#a的同時，分別把寫入電流控制電路BLCb1～BLCb8置換為BLC#b1～BLC#b8。其他方面都是相同的，所以其說明不再重複。另外，圖17的寫入電流控制電路BLC#a還含有圖中未示出的預充電單元PU。
在本結構中，也可以根據圖11及圖16的解碼表執行與實施例3的變例1同樣的數據寫入。
因為能夠把各寫入電流控制電路BLC置換為各寫入電流控制電路BLC#而構成，所以能夠使配置到各寫入電流控制電路BLC#中的(N+1)個反相器IV小型化並有效地進行配置。因而，比起實施例3的變例1還能夠縮小整體列選擇相關電路的面積。
實施例4在本實施例4中說明在具有分層次的位線的存儲器陣列中本發明的應用。
參照圖18，存儲器陣列MA被分割而具有被配置在行方向的塊單元BU0～BUn(以下統稱為塊單元BU)，各塊單元BU具有各4個存儲單元列並對應於各存儲單元列而設置位線。
本發明的實施例4的列選擇相關電路含有分別對應於包含在存儲器陣列MA中的塊單元而設置的數據線組DAL0、NDAL0～DALn、NDALn(以下統稱為數據線組DAL、NDAL)；根據列地址CA的高位位CAHm0(m自然數)及寫入數據WDT的輸入，有選擇地選擇數據線組DA、NDAL並分別傳送互補的數據信號的列解碼器210；在寫啟動信號WE被激活的狀態下，根據被輸入的低位位的列地址CAL10(1自然數)使配置在與位線BL正交方向上的列選擇線CSL0～CSL3激活的解碼電路DC；寫入電流控制電路BLCC0及BLCC1；以及電源600。
寫入電流控制電路BLCC0具有分別對應於塊單元BU0～Bun而設置的寫入控制單元BLCUa0～BLCUan(以下統稱為寫入控制單元BLCUa)。同樣，寫入電流控制電路BLCC1具有分別對應於塊單元BU0～Bun而設置的寫入控制單元BLCUb0～BLCUbn(以下統稱為寫入控制單元BLCUb)。
並且，在寫入電流控制電路BLCC0中，用於從與各寫入控制單元BLCUa連接的各4條位線中選擇1條的4條列選擇線CSL0～CSL3被共同設置在各寫入控制單元BLCUa中。同樣，在寫入電流控制電路BLCC1中，用於從與各寫入控制單元BLCUb連接的各4條位線中選擇1條的4條列選擇線CSL0～CSL3被共同設置在各寫入控制單元BLCUb中。
對應於寫入電流控制電路BLCC0而配置的解碼電路DC在寫啟動信號WE為激活狀態的情況下，按照低位位的列地址CAL10(1自然數)有選擇地使列選擇線CSL0～CSL3中的1條激活。同樣，對應於寫入電流控制電路BLCC1而配置的解碼電路DC也同樣有選擇地使列選擇線CSL0～CSL3中的1條激活。
這裡，代表性地說明寫入控制單元BLCUa0。
寫入控制單元BLCUa0含有用反相器IVa0～IVa3構成的反相器組IVGUa以及N溝道MOS電晶體NTa0～NTa3。各反相器IVa0～IVa3分別根據傳送到數據線DAL0的數據信號使電源電壓VCC及接地電壓GND的一方與共有節點NA0電耦合。N溝道MOS電晶體NTa0～NTa3分別對應於位線BL0～BL3而設置，按照有選擇地被分別激活的列選擇線CSL0～CSL3，把共有節點NA0與被選擇的位線BL電耦合。
關於寫入控制單元BLCUb0也是同樣的。
寫入控制單元BLCUb0含有用反相器IVb0～IVb3構成的反相器組IVGUb以及N溝道MOS電晶體NTb0～NTb3。各反相器IVb0～IVb3分別根據來自數據線NDAL0的數據信號使電源電壓VCC及接地電壓GND的一方與共有節點NB電耦合。N溝道MOS電晶體NTb0～NTb3分別對應於位線BL0～BL3而設置，按照有選擇地被分別激活的列選擇線CSL0～CSL3，把共有節點NB與被選擇的位線BL電耦合。
用圖19說明在存儲器陣列MA中位線BL0被選擇的情況下的數據寫入。
在進行數據寫入之前的時刻t8，寫入數據WDT被設定為「H」電平。由此，「H」電平的寫入數據被輸入到列解碼器210。
然後，列解碼器210，在寫啟動信號WE處於激活狀態的時刻t9，根據列地址CAH的輸入選擇數據線組DAL0、NDAL0～DALn、NDALn中的某一組。在本例中，數據線組DAL0、NDAL0被選擇。數據線NDAL0傳送「L」電平的數據信號。因而，傳送互補數據信號的數據線DA0傳送「H」電平的數據信號。其他數據線組DAL1、NDAL1～DALn、NDALn全都分別處於非選擇狀態，對應的數據線組DAL、NDAL被設定為「H」電平。據此，寫入電流控制電路BLCC0的寫入控制單元BLCUa0按照「H」電平的數據信號使節點NA0與接地電壓GND電耦合。寫入電流控制電路BLCC1的寫入控制單元BLCUb0按照「L」電平的數據信號使節點NB0與電源電壓VCC電耦合。從而，共有節點NA0被設定為「L」電平，共有節點NB0被設定為「H」電平。
另外，各解碼電路DC根據低位位的列地址CAL選擇列選擇線CSL0～CSL3中的某一條。這裡，列選擇線CSL0被激活。
從而，隨著列選擇線CSL0的被選擇，被選擇的位線BL0的另一端側成為「H」電平，一端側為「L」電平，所以，從寫入電流控制電路BLCC1朝向寫入電流控制電路BLCC0的方向，相當於「H」電平的寫入數據的數據寫入電流i1流入被選擇的位線BL0。
接著，在時刻t10，寫啟動信號WE成為「L」電平。據此，數據線組DAL0、NDAL0被設定為「H」電平。也就是說，節點NA0及NB0變為「L」電平，並準備進入下一個周期。
這樣，對應於每4條位線設置數據線組DAL、NDAL，即使在將位線分層次的情況下也能夠對成為選擇對象的選擇位線供給對應於寫入數據WDT的電平的數據寫入電流i0或i1。
通過形成本結構，由於把位線BL做成分層結構而能夠削減列選擇線CSL的條數。從而就能夠削減列選擇相關電路中的部件數量。並且，因為列解碼器也是共有結構，所以能夠在總體上縮小晶片面積。
另外，在本結構中，示出了在各寫入控制單元BLCUa、BLCUb中具有多個反相器的反相器組IVGUa、IVGUb的結構，但也可以用配置一個反相器的結構代替反相器組IVGUa、IVGUb。
實施例5在本發明的實施例5中，說明本發明應用於隨著大容量化而被分割為多個存儲器塊的存儲器陣列的結構的情況。
參照圖20，本發明的實施例5的列選擇相關電路具有擴展了在實施例4中已作說明的列選擇相關電路的電路結構。在這裡，示出了被分割為存儲器塊MB1～MBx的結構。
寫入電流控制電路BLCC0及BLCC1被配置在各存儲器塊MB的兩側。
另外，對應於各寫入電流控制電路BLCC0及BLCC1設置解碼電路DC#。對於存儲器塊MB0，各解碼電路DC#0對應於寫入電流控制電路BLCC0及BLCC1分別設置。對於存儲器塊MB1～MBx也是同樣的。這裡，解碼電路DC#是各解碼電路DC#0～DC#x的統稱。與解碼電路DC相比，解碼電路DC#在塊選擇信號BS再次被輸入這一點上不同。各解碼電路DC#接受被輸入的寫啟動信號WE、低位位的列地址CAL及塊選擇信號BS的輸入並有選擇地激活列選擇線CSL0～CSL3。
並且，配置了為存儲器塊MB0～MBx所共有的、共同的數據線組DAL0、NDAL0～DALn、NDALn。各寫入電流控制電路BLCC0與被共同配置的數據線DAL0～DALn連接，各寫入電流控制電路BLCC1與被共同配置的數據線NDAL0～NDALn連接。
在本結構中，根據塊選擇信號BS的輸入而選擇存儲器塊MB0～MBx中的某一個。具體地說，各解碼電路DC#0～DC#x中的一個被選擇。選擇存儲器塊MB中的數據寫入與在圖19中說明的實施例4相同，所以不再重複。
在本結構中，通過在各存儲器塊中共有數據線DAL及NDAL，可以減少數據線的條數。並且，可以共用列解碼器210，從而，可以縮小被大容量化了的存儲器陣列中的列選擇相關電路的電路面積。
實施例5的變例1本發明的實施例5的變例1的目的在於，通過在相鄰的存儲器塊之間形成可共有寫入電流控制電路的結構來縮小列選擇相關電路的電路面積。
參照圖21，本實施例5的變例1的列選擇相關電路與圖20的列選擇相關電路相比，把被配置在相鄰的2個存儲器塊MB之間的寫入電流控制電路BLCC0及BLCC1置換為寫入電流控制電路BLCC#這一點不同。對於其他寫入電流控制電路，也總括地表示為寫入電流控制電路BLCC#。
參照圖22，代表性地示出的被配置在2個相鄰的存儲器塊MB0及MB1之間的寫入電流控制電路BLCC#含有寫入控制單元BLCU#～0BLCU#n。
並且，在存儲器塊MB0中配置了塊單元BUL0～BULn。這裡，代表性地圖示出塊單元BUL0及BUL1。因此，也代表性地示出了分別對應於包含在塊單元BUL0中的4個存儲單元列而設置的位線BLL0～BLL3，以及分別對應於包含在塊單元BUL1中的4個存儲單元列而設置的位線BLL4～BLL7。
同樣，在存儲器塊MB1中配置了塊單元BUR0～BURn。這裡，代表性地圖示出塊單元BULR及BUR1。也示出了分別對應於包含在塊單元BUR0中的各存儲單元列而設置的位線BLR0～BLR3，以及分別對應於包含在塊單元BUR1中的各存儲單元列而設置的位線BLR4～BLR7。
並且，示出了對應於存儲器塊MB0而設置的解碼電路DC#0及對應於存儲器塊MB1而設置的解碼電路DC#1。解碼電路DC#0在寫入電流控制電路BLCC#中的寫入控制單元BLCU#內有選擇地使控制對應於存儲器塊MB0側的位線BLL而配置的電晶體的列選擇線CSLL0～CSLL3激活。解碼電路DC#1在寫入電流控制電路BLCC#中的寫入控制單元BLCU#內執行控制對應於存儲器塊MB1側的位線BLR而配置的電晶體的列選擇線CSLR0～CSLR3的列選擇。
另外，各寫入電流控制電路BLCC#交互地與互不相同的數據線DAL及NDAL的一方連接。也就是說，第偶數個寫入控制電路BLCC#與數據線DAL連接，第奇數個寫入電流控制電路BLCC#與數據線NDAL連接。例如，被配置在存儲器塊MB0與MB1之間的寫入電流控制電路BLCC#與數據線NDAL連接。被配置在存儲器塊MB1與MB2之間的寫入電流控制電路BLCC#與數據線DAL連接。以下同樣，按順序交互地連接數據線DAL和NDAL。這裡，代表性地說明被連接在數據線NDAL0上的寫入控制單元BLCU#0。
寫入控制單元BLCU#0含有N溝道MOS電晶體NTb0～NTb3、N溝道MOS電晶體NTc0～NTc3以及由反相器IVb0～IVb3構成的反相器組IVGUb。
寫入控制單元BLCU#0是在用圖20示出的相鄰的2個寫入電流控制電路BLCC0及BLCC1中共有把電源電壓VCC及接地電壓GND的一方與位線電耦合的驅動器即反相器的結構。
具體地說，各反相器IVb0～IVb3按照來自數據線NDAL0的解碼信號NDB0把共有節點NB與電源電壓VCC及接地電壓GND的一方電耦合。
N溝道MOS電晶體NTb0～NTb3分別對應於塊單元BLU0的位線BLL0～BLL3而配置在與共有節點NB0之間，根據列選擇線CSLL0～CSLL3的選擇結果而導通。同樣，N溝道MOS電晶體NTc0～NTc3分別對應於塊單元BLU0的位線BLR0～BLR3而配置在與共有節點NB0之間，根據列選擇線CSLR0～CSLR3的選擇結果而導通。
在本結構中，例如，在存儲器塊MB0被選擇的情況下，按照塊選擇信號BS0激活解碼電路DC#0。因而，該寫入電流控制電路BLCC#，隨著被有選擇地激活的列選擇線CSLL而有選擇地把相鄰的存儲器塊MB0及MB1中的存儲器塊MB0的位線BLL與共有節點NB電耦合。
另一方面，解碼電路DC#1因為處於非激活狀態，所以列選擇線CSLR處於非激活狀態，不能把相鄰的存儲器塊MB1的位線BLR與共有節點NB電耦合。在選擇存儲器塊中的數據寫入工作與實施例5相同。
從而，在本結構中，在寫入控制單元BLCU#內，使相當於驅動器的反相器被配置在相鄰各存儲器塊MB中的位線所共有成為可能。
也就是說，通過形成在相鄰的存儲器塊之間可共有寫入電流控制電路的結構，能比實施例5進一步地縮小列選擇相關電路的電路面積。
另外，在本結構中，示出了在寫入控制單元BLCU#中具有多個反相器的反相器組IVGUb的結構，但也可以形成配置1個反相器來替換反相器組IVGUb的結構。
實施例6在本發明的實施例6中，說明在另一個具有分層次的位線的多個存儲器塊中本發明的應用。
參照圖23，在本發明的實施例6的列選擇相關電路中，多個存儲器塊MB被配置在列方向。這裡，代表性地示出了存儲器塊MB0及MB1。
並且，各存儲器塊MB在行方向含有多個塊單元BU。作為一個例子，各塊單元BU具有各4個存儲單元列，對應於各存儲單元列設置位線。
在存儲器塊MB0中，這裡代表性的示出了塊單元BU0和BU1。塊單元BU0分別對應於4個存儲單元列設置位線BL0～BL3。並且同樣，塊單元BU1分別對應於各4個存儲單元列設置位線BL4～BL7。
並且，在本發明的列選擇相關電路中，分別設置了被構成各存儲器塊MB中的同一列的塊單元BU中所共有的以2條數據線DAL、NDAL為一組的數據線組。
在圖23中，代表性地示出了被構成塊單元BU0的同一列的塊單元所共有的數據線DAL0、NDAL0，以及被構成塊單元BU1的同一列的塊單元所共有而配置的數據線DAL1、NDAL1。另外，數據線DAL概括地表示數據線DAL0、DAL1、…。同樣，數據線NDAL概括地表示數據線NDAL0、NDAL1、…。
並且，在各存儲器塊MB的每一個中，都配置了控制各數據線DAL和各塊單元BU的連接的塊控制電路BLCa，以及控制數據線NDAL和塊單元BU的連接的BLCb。
在圖23中，對應於存儲器塊MB0示出了控制各數據線DAL和各塊單元BU的連接的塊控制電路BLCa0，以及控制各數據線NDAL和各塊單元BU的連接的塊控制電路BLCb0。
並且，在本發明的實施例6的列選擇相關電路中，對應於各數據線組DAL、NDAL設置驅動單元DVU。在圖23中，代表性地示出了對應於數據線組DAL0、NDAL0而設置的驅動單元DVU0。同樣，也代表性地示出了對應於數據線組DAL1、NDAL1而設置的驅動單元DVU1。關於其他的驅動單元DVU，因為也是同樣的結構，所以其說明不再重複。
另外，本發明的實施例6的列選擇相關電路，含有按照高位位的列地址CAHk0而生成有選擇地使驅動單元DVU激活的列塊選擇信號CBS的列解碼器200。
同樣，塊控制電路BLCa含有用於控制各數據線DAL和各塊單元BU的連接的塊控制單元BLTUa。因為各塊控制單元BLTUa是相同的結構，所以在這裡代表性地說明對應於塊單元BU0而設置的塊控制單元BLTUa0。
塊控制單元BLTUa0含有為分別控制位線BL0～BL3的一端側和數據線DAL0的連接的電晶體NTa0～NTa3。電晶體NTa0～NTa3各自的柵極分別連接列選擇線CSL00～CSL03。
並且，塊控制電路BLCb同樣地含有用於控制各數據線NDAL和各塊單元BU的連接的塊控制單元BLTUb。因為各塊控制單元BLTUb是相同的結構，所以在這裡代表性地說明對應於塊單元BU0而設置的塊控制單元BLTUb0的結構。
塊控制單元BLTUb0含有用於分別控制位線BL0～BL3的另一端側與數據線NDAL0之間的連接的電晶體NTb0～NTb3。各電晶體NTb0～NTb3被分別與各自的列選擇線CSLW00～CSLW03連接。因為其他的結構也是相同的，所以其說明不再重複。
另外，本發明的實施例6的列選擇相關電路含有對應於各塊控制電路BLCa及BLCb而設置的解碼器DCa及DCb。在圖23中代表性地示出了對應於塊控制電路BLCa0而設置的解碼器DCa0，以及對應於塊控制電路BLCb0而設置的解碼器DCb0。
解碼器DCa0根據低位位的列地址CALj0、行地址RAx0、寫啟動信號WE以及讀信號RD的輸入而有選擇地激活列選擇線CSLW00～CSLW03。
另外，解碼器DCb0根據低位位的列地址CALj0、行地址RAx0、寫啟動信號WE以及讀信號RD的輸入而有選擇地激活列選擇線CSLW00～CSLW03。其他的解碼器Dca及DCb因為也是同樣的結構，所以其說明不再重複。
並且，本發明的實施例6的列選擇相關電路含有根據高位位的列地址CAHk0的輸入，有選擇地切換來自各驅動單元DVU的讀出數據而輸出讀出數據RDATA的選擇器SEL。
現在，說明驅動單元DVU的結構。在這裡，典型地說明驅動單元DVU0的結構。驅動單元DVU0含有驅動數據線DAL0、NDAL0的驅動器DRV0，以及連接數據線DAL0和供給基準電流的基準位線REFBL的、並在數據讀出時把對應於信號線的通過電流差的讀出數據輸出到選擇器SEL的讀出單元RCU0。
驅動器DRV0按照來自列解碼器220的列塊選擇信號CBS0、寫入數據WDT及寫啟動信號WE的輸入，把數據線DAL0及NDAL0分別與電源電壓VCC及接地電壓GND的一方及另一方電耦合。讀出單元RCU0根據寫啟動信號WE及列塊選擇信號CBS0而被激活，並把與數據線DAL0與基準位線REFBL的通過電流差相應的讀出數據輸出到選擇器SEL。因為其他的驅動器也是同樣的結構，所以其說明不再重複。
同樣，在存儲器塊MB中，對應於存儲單元行配置多個字線WL。行解碼器420分別對應於各存儲器塊MB設置。行解碼器420根據行地址RAx0的輸入，從作為字線WL的集合的字線組WLP中有選擇地激活1條字線WL。
參照圖24，在本發明的實施例6的驅動單元DVU中包含的驅動器DRV含有AND電路60、反相器61～63、NAND電路64、65、NOR電路66、67、恆定電流供給電路70、71以及電晶體80～83。
AND電路60根據寫啟動信號WE和列塊選擇信號CBS的輸入並把它們的AND邏輯運算結果輸出到NAND電路64、65及反相器62、63。NAND電路64根據寫入數據WDT及來自AND電路60的輸入並把它們的NAND邏輯運算結果輸出到電晶體80。同樣，NOR電路66根據經過反相器62的AND電路60的反轉信號和寫入數據WDT的輸入並將其NOR邏輯運算結果輸出到電晶體81的柵極。
NAND電路65根據AND電路60和經過反相器61的寫入數據WDT的反轉信號的輸入並將其NAND邏輯運算結果輸出到電晶體82。NOR電路67接受經過反相器63的AND電路60的反轉信號和經過反相器61的寫入數據WDT的反轉信號的輸入並將其NOR邏輯運算結果輸出到電晶體83的柵極。
電晶體80及81被串聯連接在恆流源70與接地電壓GND之間，其連接節點與數據線DAL電耦合。電晶體82及83被串聯連接在恆流源71與接地電壓GND之間，其連接節點與數據線NDAL電耦合。並且，作為例子，這裡的電晶體80及82被設定為P溝道MOS電晶體。同樣，電晶體81及83在這裡作為例子，被設定為N溝道MOS電晶體。
本發明的實施例6的驅動器DVR根據寫啟動信號WE及列塊選擇信號CBS的輸入而被激活，響應於寫入數據WDT的信號並把數據線DTL及NDTL分別與恆流源70及接地電壓GND的某一方及另一方電耦合。例如，作為一個例子，假設寫啟動信號WE及列塊選擇信號CBS均為「H」電平，寫入數據WDT為「H」電平。於是，電晶體80導通，數據線DAL與恆流源70電耦合。一方面，數據線NDAL響應於NOR電路67的輸出信號而電晶體83導通，接地電壓GND與數據線NDAL電耦合。而且，假設寫入數據WDT為「L」電平，於是，數據線DAL響應於NOR電路66的輸出信號而電晶體81導通，接地電壓GND與數據線DAL電耦合。另一方面，數據線NDAL響應於NAND電路65的輸出信號而電晶體82導通，恆流源71與數據線NDAL電耦合。
參照圖25，在具有基準位線RBFBL的存儲器塊MB0的一部分區域中，除了對應於字線WL0和位線BL0而設置的存儲單元MC外，設置了以共用存儲單元MC和存儲單元行的方式配置的基準電阻部RC。在其他存儲單元行中也同樣地以共用存儲單元行的方式對應於基準位線REFBL及各字線WL而配置基準電阻部RC。基準電阻部RC含有存取電晶體ATRd和電阻元件Rd。存取電晶體ATRd和電阻元件Rd被串聯連接在基準位線REFBL與接地電壓GND之間。
例如，現考慮在數據讀出時對應於位線BL0和字線WL0的存儲單元MC被選擇的情況。在按照行地址RA選擇字線WL0的情況下，對應於構成同一存儲單元行的基準位線REFBL的基準電阻部RC也同樣地被存取。基準電阻部RC的存取電晶體ATRd導通，響應於此，在讀出單元RDU與電阻元件Rd之間形成電流路徑，通過基準位線REFBL供給基準電流。並且，電阻元件Rd在電流路徑被形成的情況下被預先設定為對基準位線供給基準電流那樣的電阻值。具體地說，電阻元件Rd的電阻值，被設定為在圖33中已作說明的隧道磁阻元件TMR的最大值Rmax與最小值Rmin的中間值。與之相伴，其電流成為對應於存儲單元的存儲數據「1」的數據讀出電流與對應於存儲數據「0」的讀出電流的中間值電流。
用圖26的時序圖說明本發明的實施例6的列選擇相關電路的工作。
作為一個例子，說明對存儲器塊MB0的位線BL0執行數據寫入的情況。
在數據寫入時，列地址CA被輸入到行解碼器220。行解碼器220響應於高位位的列地址CAH而在時刻T1有選擇地使列塊選擇信號CBS激活。這裡，列塊選擇信號CBS0成為「H」電平。並且，因為是在數據寫入時，所以寫啟動信號WE被設定為「H」電平，驅動單元DVU被激活。這裡，響應於列塊選擇信號CBS0及寫啟動信號WE而激活驅動單元DVU0。驅動單元DVU0按照寫入數據WDT把數據線DAL0、NDAL0的一方與電流源連接，把另一方與接地電壓GND電耦合。例如，作為例子，寫入數據WDT設為「H」電平。於是，與之相伴，驅動單元DVU0把數據線DAL0與恆流源70電耦合，把數據線NDAL0與接地電壓GND電耦合。
另一方面，根據行地址RAx0，對應於選擇存儲器塊MB的解碼器DCa及DCb被選擇。這裡，按照行地址RA對應於存儲器塊MB0的解碼器DCa0及DCb0被選擇。與該選擇相隨，解碼器DCa0響應於低位位的列地址CALj0而使列選擇線CSL中的1條有選擇地激活。這裡，解碼器DCa0使列選擇線CSL00～CSL03內的CSL0激活。與之響應，在塊控制單元BLTUa0中，電晶體NTa0導通，數據線DAL0與位線BL0的一端側電耦合。
另外，解碼器DCb0響應於低位位的列地址CALj0，有選擇地激活列選擇線CSLW中的1條。這裡，解碼器DCb0使列選擇線CSLW0～CSLW3中的CSLW0激活。與之響應，塊控制單元BLTUb0的電晶體NTb0導通，數據線NDAL0與位線BL0的另一端側電耦合。
由此，以數據線DAL0～電晶體Nta0～電晶體NTb0～數據線NDAL0的路徑供給數據寫入電流，進行數據寫入。
下面，作為一個例子，說明對於與存儲器塊MB0的位線BL0對應的存儲單元進行數據讀出的情況。
在數據讀出時列地址CA被輸入到行解碼器220。行解碼器220響應於高位位的列地址CAH，在時刻T2有選擇地激活列塊選擇信號CBS。這裡，列塊選擇信號CBS0成為「H」電平。並且，因為是數據讀出時，所以讀信號RD成為「H」電平，讀出單元RCU被激活。另一方面，因為寫啟動信號WE在數據讀出時被設定為「L」電平，所以驅動單元DVU處於非激活狀態。這裡，響應於列塊選擇信號CBS0及讀信號RD，讀出單元RCU0被激活，輸出與數據讀出電流和基準電流的通過電流差相應的讀出數據。
另一方面，根據行地址RAx0，對應於選擇存儲器塊MB的數據DCa被選擇。這裡，根據行地址RA，對應於存儲器塊MB0的解碼器DCa0被選擇。與該選擇相隨，解碼器DCa0響應於低位位的列地址CALj0，有選擇地激活列選擇線CSL內的1條。這裡，解碼器DCa0使列選擇線CSL00CSL03內的列選擇線CSL0激活。與之響應，在塊控制單元BLTUa0中，電晶體NTa0導通，隨之，數據線DAL0和位線BL0的一端側被電耦合。另一方面，解碼器DCb0，因為未接受讀信號RD的輸入而處於非激活狀態，不進行列選擇工作。與之相伴，由於解碼器DCb0的列選擇而被激活的列選擇線CSLW0～CSLW3全部處於非激活狀態。
同樣，在時刻T2，響應於行地址RAx0的輸入，行解碼器420從字線組WLP中選擇1條字線。這裡，設定字線WL0被激活。於是，對應於位線BL0及字線WL0的存儲單元MC被選擇。由此，通過數據線DAL0在存儲單元MC與讀出單元RCU0之間形成電流路徑，從讀出單元RCU0供給數據讀出電流。
同樣，如上所述，在字線WL0按照行地址RA被選擇的情況下，也同樣地被存取到對應於構成同一存儲單元行的基準位線REFBL的基準電阻部RMC，通過基準位線REFBL供給基準電流。
隨之，讀出單元RCU0通過數據線DAL0，按照流過選擇存儲單元的數據讀出電流及流過基準位線REFBL的基準電流之差，把讀出數據RDATA輸出到選擇器SEL。由此，存儲在選擇存儲單元中的數據的數據讀出被執行。
選擇器SEL反映根據高位位的列地址CAH的選擇結果並把從讀出單元RCU0接受到的讀出數據RDATA輸出到外部。
根據本發明的實施例6的列選擇相關電路的結構，通過使用為各位線所共有的數據線，對應於每條位線設置供給數據寫入電流的驅動器變得沒有必要，所以可以減小驅動器電路區的面積。並且，在數據讀出時，因為可使用被構成同一塊單元的各位線所共有的數據線供給數據讀出電流，所以可減少信號線的條數並減少電路的部件數量及位線電路區的面積。
實施例6的變例1參照圖27，本發明的實施例6的變例1的列選擇相關電路與圖23所示的列選擇相關電路相比，其不同點在於對於每個存儲器塊MB配置存儲器塊DMB、在去掉基準位線REFBL的同時把讀出單元RCU與數據線DAL及NDAL連接、替換解碼器DCb設置解碼器DC#b、替換行解碼器420設置行解碼器430。其他方面是同樣的結構，所以其說明不再重複。圖27代表性地示出了對應於存儲器塊MB0而設置的存儲器塊DMB0。並且，替換解碼器DCb0及DCb1而示出了解碼器DC#b0及DC#b1。
存儲器塊DMB具有被配置成行列狀的基準存儲單元。並且，存儲器塊DMB對應於存儲單元而含有字線RWL。行解碼器420在數據讀出時，按照行地址RA選擇字線組WLP中的1條，按照列地址CA選擇字線組RWLP中的1條而分別有選擇地使之激活。
參照圖28，存儲器塊MB0含有位線BL0、BL1和字線WL0、WL1。對應於存儲單元行配置位線BL0及BL1。同樣，對應於存儲單元行配置字線WL0及WL1。存儲器塊DMB0以共有存儲器塊MB0的存儲單元列的方式配置基準存儲單元RMC。
這裡，代表性地示出了對應於位線BL0而設置的基準存儲單元RMCa。並且，示出了對應於位線BL1而設置的基準存儲單元RMCb。被配置在偶數列的位線BL0等中的基準存儲單元RMCa與字線RWL0電耦合。同樣，被配置在奇數列的位線BL1等中的基準存儲單元RMCb與字線RWL1電耦合。也就是說，對應於位線BL的第偶數列的基準存儲單元RMC與字線RWL0電耦合，對應於位線BL的第奇數列的基準存儲單元RMC與字線RWL1電耦合。其他的結構也同樣，所以其說明不再重複。
用圖29的時序圖說明本發明的實施例6的變例1的列選擇相關電路的工作。
作為一例，說明對存儲器塊MB0的位線BL0進行數據寫入的情況。
關於數據寫入，因為與上述的實施例6同樣，所以其說明不再重複。
下面作為一例，說明對於與存儲器塊MB0的位線BL0對應的存儲單元進行數據讀出的情況。
在數據讀出時列地址CA被輸入到行解碼器220。行解碼器220響應於高位位的列地址CAH而在時刻T2有選擇地激活列塊選擇信號CBS。這裡，列塊選擇信號CBS0成為「H」電平。另外，因為是讀出時，所以讀信號RD成為「H」電平，讀出單元RCU被激活。另一方面，寫啟動信號WE由於在數據讀出時被設定為「L」電平，所以驅動單元DVU為非激活狀態。這裡，響應於列塊選擇信號CBS0及讀信號RD，讀出單元RCU0被激活，輸出與數據讀出電流與基準電流的通過電流差對應的讀出數據。
另一方面，根據行地址RAx0，對應於選擇存儲器塊MB的解碼器DCa及DCb被選擇。這裡，按照行地址RA，對應於存儲器塊MB0的解碼器DCa0及DC#b0被選擇。與該選擇相隨，解碼器DCa0響應於低位位的列地址CALj0而使列選擇線CSL中的1條有選擇地激活。這裡，解碼器DCa0使列選擇線CSL00～CSL03中的CSL00激活。響應於此，在塊控制單元BLTUa0中，電晶體NTa0導通，數據線DAL0與位線BL0的一端側電耦合。
另一方面，解碼器DC#b0接受讀信號RD的輸入而工作。這裡，在數據讀出時，解碼器DC#b0進行與數據寫入時不同的列選擇工作。具體地說，在數據寫入時在對應於偶數列的位線的列選擇線CSLW被激活的情況下，在數據讀出時選擇奇數列的位線。例如，解碼器DCb0，在數據寫入時按照低位位的列地址CALj0使列選擇線CSLW00激活的情況下，在數據讀出時，作為一例，使對應於奇數列的位線的列選擇線CSLW00激活。隨之，位線BL1的另一端側與數據線NDAL0電耦合。
並且，在時刻T2，響應於行地址RAx0的輸入，行解碼器420從字線組WLP中選擇1條字線WL，按照列地址CALj0從字線組DWLP中選擇1條字線DWL。這裡，字線WL0及字線RWL1成為激活狀態。
隨之，對應於位線BL0及字線WL0的存儲單元MC被選擇。由此，通過數據線DAL0在存儲單元MC與讀出單元RCU0之間形成電流路徑，從讀出單元RCU0供給數據讀出電流。
並且，對應於位線BL1及字線RWL1的基準存儲單元RMCb被選擇。由此，通過數據線NDAL0在基準存儲單元DMCb與讀出單元RCU0之間形成電流路徑，從讀出單元RCU0供給基準電流。
隨之，讀出單元RCU0根據通過數據線DAL0流過選擇存儲單元的數據讀出電流與通過數據線NDAL0流過基準存儲單元的基準電流的電流差，把讀出數據RDATA輸出到選擇器SEL。也就是說，進行存儲在選擇存儲單元的數據的數據讀出。
選擇器SEL接受來自讀出單元RCU0的讀出數據RDATA並輸出到外部。
按照本發明的列選擇相關電路的結構，通過使用被各位線共有的數據線，所以不必對應於每一條位線設置供給數據寫入電流的驅動器，能夠減少驅動器電路區的面積。並且，在數據讀出時，因為能夠使用被各位線共有的數據線供給數據讀出電流，所以能夠減少信號線的條數、電路的部件數量和位線電路區的面積。
另外，因為能夠去掉基準位線REFBL，所以比實施例6能進一步減少部件數量。
權利要求
1.一種薄膜磁性體存儲器件，其特徵在於包括各自存儲被磁寫入的數據的多個存儲單元被配置成行列狀的存儲器陣列；分別對應於多個存儲單元列而設置的多條位線；分別對應於上述多個存儲單元列而設置的多條列選擇線；在數據寫入時，按照列選擇結果設定上述多條列選擇線的電壓的地址解碼器；以及分別對應於上述存儲器陣列的兩側而配置的，在上述數據寫入時用於把對應於寫入數據的方向的數據寫入電流供給上述多條位線中的選擇位線的第1及第2寫入控制電路，上述第1寫入控制電路含有在上述數據寫入時，用於把對應於第1及第2電壓的上述寫入數據的一方與第1共有節點電連接的第1驅動器；以及各自被設置在上述多條位線的每一條的一端側與上述第1共有節點之間，按照上述多條列選擇線中的對應1條的電壓電平而導通的多個第1開關電路，上述第2寫入控制電路含有在上述數據寫入時，用於把對應於上述第1及第2電壓的上述寫入數據的另一方與第2共有節點電連接的第2驅動器；以及各自被設置在上述多條位線的每一條的另一端側與上述第2共有節點之間，按照上述多條列選擇線中的對應的1條的電壓電平而導通的多個第2開關電路。
2.如權利要求1所述的薄膜磁性體存儲器件，其特徵在於上述多條列選擇線含有分別對應於上述多個存儲單元列而設置的多條第1及第2子列選擇線，各上述第1開關電路按照上述多條第1子列選擇線中對應的1條的電壓電平而導通，各上述第2開關電路按照上述多條第2子列選擇線中對應的1條的電壓電平而導通。
3.如權利要求1所述的薄膜磁性體存儲器件，其特徵在於各上述第1及第2開關電路具有場效應型電晶體，各上述第1開關電路的上述場效應型電晶體具有被配置在上述第1共有節點與上述多條位線中對應的位線的一端側之間，與上述多條列選擇線中對應的列選擇線連接的柵極，各上述第2開關電路的上述場效應型電晶體具有被配置在上述第2共有節點與上述多條位線中對應的位線的另一端側之間，與上述多條列選擇線中對應的列選擇線連接的柵極。
4.如權利要求1所述的薄膜磁性體存儲器件，其特徵在於上述第1驅動器具有分別對應於上述多個第1開關電路而設置的多個第1驅動單元，上述第2驅動器具有分別對應於上述多個第2開關電路而設置的多個第2驅動單元，在上述數據寫入時，各上述第1驅動單元把對應於上述第1及第2電壓的上述寫入數據的上述一方與上述第1共有節點電耦合，各上述第2驅動單元把對應於上述第1及第2電壓的上述寫入數據的上述另一方與上述第2共有節點電耦合。
5.如權利要求1所述的薄膜磁性體存儲器件，其特徵在於上述存儲器陣列沿著列方向被分割為多個存儲器塊，各上述位線在各上述存儲單元列中分別對應於上述多個存儲器塊而被分割，上述第1及第2寫入控制電路被設置在各上述存儲器塊的每一個中，上述多條列選擇線及上述地址解碼器被上述多個存儲器塊所共有。
6.一種薄膜磁性體存儲器件，其特徵在於具有各自存儲被磁寫入的數據的、排列成行列狀的多個存儲單元，並且包括相互共有存儲單元列的從第1至第N的N個(N為大於2的自然數)存儲器塊；分別對應於多個存儲單元列而設置的、為上述N個存儲器塊所共有的多條位線；以及在各上述存儲器塊中用行方向的相鄰區域與各上述存儲器塊交互配置的第1至第(N+1)的(N+1)個寫入控制電路，各上述寫入控制電路與上述多條位線連接，在上述數據寫入時對選擇位線供給與寫入數據的電平相應的數據寫入電流，在第I(I1～N的自然數)存儲器塊被選擇的情況下，從第1至第I的寫入控制電路的每一個把上述多條位線中的選擇位線與對應於第1及第2電壓的上述寫入數據的一方電連接，從第(I+1)至第(N+1)的寫入控制電路的每一個把上述多條位線中的選擇位線與對應於上述第1及第2電壓的上述寫入數據的另一方電連接。
7.一種薄膜磁性體存儲器件，其特徵在於包括各自存儲被磁寫入的數據的多個存儲單元被配置成行列狀的存儲器陣列；分別對應於多個存儲單元列而設置的多條位線；以及分別配置在上述存儲器陣列的兩側，在數據寫入時，對上述多條位線中的被選擇的選擇位線供給數據寫入電流的第1及第2寫入控制電路，上述存儲器陣列在行方向被分割為多個塊單元，還具有分別對應於上述多個塊單元而設置的多個第1及第2數據線；以及在上述數據寫入時，對與上述多條第1及第2數據線中的選擇塊單元對應的第1及第2數據線分別傳送對應於上述寫入數據的互補的第1及第2數據信號的第1地址解碼器，上述第1寫入控制電路含有分別對應於上述多個塊單元而設置的多個第1寫入控制單元，上述第2寫入控制電路含有分別對應於上述多個塊單元而設置的多個第2寫入控制單元，各上述第1寫入控制單元具有在上述數據寫入時，按照傳送到對應的第1數據線的上述第1數據信號把設置在各上述第1寫入控制單元中的第1共有節點與上述第1及第2電壓的一方電連接的第1驅動器；以及各自控制上述第1共有節點與對應的塊單元中的各位線組之間的連接的多個第1開關電路，各上述第2寫入控制單元具有在上述數據寫入時，按照傳送到對應的第2數據線的上述第2數據信號把設置在各上述第2寫入控制單元中的第2共有節點與上述第1及第2電壓的另一方電連接的第2驅動器；以及各自控制上述第2共有節點與對應的塊單元中的上述各位線組之間的連接的多個第2開關電路，還包括按照列選擇結果用於使上述多個第1及第2開關電路有選擇地導通的第2地址解碼器。
8.如權利要求7所述的薄膜磁性體存儲器件，其特徵在於上述第2地址解碼器被共同地對上述多個塊單元設置；上述薄膜磁性體存儲器件還包括分別對應於上述多個第1開關電路而設置的多條第1列選擇線；以及分別對應於上述多個第2開關電路而設置的多條第2列選擇線，各上述第1列選擇線被共同地對各上述第1寫入控制單元內的各一個的上述多個第1開關電路設置，各上述第2列選擇線被共同地對各上述第2寫入控制單元內的各一個的上述多個第2開關電路設置，上述第2地址解碼器，把與上述列選擇結果對應的列選擇信號傳送到上述多個第1及第2列選擇線。
9.如權利要求7所述的薄膜磁性體存儲器件，其特徵在於上述多個塊單元沿著列方向被分割為多個存儲器塊，各上述位線在各上述存儲單元列內分別對應於上述多個存儲器塊而被分割，上述第1及第2寫入控制電路被設置在各上述存儲器塊中，上述多個第1及第2數據線為上述多個存儲器塊所共有，上述第1地址解碼器為上述多個存儲器塊所共有，上述第2地址解碼器被設置在各上述存儲器塊中。
10.一種薄膜磁性體存儲器件，其特徵在於具有各自都具有被磁寫入的存儲數據的、排列成行列狀的多個存儲單元，並且包括相互共有存儲單元列的從第1至第N的N個(N為2以上的自然數)存儲器塊，各上述存儲器塊含有分別對應多個存儲單元列而設置的多條位線，還備有對各上述存儲器塊在列方向和上述N個存儲器塊交互配置、在上述數據寫入時用於各自對選擇位線供給與寫入數據的電平對應的數據寫入電流的第1至第(N+1)的(N+1)個寫入控制電路；對第奇數個的寫入控制電路被共同配置的第1數據線；對第偶數個的寫入控制電路被共同配置的第2數據線；以及在上述數據寫入時，對上述第1及第2數據線分別傳送與上述寫入數據對應的互補的第1及第2數據信號的第1地址解碼器，在上述數據寫入時，與N個存儲器塊中的選擇存儲器塊相鄰的2個寫入控制電路被選擇，各上述寫入控制電路含有控制在各上述存儲器塊中的上述多條位線的一端側與設置在各上述寫入控制電路中的共有節點的連接的第1連接控制電路，及控制上述多條位線的另一端側與上述共有節點的連接的第2連接控制電路的至少一方；以及在上述數據寫入時，與上述第1及第2數據線的某一方連接的、按照上述第1及第2數據信號的一方把上述共有節點與上述第1及第2電壓的某一方電連接的驅動器，還包括分別對應於上述多個寫入控制電路而設置的、各自按照存儲器塊選擇信號及列選擇結果來控制上述第1及第2連接控制電路的某一方的多個第2地址解碼器。
11.如權利要求10所述的薄膜磁性體存儲器件，其特徵在於根據上述存儲器塊選擇信號，選擇分別對應於與選擇存儲器塊相鄰的2個寫入控制電路的2個第2地址解碼器，在各上述寫入控制電路中，各上述第1連接控制電路含有按照上述列選擇結果控制上述多條位線的一端側與上述各共有節點之間的連接的多個第1開關電路，各上述第2連接控制電路含有按照上述列選擇結果控制上述多條位線的另一端側與上述各共有節點之間的連接的多個第2開關電路，上述2個第2地址解碼器中的一方按照上述列選擇結果，被電耦合在上述選擇位線的一端側與被設置在各上述寫入控制電路中的上述共有節點之間，上述2個第2地址解碼器中的另一方按照上述列選擇結果，被電耦合在上述選擇位線的另一端側與被設置在各上述寫入控制電路中的上述共有節點之間。
12.一種薄膜磁性體存儲器件，其特徵在於包括各自存儲被磁寫入的數據的多個存儲單元被配置成行列狀的存儲器陣列，上述存儲器陣列含有分別對應於多個存儲單元列而設置的多條位線，上述存儲器陣列在行方向被分割為多個塊單元，還備有分別對應於上述多個塊單元而設置的多個數據線組；分別對應於上述多個數據線組而設置的、在數據寫入時按照列選擇結果而有選擇地對對應的數據線組供給數據寫入電流的多個驅動單元；以及被設置在各數據線組中的第1連接控制電路和第2連接控制電路，各上述數據線組含有第1及第2數據線，上述第1連接控制電路含有用於各自控制被包含在上述對應的塊單元中的各位線的一端側與對應的第1數據線之間的連接的多個第1開關電路，上述第2連接控制電路含有用於各自控制被包含在上述對應的塊單元中的各位線的另一端側與對應的第2數據線之間的連接的多個第2開關電路，還備有按照上述列選擇結果，用於使上述多個第1及第2開關電路有選擇地導通的地址解碼器。
13.如權利要求12所述的薄膜磁性體存儲器件，其特徵在於各上述驅動單元含有對上述對應的數據線組供給上述數據寫入電流的電流供給電路，上述電流供給電路按照上述列選擇結果及寫入數據把第1電壓及第2電壓的一方及另一方分別與上述對應的第1數據線及第2數據線電耦合。
14.如權利要求12所述的薄膜磁性體存儲器件，其特徵在於各上述驅動單元還含有在數據寫入時用於供給通過選擇存儲單元的數據讀出電流並按照與基準電流的電流差輸出讀出數據的放大器，上述放大器與上述對應的第1數據線電連接，在上述數據讀出時，上述放大器按照塊選擇信號及列選擇結果對上述對應的第1數據線供給上述數據讀出電流，在上述數據讀出時，上述地址解碼器按照上述列選擇結果，使上述多個第1開關電路有選擇地導通，使上述多個第2開關電路全部關斷。
15.如權利要求12所述的薄膜磁性體存儲器件，其特徵在於各上述塊單元含有以共有同一存儲單元列的方式配置的用多個比較單元構成的比較存儲單元行；分別對應於存儲單元行而設置的多個字線；對應於上述多個比較單元中的偶數行的比較單元而設置的第1比較字線；以及對應於上述多個比較單元中的奇數行的比較單元而設置的第2比較字線，上述薄膜磁性體存儲器件包括共同被配置在各上述塊單元內，在數據讀出時，按照行選擇結果選擇上述多條字線中的1條與第1及第2比較字線中的某一方的行解碼器，各上述驅動單元還含有在數據讀出時用於供給通過選擇存儲單元的數據讀出電流並按照與基準電流的電流差輸出讀出數據的放大器，上述放大器與上述對應的第1及第2數據線連接，在上述數據讀出時，在選擇位線是奇數列的情況下，上述地址解碼器按照上述列選擇結果，把上述選擇位線的一端側與上述第1數據線電耦合，並按照上述列選擇結果，把偶數列的位線的另一端側中的至少1條與上述第2數據線電耦合，上述行解碼器為供給上述數據讀出電流，按照行選擇結果激活對應於上述選擇存儲單元的字線及上述第1比較字線，在上述數據讀出時，在選擇位線是偶數列的情況下，上述地址解碼器按照上述列選擇結果，把上述選擇位線的一端側與上述第1數據線電耦合，並按照上述列選擇結果，把奇數列的位線的另一端側中的至少1條與上述第2數據線電耦合，上述行解碼器為供給上述數據讀出電流，按照行選擇結果激活對應於上述選擇存儲單元的字線及上述第2比較字線。
全文摘要
數據寫入時，第1驅動器(INV)根據寫入數據，把第1共有節點與第1及第2電壓的一方電連接。第2驅動器(INVR)把第2共有節點與第1及第2電壓的另一方電連接。設置了用於把各位線的一端側與第1共有節點分別電耦合的多個第1開關電路(TR)，以及把另一端側與第2共有節點分別電耦合的多個第2開關電路(TRR)。根據列選擇結果，使對應的位線的第1及第2開關電路導通。從而，不必在各位線設置驅動器就可以進行數據寫入。
文檔編號G11C11/02GK1445783SQ0312015
公開日2003年10月1日 申請日期2003年3月10日 優先權日2002年3月19日
發明者辻高晴, 大石司 申請人:三菱電機株式會社