用於在相同襯底上製造光電檢測器與電晶體的單片集成技術的製作方法
2023-06-18 19:19:52
優先權要求
本申請要求2014年11月24日提交的美國臨時專利申請案第62/083,321號；2015年2月5日提交的美國臨時專利申請案第62/112,615號；2015年7月16日提交的美國臨時專利申請案第62/193,129號；以及2015年7月26日提交的美國臨時專利申請案第62/197,098號的優先權；其中所有其全文以引用的方式併入本文中。
本公開的實施例涉及半導體器件設計，並且更具體地說涉及半導體光電檢測器和電晶體的單片集成。
背景技術：
通過大數據、雲端計算以及其它計算機網絡和電信應用推動，對高速電信裝置的需求逐漸增加。能夠超過25gbps的傳輸速率的高速光學發射器和接收器(或本文統稱為「收發器」)已經吸引公眾的注意。
雖然光學收發器受歡迎，但是半導體光電檢測器(pd)製造技術常常不同，並且有時甚至與其它類型的半導體器件製造技術(如用於金屬氧化物半導體(mos)電晶體的那些技術)不兼容。因此，分別地從其它相關集成電路(例如，跨阻抗放大器(tia)碎片)製造和包裝常規pd器件。不幸的是，此分離已變成高頻通信的瓶頸。為了克服此限制，優選地在相同晶片上製造pd器件和tia，其被稱為pd和tia的「單片集成」。然而，隨著此類單片集成出現了各種問題。
附圖說明
本公開的一個或多個實施例藉助於實例示出且不限制在附圖的圖示中，其中相似的參考指示類似的元件。這些附圖不必按比例繪製。
圖1為具有正入射角光電檢測器(pd)和互補金屬氧化物半導體(cmos)場效應電晶體(fet)的常規單片集成半導體結構的橫截面視圖。
圖2為結合所公開技術的一個或多個方面的單片集成半導體結構的橫截面視圖。
圖3a至圖3r為示出用於根據一些實施例的製造圖2的半導體結構的各種工藝步驟的橫截面視圖。
圖4a為結合所公開技術的一個或多個方面的另一種單片集成半導體結構的橫截面視圖。
圖4b為在圖4a中示出的結構變體的單片集成半導體結構的橫截面視圖。
圖5a至圖5q為示出用於根據一些實施例製造圖4a的半導體結構的各種工藝步驟的橫截面視圖。
圖6a為結合所公開的技術的一個或多個方面的又一種單片集成半導體結構的橫截面視圖。
圖6b至圖6c為其為圖6a中示出的結構變體的單片集成半導體結構的橫截面視圖。
圖7a至圖7j為示出用於根據一些實施例製造圖6a的半導體結構的各種工藝步驟的橫截面視圖。
圖8a至圖8b為包括用於pd和電晶體的不同尺寸填充形狀的單片集成半導體結構的俯視圖和橫截面視圖。
圖9a和圖9b為在此引入的單片集成技術的一個或多個方面可施用到其的附加光電檢測器形成方法的橫截面視圖。
具體實施方式
可以觀察到，光學收發器的前述高頻瓶頸的一個主要原因是在光學器件(例如，光電檢測器(pd)或傳感器)和其它電路(例如，跨阻抗放大器(tia)、其它放大器或模/數轉換器(adc))之間的物理分離。用於接受光學信號的典型光學器件可為p-i-n二極體，其包括具有相反電極性的兩個高度摻雜的半導體層(即，一個「p型」並且一個「n型」)和夾在兩層之間的光子吸收層(即，「本徵」)。另一方面，放大器通常包括一組電晶體(例如，互補金屬氧化物半導體(cmos)或雙極和cmos技術的組合(bicmos))。在p-i-npd的情形下，術語「高度摻雜」通常可理解為具有高於1018cm-3的摻雜濃度；術語「本徵」通常可理解為具有低於1017cm-3的摻雜濃度。
如上文所介紹，為了克服此限制，優選地在相同晶片上製造pd器件和電晶體(例如，tia)，其被稱為pd和電晶體的「單片集成」。然而，隨著此類單片集成出現了各種問題。其中，單片集成的一個重要問題是在pd器件(其高度通常在500nm到3μm的範圍內)和cmos電晶體(其高度通常為約100nm)之間的大臺階高度差。在兩種類型器件之間的天然臺階高度差如此大的情況下，當用於形成接觸插塞的標準中間段工藝(mol)製造方法應用於這兩種器件時，電晶體的mol接觸插塞高度需要大量升高以便匹配pd的高度。這在圖1中示出。
圖1為具有正入射角pd器件110和cmos場效應電晶體(fet)(mosfet)器件120的常規單片集成半導體結構100的橫截面視圖。器件110和器件120兩者在通常為矽基的襯底102上製造。另外在圖1中示出分離pd110和電晶體120的淺溝槽隔離(sti)特徵108。sti為集成電路特徵，其阻止或降低在相鄰半導體器件部件之間的電流洩漏。在形成電晶體之前，sti特徵108通常在半導體器件製造工藝期間早期形成。sti工藝的實例關鍵步驟包括在矽襯底102的頂表面上蝕刻溝槽的圖案，沉積一種或多種介電材料(例如，二氧化矽)以填充溝槽，和去除過量電介質。在襯底102上形成sti特徵之後，隨後器件可在這些隔離的「島」上形成，其被稱作臺面(例如，臺面104(1)和臺面104(2))。
在集成電路(ic)晶片製造工業中，製造半導體晶片的工藝被分成不同階段或組的步驟。這些階段一般被稱為前段工藝(feol)、中間段工藝(mol)和後段工藝(beol)。feol階段通常是指用於在半導體晶片上或其中形成器件(例如，電晶體)的階段，例如形成摻雜區、有源區域等。mol階段為其中導電結構連接到feol器件的階段。beol階段為用於最終晶片加工的階段，其中有源區連接到外部電路。應注意，這裡引入的技術的一個或多個方面具有破壞在單片集成期間用於製造光電檢測器的feol、mol和beol中的傳統界限(和與其相關聯的限制)的影響；因此，出於本公開的目的，當形成電晶體器件時feol階段結束(即，無其接觸插塞)，並且在沉積第一互連金屬層(m1)時beol階段開始，所有與光電檢測器器件的製造進展無關。
具體地說，在典型ic晶片構建中，mol階段將feol階段橋接到beol階段。如同說，feol階段形成半導體器件，beol階段形成互連件和布線。mol階段通常通過使用防止beol金屬擴散到feol器件的互連材料連接feol和beol。具體地說，feol電晶體器件通常使用單晶和/或多晶矽加工。beol互連件通常由多個低電阻率金屬製成；大的導體為銅或鋁。如果銅或鋁擴散到feol矽基器件中，那麼它可致使電晶體特性衰退。這是mol連接的主要原因。此連接通常由耐火金屬(如鎢)和可能的一些阻擋層(如氮化鈦(tin)和鈦鎢(tiw))製成。雖然與其它金屬相比鎢具有較高電阻率，但是期望其防止銅擴散同時仍然維持足夠的導電性的能力。此外，耐火金屬通常具有比銅或鋁高得多的抗電遷移性，由此在高電應力下提供較好的器件可靠性。
如圖1中所示，在pd110和電晶體120之間的大臺階高度差情況下，電晶體的mol接觸插塞130的高度需要大大升高以匹配pd的高度。然而，用於器件的接觸插塞(類似於在金屬互連層之間的通孔)通常通過使用定向乾式蝕刻產生或打開，這本身提供用於電連接的朝向電晶體源極/漏極區域的錐形形狀。具有此錐形性質和考慮到用於特定半導體技術的源極和漏極區域之間的距離通常是固定的，如果接觸插塞的高度太大，那麼用於電晶體120的源極和漏極的接觸插塞可變得彼此太接近或甚至彼此重疊，如由圖1的區域132示出。這呈現嚴重的可靠性問題，因為區域132可容易地在電晶體120的源極和漏極區域之間產生電短路。
除了可靠性問題之外，給定特定半導體製造技術，典型的是電晶體的性能緊密地耦合到其物理尺寸，包括其接觸插塞的高度。因此，具有不尋常高的金屬接觸插塞引起比用於cmos電晶體的設計的寄生電阻高，這可不利地影響電晶體120的性能。
甚至另外，另一個問題為當cmosfet器件在pd器件旁邊製造時放置在cmosfet器件上需要額外的熱，這將fet器件暴露到pd相關工藝。更具體來說，高速pd通常由光敏材料(如ge、gaas和ingaas)製成，其在某些cmosfet的feol工藝溫度下不穩定。另一方面，pd光敏材料的外延溫度通常高於beol金屬的容限溫度。
在其它原因中如選擇用於矽化物形成的材料，前述溫度約束和臺階高度限制已使它非常難以在單片集成工藝期間選擇用於光敏材料的適當插入點。當技術向較高速度pd(例如，傳輸速率＞25gbps)和更高級的cmos技術節點(例如，技術節點＜90nm)移動時，這些問題加劇；例如因為當電晶體柵極長度變短時，源極和漏極甚至彼此更接近，由此產生長接觸插塞的設計困難和可靠性問題。
因此，在此引入用以減輕或克服隨著pd和電晶體的單片集成出現的這些問題的各種技術。在此引入的各種技術的實例包括(但不限於)在淺溝槽隔離(sti)形成期間臺面高度調節方法(或簡稱為修改的sti方法)、電晶體通孔第一方法，和多個吸收層方法。如下文中進一步描述，本文引入的技術包括多個方面，所述多個方面可單獨地和/或共同地解決或緩解涉及在相同襯底上製造pd和電晶體的一個或多個傳統限制，如在上文討論的可靠性、性能和工藝溫度問題。利用引入的技術，有可能維持電晶體的設計性能並且還形成足以具有良好性能的pd厚，而由於在兩種器件之間的臺階高度差沒有犧牲電晶體的性能和可靠性或pd的性能任一者的傳統困境。
在以下描述中，使用在pd和cmos電晶體之間的單片集成的實例，僅出於說明性目的解釋可用於在相同襯底上製造pd和電晶體而實施的各種技術。然而，注意在此引入的技術不限於對任何特定種類的pd和/或電晶體的適用性。舉例來說，在此引入的技術中的至少一些技術可用於bicmos電晶體和/或波導基pd。
另外，在以下描述中，闡述許多特定細節以提供對本公開的徹底理解。對於本領域的技術人員來說顯而易見的是，可在沒有這些具體細節的情況下實踐在此引入的技術。在其它情況下，為了不必要地混淆本公開，未詳細地描述眾所周知的特徵(如特定製造技術)。在本說明書中提及「實施例」、「一個實施例」等意指所描述的特定特徵、結構、材料或特性包括在本公開的至少一個實施例中。因此，在本說明書中此類短語的出現未必都指相同的實施例。另一方面，此類提及也不必相互排斥。此外，特定特徵、結構、材料或特性可在一個或多個實施例中以任何合適方式組合。另外，應理解，在圖中示出的各種例示性實施例僅例示性表示並且不必按比例繪製。
術語「耦接」和「連接」以及其衍生詞可在本文使用以描述在部件之間的結構關係。應理解，這些術語並不意圖為彼此的同義語。實際上，在具體實施例中，「經連接」可用於指示兩個或更多個元件彼此直接物理接觸或電接觸。「耦接」可用於指示兩個或更多個元件直接或間接(與在它們之間的其它插入元件)彼此物理或電接觸，和/或兩個或更多個元件彼此共操作或彼此交互(例如，如在因果關係中)。
如本文所使用的術語「上方」、「下方」、「在……之間」以及「在上」是指一個材料層相對於相對於其它材料層的相對位置。因此(例如)一個層安置在另一層「上方」或「下方」可為與另一層直接接觸或可具有一個或多個插入層。此外，一個層安置在兩個層「之間」可為直接與所述兩個層接觸或者可具有一個或多個插入層。相比之下，第一層「在」第二層「之上」是與該第二層接觸。另外，提供一個層相對於其它層的相對位置，假定操作是相對於襯底執行而無需考慮襯底的絕對取向。術語「在頂上」意指「在...的頂部」。
類似地，術語「在上方」和「在下方」通常在本文使用用於描述不同器件、層、截面、部分等相對於其到半導體襯底的最短距離的相對物理位置。舉例來說，在第二層「上方」的第一層意指，當在相同水平面從襯底測量時，第一層距襯底的距離比第二層距襯底的距離更遠。相反，在第二層「下方」的第一層意指，當在相同水平面從襯底測量時，第一層距襯底的距離比第二層距襯底的距離更接近。如本文所用，「水平」意指平行於襯底的平面表面，如圖1中示出的水平軸101。
術語「緊接地」或「直接」可理解為「處於物理接觸」，如通過上下文將顯而易見；例如除非與上下文對立，否則「緊接於」第二層「上方」或在第二層「正上方」的第一層意指第一層在第二層上方並且與其物理接觸。
如本文所用，用於器件的「接觸插塞」、「接觸通孔」或簡單地「接觸」是指在器件的摻雜區和器件的第一互連層之間的任何基本上垂直的電線。術語「互連」是指在用於器件間信號傳輸/通信的器件之間的任何基本上水平的電線。「第一」互連層是指最低互連層。值得注意的是，利用在此引入的技術，第一互連層為專用器件；也就是說，在一些實施例中，即使當兩個器件在相同晶片上製造時，用於一個器件的第一互連可不同於用於另一裝置的第一互連。
在淺溝槽隔離形成期間臺面高度調節方法
圖2為結合所公開的技術的一個或多個方面的單片集成半導體結構200的橫截面視圖。結構200包括pd器件210和電晶體器件220。兩個器件210和220都在襯底202上製造。另外在圖2中示出淺溝槽隔離(sti)特徵208，其通過在製造器件210和220之前進行蝕刻在襯底202上形成，留下可在上面形成器件210和220的臺面(例如，臺面204(1)和臺面204(2))。
如上所述，與pd和電晶體的常規單片集成相關聯的一個問題為pd和電晶體之間的大臺階高度差。因此，在此引入的技術的一個方面包括用於降低臺階高度差的修改的sti方法。更具體來說，在半導體襯底202上形成sti特徵208(和其對應部分臺面)之後，執行附加步驟以調節光電檢測器210的臺面(例如，臺面204(1))和電晶體220的臺面(例如，臺面204(2))之間的相對高度，以便補償臺階高度差。這可通過降低光電檢測器210的臺面204(1)的高度(例如，經由蝕刻臺面204(1))，或通過增加電晶體220的臺面204(2)的高度(例如，經由在臺面204(2)上生長附加的襯底材料)來執行。可執行該調節直至光電檢測器210的臺面204(1)的頂表面變得低於電晶體220的臺面204(2)的頂表面，用於高度補償。
另外，在優選實施例中，在調節之後，臺面204(1)仍然高於隔離溝槽sti208的底表面。根據場應用，這可比不具有高於sti208的底部的臺面204(1)更優選；此優選實施例的實例益處可包括(1)此類結構提供較好的器件隔離，尤其對於pd器件，(2)此類結構提供對控制pd器件高度的更多靈活性，和(3)此類結構在sti化學-機械拋光(cmp)期間降低sti介電凹陷。
在以上檯面高度調節之後，電晶體220和pd210可在其相應的臺面204(2)和204(1)上製造。利用在此引入的修改的sti方法，可降低pd和電晶體之間的臺階高度差的問題。
圖3a至圖3r為示出根據一些實施例的用於製造圖2的半導體結構200的各種工藝步驟的橫截面視圖。應注意，雖然這些工藝步驟描述和/或描繪為以特定順序執行，但是這些步驟可包括更多或更少步驟，其可串聯或並聯執行。另外，兩個或更多個步驟的順序可改變，兩個或更多個步驟的性能可重疊，並且兩個或更多個步驟可組合成單個步驟。此外，雖然在此引入的步驟可包括用於製造具體實施例的某些細節(如圖2、圖4a和圖6a中描繪的結構)，可修改這些步驟中的一個或多個步驟以產生實施例的不同變型(如圖4b、圖6b中描繪或在此其它部分中描述的結構)。為簡單起見，省略對用於產生在此引入的那些變型實施例的步驟的任何顯而易見的修改。舉例來說，在一個變型中，對於pd器件210的臺面204(1)的高度降低到與sti特徵208的底部相同的高度，並且普通技術人員將知道如何添加、去除和/或改變在此引入的用於製造此類變型的步驟。為簡單起見，可省略熟知步驟或細節。
參照圖3a至圖3r，引入了用於製造半導體結構200的實例工藝步驟。在步驟301(圖3a)中，停止層201沉積於襯底202上，用於在襯底202上形成sti溝槽。停止層201具有限定sti特徵(以及互補臺面特徵)的圖案。隨後，電晶體和光電檢測器有源區域(分別臺面結構204(2)和臺面結構204(1))被圖案化並且限定(例如，通過使用蝕刻)。
在步驟302(圖3b)中，隔離材料(例如，氧化物)203通過cmp沉積並且拋光到停止層表面，由此形成sti。在步驟303(圖3c)中，氧化物的薄層沉積在晶片上方以保護電晶體有源區域(例如，臺面204(2))。在光電檢測器有源區域的頂部上的氧化物隨後通過光刻限定並且去除。在步驟304(圖3d)中，去除光電檢測器的停止層，並且降低pd襯底臺面(例如，臺面204(1))的高度。舉例來說，可通過溼式化學蝕刻或乾式蝕刻(例如，使用對襯底材料具有高蝕刻選擇性的化學物質)執行高度降低工藝。高度降低的量可基於在本設計中電晶體和光電檢測器之間的高度差確定。在替代的實施方案中，外延生長可在臺面204(2)上執行以升高其高度。實際上，調節臺面204(1)和臺面204(2)之間的相對高度。
在步驟305(圖3e)中，在光電檢測器有源區域上執行離子注入以限定阱板211。在步驟306(圖3f)中，氧化物205沉積在晶片上方以保護光電檢測器區域，接著在電晶體的停止層結束cmp平坦化工藝。在步驟307(圖3g)中，電晶體(例如，電晶體220)在其相應的臺面有源區域(例如，臺面204(2))的頂部上形成。應注意步驟307標記feol階段的結束。在步驟308(圖3h)中，沉積中間段工藝氧化物207以覆蓋電晶體，並且然後平坦化。在步驟309(圖3i)中，去除在光電檢測器有源區域的頂部上的氧化層以暴露光電檢測器臺面(例如，臺面204(1))。
在步驟310(圖3j)中，選擇性地沉積光敏材料213，使得它僅沉積於光電檢測器有源區域上。在一些實施方案中，光敏材料213包括鍺，並且刻面可在外延工藝期間靠近臺面204(1)的側壁形成。在一些實施例中，在沉積光敏材料213之前，沉積緩衝材料212。緩衝材料212通常為類似於或等效於襯底材料的材料。在步驟311(圖3k)中，可通過首先沉積毯狀層鈍化層，接著頂部接觸注入，將光敏層213的上部區214摻雜成與摻雜的襯底層211相反的極性來形成鈍化層215。應注意，在此實例中，層214在鈍化層形成之後形成，並且因此鈍化層215的部分變成摻雜的以至少部分地形成層214。隨後，在步驟312(圖3l)中，鈍化層215用光刻和乾式蝕刻工藝圖案化，留下僅在光敏材料213上方的此鈍化層215。作為替代方案，在步驟311中，光敏層213的上部區214首先摻雜成與摻雜的襯底層211相反的極性，並且然後在步驟312中，選擇性地沉積鈍化層215使得它僅沉積於光敏材料213上。摻雜的上部區214可在外延工藝期間通過離子注入或通過原位摻雜限定。其後，光電檢測器硬掩模層209沉積在整個晶片上方。硬掩模層209可用於在層間介電層平坦化階段圖案化光電檢測器臺面以及cmp或回蝕擋止件。
在步驟313(圖3m)中，光電檢測器臺面用典型的光刻和乾式蝕刻工藝圖案化。在一個或多個實施例中，當使用如圖3m中所示的此圖案化方案時，存在保留在氧化物側壁附近的光敏材料的環216。另外，在一些實施例中，可去除環216，但是應注意去除工藝可增加成本和技術難度，因為環216與光電檢測器210共享類似結構和材料。隨後，在步驟314(圖3n)中，鈍化間隔物217形成於光電檢測器臺面204(1)的側壁處。根據此工藝方案的一些實施方案，可緊靠著光敏環216還靠近氧化物邊緣形成側壁間隔物217。在步驟315(圖3o)中，沉積層間電介質291以填充光電檢測器臺面和原始氧化物之間的間隙。隨後，經由回蝕或cmp應用平坦化。在一些變型中，硬掩模209用作平坦化停止層，並且在一些實例中，另一介電層可沉積於晶片的頂部上然後以確保在用於光學目的晶片上的光電檢測器檯面上方的均勻介電厚度。在一些實施方案中，可跳過步驟313到步驟315，並且步驟316可緊接在頂部鈍化層形成(步驟311)之後執行。
在步驟316(圖3p)中，形成用於光電檢測器和電晶體兩者的接觸通孔的開口231。應注意，由於兩種類型的器件之間各種接觸深度，可需要分開接觸開口工藝。此外，可在接觸通孔形成期間或在其之前執行矽化物形成來改進接觸電阻，因此提高器件性能。隨後，在步驟317(圖3q)中，通過金屬沉積和cmp執行電晶體接觸通孔230和pd接觸通孔240兩者的金屬形成。在步驟318(圖3r)中，形成標準的後段工藝金屬互連件250。根據一個或多個實施例，可通過第一金屬層(即，m1)在上方的任何層實現這兩種類型的器件(例如，pd210和電晶體220)之間的通信。
在一個或多個實施方案中，光敏材料213為鍺(ge)或包括鍺。用於襯底202的實例材料可為矽(si)或絕緣體上矽(soi)。鈍化層215可為非晶si、多晶si、氮化物、高k電介質、二氧化矽(sio2)或其任何組合。在一些實例中，鈍化間隔物217可為非晶si、多晶si、氮化物、高k電介質、二氧化矽(sio2)或其任何組合。用於光電檢測器硬掩模層209的材料可為氮化物，並且用於層間電介質291的材料可為sio2。溝槽隔離氧化物203可為sio2，並且電晶體(例如，電晶體220)可為矽基電晶體。光電檢測器(例如，pd210)可具有其中光學信號可從頂部通過到介電層493或從底部到襯底402任一者入射的正入射角類型。
在一些替代實施例中，用於p-i-n結構的半導體材料的至少一部分可不同於半導體襯底材料；例如，高度摻雜的p區和本徵區可為鍺基區，並且高度摻雜的n區可為矽基區(例如，限定在矽襯底上的n區)。另外，在一些實施例中，pd210的本徵光敏區包括半導體材料疊層，所述半導體材料包括具有比在本徵光敏區中的材料較小的介電常數的襯底半導體材料。在這些實施例中，在組合的本徵光敏區中襯底半導體材料和其它半導體材料之間的厚度比值可大於1比5，使得可降低有效電容用以較高的操作速度。換句話說，在其光敏區中具有半導體材料疊層的這些實施例的一些實施例中，在疊層中矽層的厚度不薄於在疊層中鍺層厚度的1/5，以便形成高帶寬光電檢測器。在一個實例中，鍺層為500nm，並且矽層比其厚100nm。
在替代實施例中，光電檢測器臺面在與sti溝槽的底部相同水平處，由此利用補償光電檢測器和電晶體之間的臺階高度差的全部電勢。然而，在此類替代方案中，器件隔離(尤其對於pd器件)可能不與在圖2中示出的實施例一樣好，並且在sticmp工藝期間可具有更多氧化物介電凹陷問題。
電晶體通孔第一方法
圖4a為結合所公開的技術的一個或多個方面的另一單片集成半導體結構400的橫截面視圖。結構400包括pd器件410和電晶體器件420。兩個器件410和420都製造在襯底402上。另外在圖4a中示出淺溝槽隔離(sti)特徵408，其通過在製造器件410和420之前執行蝕刻而在襯底402上形成，留下可在上面形成器件410和420的臺面(例如，臺面404(1)和臺面404(2))。結構400可具有位於專門用於電晶體形成的一組檯面上的電晶體(例如，電晶體420)和位於另一組檯面上的pd。在其它實施方案中，pd臺面404(2)可任選地具有比電晶體臺面404(1)較低的高度，以進一步補償pd420和電晶體410之間的臺階高度差，如上文關於修改的sti方法所論述。
如上所述，與pd和電晶體的常規單片集成相關聯的一個問題為pd和電晶體之間的大臺階高度差。在本公開中進一步觀察到，標準mol工藝(例如，鎢形成)通常用於形成由於可靠性原因的器件的接觸插塞。具體地說，因為電晶體為正向偏置器件，其工作原理需要相對大量的通過電流。如果電晶體的接觸插塞由beol金屬(如銅或鋁)製成，那麼大電流可引起電遷移，導致器件故障和/或更短的器件壽命。此外，beol金屬的此電遷移可引起電晶體特性衰退。因此，mol工藝使用耐火材料(例如，鎢)以形成電晶體的接觸插塞。然而，光電檢測器(與電晶體不同)為反向偏置器件，意指其工作原理不需要大量通過它們的電流。
因此，在此引入的技術的一個方面包括修改的接觸通孔方法。在此特定方法中，製造電晶體的接觸通孔使得它們(1)具有出於性能目的針對相對應的製造技術(其通常為專用於製造商)優化的的尺寸(例如，高度)，和(2)出於可靠性目的採納常規耐火金屬(例如，鎢)作為接觸金屬。相比之下，在此方法中在後段工藝(beol)工藝期間製造pd的接觸通孔，以及在一些實施例中，使用beol互連金屬，如銅(cu)或鋁(a1)用於形成pd接觸插塞的至少一部分。具體地說，在一些實施例中，首先製造電晶體直至其中形成其mol接觸通孔(例如，接觸通孔430)的工藝。隨後製造pd的主體。其後，在形成beol互連金屬層(例如，m1層)期間形成pd接觸通孔(例如，接觸通孔440)。也就是說，如在下文關於圖5a至圖5q進一步描述，在前段工藝(feol)製造階段期間，首先在半導體襯底上形成電晶體。隨後，在中間段工藝(mol)製造階段期間和在半導體襯底上形成光電檢測器之前，通過使用耐火材料形成電晶體的接觸插塞。接下來，光電檢測器在半導體襯底上形成。其後，在後段工藝(beol)製造階段期間形成光電檢測器的接觸插塞。
在此引入的此結構400進一步提供一種解決如上文關於圖1所討論的臺階高度問題的方式。有利地，此修改的通孔形成方法去除了對兩種類型的器件與相同mol金屬層接觸的需要，由此去除與此類需要相關聯的所有問題。如本文觀察，因為pd在具有非常低輸出電流的反向偏壓下操作，所以使用此修改的接觸通孔方法存在極少或不存在電遷移問題。另外，上文關於圖2所討論的臺面調節技術可任選地與此修改的接觸通孔方法結合。來自組合臺面調節技術的益處包括例如通過在電晶體製造工藝期間通過電介質提供對pd有源區域更徹底的保護，和提供用於兩種類型的器件的附加臺階高度補償。
4b為在圖4a中示出的結構400變體的單片集成半導體結構401的橫截面視圖。結構401與結構400共享類似的設計概念，但是具有不同的pd金屬接觸形成。代替使用第一beol金屬層(即，m1)以形成pd的頂部和底部接觸件兩者，此結構401使用第一beol金屬層(m1)以形成接觸底部電極的接觸通孔441並使用在(例如，第二beol金屬層(m2))上的另一金屬層以形成接觸頂部電極的接觸通孔442。。此變型可適用於其中pd和電晶體之間的臺階高度差太大用於僅使用第一beol金屬層用於高度補償的情形。
圖5a至圖5q為示出用於根據一些實施例製造圖4a的半導體結構的各種工藝步驟的橫截面視圖。應注意，雖然這些工藝步驟描述和/或描繪為以特定順序執行，但是這些步驟可包括更多或更少步驟，其可串聯或並聯執行。另外，兩個或更多個步驟的順序可改變，兩個或更多個步驟的性能可重疊，並且兩個或更多個步驟可組合成單個步驟。可修改這些步驟中的一個或多個步驟以產生實施例的不同變型。為簡單起見，可省略熟知步驟或細節。
參照圖5a至圖5q，引入用於製造半導體結構400的實例工藝步驟。在步驟501(圖5a)中，在襯底402上通過標準淺溝槽隔離(sti)工藝限定並且圖案化電晶體有源區域(例如，臺面404(2))和pd有源區域(例如，臺面404(1))。在步驟502(圖5b)中，打開pd有源區域(例如，臺面404(1))並且可任選地使其凹進(例如，用於臺階高度補償)。隨後臺面404(1)的上部區經由離子注入摻雜成一種電極性，由此形成用於pd410的底部摻雜層411。在步驟503(圖5c)中，介電材料405(例如，氧化物)沉積於晶片上，覆蓋器件，並且然後將晶片平坦化(例如，通過使用化學-機械拋光(cmp)工藝)。優選地，拋光工藝應停止在相對較高的電晶體臺面(例如，臺面404(2))上，在後續電晶體製造步驟期間留下pd有源區域(例如，臺面404(1))由電介質405保護。
在步驟504(圖5d)中，用於前段工藝(feol)電晶體(例如，電晶體420)的部件在其相應的臺面有源區域(例如，臺面404(2))的頂部上形成。在步驟505(圖5e)中，沉積mol電介質407以覆蓋在晶片上的電晶體，並且然後將晶片平坦化。在步驟506(圖5f)中，用標準mol耐火金屬(例，如鎢)形成電晶體接觸通孔430。
在步驟507(圖5g)中，沉積介電材料409以完全覆蓋和保護mol金屬。在步驟508(圖5h)中，去除在pd有源區域(例如，臺面404(1))頂部上的介電層以暴露(或「打開」)pd有源區域的至少一部分。在一些實施方案中，通過打開產生的區域可大於最終pd區域以在pd的頂部上獲得相對平坦表面，同時去除靠近開口的側壁的一個或多個刻面區域(例如，刻面960，如由圖9b示出)。如下文描述，在選擇性外延生長工藝期間可形成此類刻面區域。在步驟509(圖5i)中，選擇性地沉積光敏材料413，使得它僅或至少主要沉積於pd有源區域上。任選地，在光敏材料沉積之前首先沉積緩衝材料412。緩衝材料412可為類似於或等效於襯底材料的材料。在步驟510(圖5j)中，將光敏層的上部區摻雜成與摻雜的襯底層相反的極性以形成頂部摻雜區414，由此一起形成p-i-n光電檢測器結構410。可在外延工藝期間通過例如離子注入或原位摻雜限定此頂部摻雜區414。
在步驟511(圖5k)中，選擇性地沉積鈍化層415使得它僅沉積於光敏材料413上。在其它實施方案中，層415可通過首先沉積毯狀鈍化層，並且然後用光刻和乾式蝕刻工藝圖案化形成，留下此鈍化層415僅在光敏材料413上方。在又一實施方案中，層414可在鈍化層形成之後形成。隨後pd硬掩模層409沉積在晶片上方。硬掩模層409可用於在層間介電層平坦化階段圖案化光電檢測器臺面以及cmp或回蝕擋止件。
在步驟512(圖5l)中，光電檢測器臺面用典型光刻和乾式蝕刻工藝圖案化。在一些實施例中，當使用如圖5l中所示的此圖案化方案時，可存在留在氧化物側壁附近的殘餘光敏材料，形成環416。在步驟513(圖5m)中，隨後鈍化間隔物417形成於pd臺面404(1)的側壁處。根據此工藝方案的一些實施方案，可緊靠著光敏環417還靠近氧化物邊緣形成側壁間隔物417。在步驟514(圖5n)中，沉積層間電介質491以填充通過先前蝕刻工藝形成的凹進區域。隨後經由回蝕或cmp應用平坦化，其停止在pd硬掩模409處。在步驟515(圖5o)中，另一介電層493可沉積於晶片的頂部上然後確保在用於光學目的晶片上的pd檯面上方的均勻介電厚度。在一些實施方案中，可跳過步驟512到步驟514的一個或多個部分，並且可緊接在頂部鈍化層形成(步驟512)之後執行步驟515。
在步驟516(圖5p)中，打開開口431用於構建第一後段工藝金屬層(m1)接觸通孔。具體地說，在pd區域中的開口形成pd的接觸通孔440。值得注意地，在電晶體區域中的開口可形成附加接觸通孔，所述附加接觸通孔連接已經形成的mol接觸通孔430和/或充當用於電晶體間信號傳遞的局部互連件。在一個或多個實例中，為了產生用於兩種類型器件的各種接觸深度，用於pd的開口單獨地從電晶體的開口圖案化。隨後在步驟517(圖5q)中通過金屬沉積接著進行cmp，用beol金屬(例如，銅)填充開口431。在一些實施方案中，可在pd接觸形成期間或在其之前(例如，步驟516)在pd製造中執行矽化物形成以改進接觸電阻，由此提高器件性能。使用的pd矽化物形成工藝和材料可不同於電晶體矽化物形成工藝。
雖然為簡單起見未在圖5p中圖示出，但是在beol金屬沉積之前，一個或多個內襯可沉積在開口431上方。這些內襯充當對於beol金屬(如銅或鋁)的擴散阻擋層。用於內襯的典型材料可包括鈦(ti)、氮化鈦(tin)、鈦鎢(tiw)、鉭(ta)、氮化鉭(tan)等。內襯的厚度取決於製造技術，但是通常非常薄；例如對於65nm技術節點，用於接觸插塞的內襯可為約2nm到10nm厚。應指出，出於本文論述的目的，尤其關於用於接觸插塞的材料，這些內襯不被視為接觸插塞的任何部分。
在一或多個實施方案中，光敏材料413可為ge。用於襯底402的實例材料可為si或soi。鈍化層415可為非晶si、多晶si、氮化物、高k電介質、二氧化矽(sio2)或其任何組合。鈍化間隔物417可為非晶si、多晶si、氮化物、高k電介質、sio2或其任何組合。用於pd硬掩模層409的材料可為氮化物，並且用於層間電介質491的材料可為sio2。溝槽隔離電介質可為sio2，並且電晶體(例如，電晶體420)可為矽基電晶體。光電檢測器(例如，pd410)可為正入射角類型。用於正入射角類型pd的光學信號可從頂部通過介電層493或從底部通過襯底402任一者入射。
多個吸收層方法
圖6a為結合所公開的技術的一個或多個方面的又一種單片集成半導體結構600的橫截面視圖。結構600包括pd器件610和電晶體器件620。兩個器件610和620都製造在襯底602上。另外在圖6a中示出淺溝槽隔離(sti)特徵608，其通過在製造器件610和620之前執行蝕刻在襯底602上形成，留下可在上面形成器件610和620的臺面(例如，臺面604(1)和臺面604(2))。。應注意，可使用包括例如雙極的結隔離(例如，通過在電晶體和pd邊界處注入相反類型的摻雜劑)的其它形式的隔離技術。
應記得，在與pd和電晶體的單片集成相關聯的問題中，一個問題為當cmosfet器件與pd器件一起製造時在cmosfet器件上放置需要額外的熱，將fet器件暴露於pd相關工藝。更具體來說，高速pd通常由光敏材料(如ge、gaas和ingaas)製成，其在某些cmosfet的feol工藝溫度下不穩定。另一方面，pd光敏材料的外延溫度通常高於beol金屬的容限溫度。這些溫度約束和臺階高度限制已使它在單片集成過程期間非常難以選擇用於光敏材料的適當插入點。
因此，在此引入的技術的一個方面包括修改的光敏材料形成方法，其同時解決或降低溫度約束和臺階高度限制問題兩者。此特定方法通過將典型的一步光敏材料異質外延工藝拆分成多個分散的外延步驟來實現此。可能更重要的是，可觀察到，執行同質外延光敏材料生長工藝可比執行異質外延的光敏材料生長工藝更可控制。更具體來說，由於在同質外延工藝中一般不存在晶格失配，在此類工藝涉及的晶體成核變得更容易並且所得表面變得更光滑，這需要較少的退火工藝來改進晶體質量。因此，用於執行同質外延光敏材料生長工藝的熱預算可低於用於執行異質外延光敏材料生長工藝的熱預算。還可正確的是，光敏材料的熔點比襯底材料的熔點低，其可處於限制在矽基襯底上調用生長光敏材料的異質外延工藝的那些設計的另一工藝約束條件。在將光敏材料外延工藝分成多個步驟之後，僅第一外延步驟可為異質外延的並且所有後續步驟可變成同質外延，並且因此用於製造電晶體的工藝的至少一部分現在可在用於生長光敏材料的多個分散外延步驟之間執行。此技術去除通過beol互連金屬層產生的對常規固有和/或熱限制。應注意，出於本文論述的目的，基本上同質外延工藝(如在矽-鍺(sige)合金上生長鍺(ge))被處理為同質外延工藝，因為在另一種的頂部上生長基本上相同材料的此類工藝中可仍然產生與在此引入的同質外延工藝類似的益處(例如，較低加工溫度)。
至少在一些實施例中，光電檢測器的光敏材料的第一層(在本文中也被稱作「晶種層」)可在其中將形成光電檢測器的區域上方在半導體襯底上外延地生長。在光敏材料的所述晶種層生長之後，可形成用於電晶體的金屬接觸插塞的至少一層。隨後，在形成用於電晶體的所述金屬接觸插塞之後，可形成光敏材料的後續層以完成光電檢測器的光吸收區的製造。光敏材料的後續層可在晶種層的頂部上形成，使得光敏材料的層可形成用於光電檢測器的光吸收區。通過避免用於光敏材料的單個步驟外延工藝，此方法可在pd和電晶體器件的單片集成期間有利地降低或最小化臺階高度差和附加熱預算的問題。
如圖6a中所示，光敏區613被分成兩層613(1)和613(2)。兩層613(2)和613(2)在製造工藝期間在分離的階段中外延地生長但是共同形成連續的光敏區。第一層613(1)相對薄，晶種層在外延生長之前通常需要高溫表面清潔處理(例如，750攝氏度至850攝氏度，也被稱作「預烘烤」)。此晶種層613(1)可在該工藝的相對早期階段插入。因為晶種層613(1)可非常薄(例如，10nm)，所以此晶種層生長將不會面臨如上文所討論的臺階高度問題。如在下文關於圖7a至圖7j詳細討論的，晶種層613(1)可隨後被電介質覆蓋，並且製造工藝繼續fet構建。光敏材料613(2)的其餘部分在具有許多柔性插入點的後續外延步驟生長。如上文所介紹，因為此後續生長為同質外延，所以在後續生長不需要高溫表面清潔。該工藝溫度可比第一生長低的多，並且因此後續生長步驟可在fet製造工藝的稍後部分插入。pd的最終高度僅受不是初始生長的後續生長的插入點限制。以此方式，光電檢測器的光吸收區的頂表面可高於用於電晶體的金屬互連層的底部，這在傳統的單個步驟外延工藝中為不可能的。
圖6a至圖6c表明不同插入點情況如何產生不同的pd高度。在圖6a中，在形成後段工藝(beol)金屬1(m1)介電層之後設定插入點，並且因此在結構600中，pd高度可與m1介電層的頂表面一樣高。相比之下，在圖6b中，在形成中間段工藝介電(mol)層之後設定插入點，並且因此在結構601a中，pd高度可與mol介電層一樣高。在圖6c中，在形成mol介電層之前設定插入點，並且因此在結構601b中，pd高度短於mol介電層。
應注意，因為此特定技術在兩個或更多個不同階段形成光敏區，所以技術本身需要分開的光刻和圖案化工藝。因此，如果然後無需進一步加工，那麼期望在第一晶種層和後續生長層之間的介面的側壁具有至少一些物理不連續，儘管兩層以具有相同側向圖案為目標。此不連續由於在實際實踐中的光刻對準缺陷。也就是說，光電檢測器的光吸收區可呈現具有側壁未對準(或不連續側壁)的物理結構，其為使相同光敏材料生長的兩個或更多個分離材料形成工藝的表現。
另外地或可替代地，光敏材料可在多步沉積之後圖案化，並且在一些實施例中，用另一鈍化層覆蓋。利用此額外圖案化步驟，可去除第一晶種層和第二外延層之間的前述物理不連續性。
在一些實施例中，光敏層形成工藝可分成多於兩個步驟。另外，使用引入的技術，可稍後設定最後一個外延插入點，使得pd高度可變得至少高於m1，假設外延生長和接下來高度摻雜層形成工藝的最後一個步驟為可耐受beol。
還可對與cmosfet集成的波導基塊體耦接pd應用類似的方法。當應用於與先進技術節點cmosfet集成的波導基pd時，此方法為尤其有益的，因為此情形傾向於對臺階高度差和熱預算更敏感。應注意，絕緣體上矽(soi)襯底可適合於本申請情形，因為集成的部件可包括矽波導。
利用此技術，pd的高度可變得比受常規方法限制的pd高度高而不會導致fet性能損失。因此，此多個步驟外延方法可解決或緩解臺階高度差問題。
圖7a至圖7j為示出用於根據一些實施例製造圖6a的半導體結構的各種工藝步驟的橫截面視圖。應注意，雖然這些工藝步驟描述和/或描繪為以特定順序執行，但是這些步驟可包括更多或更少步驟，其可串聯或並聯執行。另外，兩個或更多個步驟的順序可改變，兩個或更多個步驟的性能可重疊，並且兩個或更多個步驟可組合成單個步驟。可修改這些步驟中的一個或多個步驟以產生實施例的不同變型。為簡單起見，可省略熟知步驟或細節。
參照圖7a至圖7j，引入用於製造半導體結構600的實例工藝步驟。在步驟701(圖7a)中，通過例如使用標準淺溝槽隔離(sti)工藝，在襯底602上限定並且圖案化fet有源區域604(2)和pd有源區域604(1)。此類工藝將隔離材料603(例如，氧化物)填充到溝槽中以形成sti特徵608。在步驟702(圖7b)中，首先打開pd有源區域604(1)，並且然後經由離子注入摻雜成一種電極性，由此形成用於pd610的底部摻雜層611。隨後，區域604(1)再次用介電材料605覆蓋。
在步驟703(圖7c)中，前段工藝(feol)電晶體部件620在電晶體有源區域604(2)的頂部上形成，同時pd有源區域604(1)用介電層覆蓋。在步驟704(圖7d)中，再次打開pd有源區域604(1)，並且光敏材料的晶種層613(1)在pd有源區域上異質外延生長。根據集成的fet節點的技術，晶種層613(1)的厚度可在5nm到500nm的範圍內。在步驟705(圖7e)中，在晶片上方沉積標準mol電介質607以覆蓋兩種類型的器件。隨後，將晶片平坦化，其接著進行fet接觸金屬形成以形成fet接觸通孔630。。其後，在mol層上方沉積beolm1介電層693。
在步驟706(圖7f)中，打開在pd有源區域604(1)頂部上的介電層，並且執行後續光敏材料外延生長以形成第二光敏層613(2)。隨後，通過離子注入或原位摻雜將光敏層613的上部區摻雜成與摻雜的襯底層相反的極性以形成頂部摻雜區614，由此一起形成p-i-n光電檢測器結構610。接下來，頂部鈍化層615選擇性地沉積於光敏材料613上，並且硬掩模層609隨後在晶片上方沉積。在其它實施方案中，層615可通過首先沉積毯狀鈍化層，並且然後用光刻和乾式蝕刻工藝圖案化來形成，留下此鈍化層615僅在光敏材料613上方。在又一實施方案中，層614可在鈍化層形成之後形成。
在步驟707(圖7g)中，圖案化pd臺面604(1)，並且然後用在側壁上的鈍化間隔物617覆蓋。在步驟708(圖7h)中，在pd臺面604(1)和介電層之間的間隙(其由先前圖案化產生)被另一種介電沉積物691填充。隨後，執行平坦化工藝，其停止在pd硬掩模609上。在步驟709(圖7i)中，形成pd底部金屬接觸640，接著進行m1金屬互連形成650。在步驟710中，沉積m2介電層693，接著進行pd頂部金屬接觸形成641和m2金屬互連形成660。根據本設計，互連金屬形成可用於形成附加接觸通孔和/或用於器件間的通信。在一些實施方案中，可跳過步驟706到步驟708的部分，並且步驟709可緊接在頂部鈍化層形成(步驟706)之後進行。在一些實施方案中，pd底部接觸形成(步驟709)和頂部接觸形成(步驟710)可在相同beol介電層上但是由於其不同結束點在分開的圖案化工藝中執行。在一些實施方案中，可在pd接觸形成(例如，步驟709和步驟710)期間或在其之前在pd製造中引入矽化物形成以改進接觸電阻，由此提高器件性能。
在一或多個實施方案中，光敏材料613可為ge。用於襯底602的實例材料可為si或soi。鈍化層615可為非晶si、多晶si、氮化物、高k電介質(例如，氧化鋁(al2o3)、二氧化鉿(hfo2))、sio2或其任何組合。鈍化間隔物617可為非晶si、多晶si、氮化物、高k電介質(例如al2o3、hfo2)、sio2或其任何組合。用於pd硬掩模層609的材料可為氮化物，並且用於層間電介質691的材料可為sio2。溝槽隔離電介質603可為sio2，並且電晶體(例如，電晶體620)可為矽基電晶體。光電檢測器(例如，pd610)可為其中光學信號可從頂部通過介電層693或從底部通過襯底602任一者入射的正入射角類型。
在此所述上文關於圖7a至圖7j引入的多個吸收層方法的替代說明。此替代方案說明用於提供附加完整性並且用於進一步在實踐此類方法中實現對各種益處的理解。
多個吸收層方法的一些實施例包括用於在相同半導體襯底上製造光電檢測器和電晶體的方法，其中矽作為襯底的頂表面。所述方法通常包括5個步驟。步驟(1)：在電晶體的接觸通孔形成之前形成電晶體的至少一部分。步驟(2)：在襯底的頂部上的第一選擇區域上形成光電檢測器的第一光吸收層。步驟(3)：在第一光吸收層的頂部上形成隔離層。步驟(4)：去除隔離層的一部分以暴露第一光吸收層的第二選擇區域。第二選擇區域與第一選擇區域至少部分重疊。以及，步驟(5)：直接在曝露的第一光吸收層的頂部上形成第二光吸收層。可形成第二光吸收層，使得兩層形成用於光電檢測器的單個光吸收區。如此，光電檢測器可形成有用於較高量子效率和較高帶寬的較厚組合的吸收層，而在傳統的製造工藝期間不受臺階高度和熱約束限制。任選地，可在步驟(5)之後通過重複步驟(3)、步驟(4)和步驟(5)形成附加光吸收層。
單個光吸收區可在第一選擇區域和第二選擇區域之間具有側壁未對準。側壁未對準可為分開的光刻和蝕刻步驟的故意或無意結果。另外，由於上述方法，在一些實施例中，第二光吸收層的頂部表面高於用於電晶體的接觸通孔的頂部表面。
根據一個或多個實施方案，第一光吸收層和第二光吸收層都包括鍺。可在步驟(2)之前執行第一預烘烤以清理異質界面。類似地，可在步驟(5)之前執行第二預烘烤以清理同質界面。在第一預烘烤期間可使用比第二預烘烤較高的溫度，因為執行第一預烘烤不需要涉及任何mol和beol工藝。值得注意地，相比於同質生長ge(例如，在ge上)，對於異質生長ge(例如在si上)更有優選較高的預烘烤溫度，因為在製造工藝期間在si表面上天然形成的鈍化層可比去除在ge表面上天然形成的鈍化層(例如geo或geo2)需要較高的去除溫度。
在一些實施例中，第一光吸收層包括鍺，並且在步驟(2)之前在高於700攝氏度的溫度下執行預烘烤以清理在鍺和矽之間的界面。在一些實施例中，第二光吸收層包括鍺，並且在步驟(5)之前在低於700攝氏度的溫度下進行預烘烤以清理均相介面。
此外，第一選擇區域可小於第二選擇區域，使得任何製造缺陷可至少部分限制在第一選擇區域中。在其中缺陷不為主要問題的其它實施例中，第一選擇區域不小於第二選擇區域。
在多個實例中，在步驟(1)之前形成光電檢測器的頂表面和電晶體有源區域之間的相對高度差。一個或多個實施例提供光電檢測器和電晶體在襯底上共享至少一個摻雜區。另外，在一些實例中，光吸收區(來自多層)的組合高度高於用於電晶體的第一金屬互連層的底表面。
在變型中，在步驟(2)之前，可在第一選擇區域的側壁上形成間隔物，使得可通過間隔物鈍化第一吸收層的側壁。間隔物可為本徵非晶矽、摻雜的非晶矽、氧化物、氮化物和/或高k介電材料，使得在步驟(2)期間可使用選擇性外延生長以具有僅主要在曝露的第一選擇區域上而不是間隔物上生長的層。
另外地或可替代地，在步驟(5)之前，可在第二選擇區域的側壁上形成間隔物，使得可通過間隔物鈍化第二吸收層的側壁。間隔物還可為本徵非晶矽、摻雜的非晶矽、氧化物、氮化物和/或高k介電材料，使得在步驟(5)期間可使用選擇性外延生長以具有僅主要在曝露的第二選擇區域上而不是間隔物或鈍化層上生長的層。
應注意，根據一些方面，在步驟(4)之前形成電晶體的剩餘有源區域，使在步驟(4)之後將形成用於光電檢測器的接觸通孔。舉例來說，可在金屬互連層的形成期間執行用於光電檢測器的通孔接觸形成。在一些情況下，光電檢測器的接觸通孔完全由來自金屬互連層的非耐火材料(例如，beol金屬如鋁或銅)製成。
填充形狀
圖8a至圖8b為單片集成半導體結構的俯視圖和橫截面視圖，所述單片集成半導體結構包括用於pd和電晶體的不同尺寸的填充形狀，並且更具體來說，填充形狀810為關於pd的尺寸，並且填充形狀820為關於電晶體的尺寸。
具體來說，可以觀察到，利用pd和電晶體的單片集成，在相同晶片上製造為尺寸很大不同(例如，電晶體小於pd尺寸的一半)的兩種類型的器件。另外，當製造晶片時，存在涉及材料生長(例如，光敏材料外延)和材料移除(例如，cmp平坦化，或反應性離子蝕刻)的多個製造工藝，其中理想情形應在晶片上施加均勻的負載。然而，實際上，這些工藝的結果受已經在晶片上製造的圖案影響。因為不同尺寸的pd和電晶體，在晶片的一些部分上的負載可大於一些其它部分，這可不利地影響產率。
因此，在本公開的一個方面中，限定器件布局使得除光電檢測器和電晶體有源區域以外，布局可包括至少兩種不同類型的填充形狀--光電檢測器填充形狀810和電晶體填充形狀820。如圖8b中所示，每種類型的填充形狀承載與其相對應的有源器件相同的工藝流程，例外為它不是電連接到任何其它器件，由此充當虛擬的器件。
在晶片上插入兩種不同填充形狀的主要目的為促進在用於兩種類型器件的晶片兩端均勻工藝負載。如此，根據至少一些實施例，每種類型的填充形狀應達到與其相應的有源器件大體上相同的高度以便實現均勻負載的目的。舉例來說，實例填充形狀810和820基於上文關於圖2所討論的製造工藝流程，其對於pd和電晶體具有不同的臺面高度。在此類實例中，電晶體填充形狀820應在與其它「真實」電晶體相同高度處的表面(例如，臺面404(2))上形成。類似地，在此類實例中光電檢測器填充形狀810應在與其它「真實」光電檢測器相同高度處的表面(例如，臺面404(1))上形成。根據實施例，形狀的尺寸和密度可不同。在一些實例中，光電檢測器填充形狀可較大並且較不緻密。
可適用的光電檢測器形成方法
圖9a和圖9b為附加光電檢測器(pd)形成方法的橫截面視圖，這裡引入的單片集成技術的一個或多個方面可應用到所述附加光電檢測器(pd)形成方法。上文引入的實例pd形成方法通常涉及選擇性外延，接著進行pd有源區域圖案化(例如，經由光刻和乾式蝕刻)。儘管如此，在此引入的單片集成技術還可適合於其它類型的pd形成方法。至少兩種附加pd形成方法為可適用的，其分別在圖9a和圖9b中示出。
在圖9a中，選擇性生長區域直接用作pd有源區域，並且因此在選擇性外延工藝之後不需要附加pd有源區域圖案化。相反，可執行cmp工藝以平坦化表面。隨後，鈍化層沉積於光敏材料的頂部上以覆蓋光敏材料的頂部表面。此形成方法的益處中的一個為降低與pd有源區域圖案化和後續間隙填充/平坦化步驟相關聯的工藝複雜性。
另一種可適用的pd形成方法在圖9b中示出。在此形成方法中，選擇性生長區域還可直接用作pd有源區域。在圖9a和圖9b中的方法之間的差異在於後外延cmp工藝。在圖9b中，跳過在圖9a中的cmp工藝，並且光敏材料仍然保持其刻面側壁。此方法的益處為避免可存在於圖9a的方法中cmp凹陷問題，尤其當對於其中可在cmp工藝期間形成表面凹陷的相對大的區域pd(例如，直徑大於10μm)進行此類cmp工藝時。應注意，在此較少cmp形成工藝的一些實例中，選擇性生長區域還可大於pd有源區域，並且可執行類似於在圖5l中示出的蝕刻工藝以去除在側上的刻面。
結論
除非與物理可能相反，據設想(i)可以任何序列和/或以任何組合執行上述方法/步驟，和(ii)可以任何方式組合相應的實施例的部分。
應注意，上述實施例的任何和全部可彼此結合，除了達到它可在上文另外陳述的程度或達到任何此類實施例可在功能和/或結構上相互排斥的程度。
雖然本公開已參照具體示例性實施例描述，但是將認識到本發明不限於描述的實施例，而是可用在所附權利要求書的精神和範圍內的修改和更改來實踐。舉例來說，雖然為本公開中的一個或多個結構的每個摻雜區域示出了兩個接觸通孔，但是對於摻雜區域可形成單個連續接觸通孔或環/雜散形狀的通孔，以從光吸收區提取光生載流子。因此，應在說明性意義上而非限制性意義上看待說明書和附圖。
某些實施例的實例
因此，為了概述，引入本文的所公開技術的一些實例實施方案如在以下編號條款中所述：
(a)對於在sti形成期間的臺面高度調節方法：
1.一種用於在相同半導體襯底上製造光電檢測器和電晶體的方法，所述方法包含：
在半導體襯底上形成具有兩個臺面的結構，一個用於所述電晶體的臺面並且一個用於所述光電檢測器的臺面，其中在所述兩個臺面之間的臺面凹槽形成隔離溝槽，並且其中所述兩個臺面具有相同高度；
調節所述光電檢測器的所述臺面和所述電晶體的所述臺面之間的相對高度；以及
在相應的檯面上形成所述電晶體和所述光電檢測器。
2.根據條款1所述的方法，其中所述調節所述相對高度包含：
降低所述光電檢測器的所述臺面的高度直至所述光電檢測器的所述臺面的頂表面低於所述電晶體的所述臺面的頂表面但是高於所述隔離溝槽的底表面。
3.根據條款2所述的方法，其中所述降低所述光電檢測器的所述臺面的所述高度包含：
在所述電晶體的所述檯面上方沉積保護層用於防止蝕刻；以及
對所述半導體襯底進行蝕刻以去除在所述光電檢測器的所述臺面中的襯底材料以降低所述光電檢測器的所述臺面的所述高度。
4.根據條款1所述的方法，其中所述調節所述相對高度包含：
通過外延生長增加所述電晶體的所述臺面的高度。
5.根據條款1所述的方法，其中所述形成具有兩個臺面的所述結構包含：
在所述半導體襯底上方使停止層沉積成限定所述兩個臺面的圖案；以及
蝕刻所述半導體襯底以建立具有所述兩個臺面的所述結構。
6.根據條款1所述的方法，其進一步包含：
在所述臺面凹槽中沉積隔離氧化物以形成所述隔離溝槽。
7.根據條款6所述的方法，其中所述隔離介電材料包含氧化矽或氮化矽或其組合。
8.根據條款1所述的方法，其進一步包含：
在所述半導體襯底上在合適的位置處形成至少兩種尺寸的虛擬填充形狀用於在後續外延生長或後續材料移除工藝期間在晶片上均勻的工藝負載，其中一種尺寸的所述虛擬填充形狀專用於所述電晶體，並且其中另一種尺寸的所述虛擬填充形狀專用於所述光電檢測器。
9.根據條款8所述的方法，其中所述後續材料去除工藝包括以下各項中的至少一種：化學機械拋光工藝，或反應性離子蝕刻工藝。
10.根據條款1所述的方法，其中所述光電檢測器為矽基鍺光電檢測器，並且其中所述電晶體為矽基金屬氧化物半導體場效應管(mosfet)。
11.根據條款所述的1所述的方法，其中所述光電檢測器為正入射角類型。
12.一種器件，其包含：
半導體襯底，其包括第一表面、第二表面和第三表面；
在高於所述第一表面的所述第二表面上形成的半導體電晶體；以及
在高於所述第一表面但是低於所述第二表面的所述第三表面上形成的半導體光電檢測器，其中低於所述第二表面和所述第三表面兩者的所述第一表面在所述半導體光電檢測器和半導體電晶體之間形成隔離溝槽。
13.根據條款12所述的器件，其中所述半導體光電檢測器的的所得高度低於所述半導體電晶體的金屬互連件的最低層的底表面。
14.根據條款12的器件，其中所述半導體光電檢測器形成於與所述半導體電晶體不同的在所述半導體襯底上的水平位置處。
15.根據條款12所述的器件，其中所述半導體光電檢測器和所述半導體電晶體在兩個單獨的檯面上形成，一個用於所述電晶體的臺面並且一個用於所述光電檢測器的臺面，並且其中在所述兩個臺面之間的臺面凹槽形成隔離溝槽。
16.根據條款15所述器件，其中所述隔離溝槽由以下中的至少一種或多種填充：氧化物基介電材料，或氮化物基介電材料。
17.根據條款12所述的器件，其中所述光電檢測器包括具有高度摻雜的p型半導體區、高度摻雜的n型半導體區和位於所述p型和n型半導體區之間的本徵光敏半導體區的p-i-n結構。
18.根據條款17所述的器件，其中用於所述p-i-n結構的至少一部分的半導體材料不同於半導體襯底材料。
19.根據條款17所述的器件，其中所述本徵光敏半導體區包含其包括具有第一介電常數的襯底半導體材料和具有第二介電常數的光敏材料的半導體材料堆疊層，所述第二介電常數高於所述第一介電常數。
20.根據條款19所述的器件，其中在所述合併的本徵光敏半導體區中所述襯底半導體材料和其它半導體材料之間的厚度比值大於1比5。
21.根據條款12所述的器件，其進一步包含：
關於所述電晶體的尺寸的選擇數量的虛擬填充形狀，其中所述電晶體的所述尺寸的所述虛擬填充形狀在與所述第二表面的相同高度處的表面上形成。
22.根據條款12所述的器件，其進一步包含：
關於所述光電檢測器的尺寸的選擇數量的虛擬填充形狀，其中所述光電檢測器的所述尺寸的所述虛擬填充形狀在與所述第三表面的相同高度處的表面上形成。
23.根據條款12所述的器件，其中所述光電檢測器為矽基鍺光電檢測器，並且其中所述電晶體為矽基金屬氧化物半導體場效應管(mosfet)。
24.根據條款12所述的器件，其中所述光電檢測器包括用於降低所述光電檢測器的光吸收區的厚度的反射鏡結構。
(b)對於所述電晶體通孔第一方法：
1.一種用於在相同半導體襯底上製造光電檢測器和電晶體的方法，所述方法包含：
(1)在前段工藝(feol)製造階段期間，在半導體襯底上形成所述電晶體；
(2)在中間段工藝(mol)製造階段期間和在其之前，所述光電檢測器在所述半導體襯底上形成，通過使用耐火材料形成用於所述電晶體的接觸插塞；
(3)在所述半導體襯底上形成所述光電檢測器；以及
(4)僅在後段工藝(beol)製造階段期間，形成用於所述光電檢測器的接觸插塞。
2.根據條款1所述的方法，其中所述光電檢測器的所述接觸插塞通過使用非耐火材料而形成。
3.根據條款1所述的方法，其進一步包含：
在所述beol製造階段期間，在所述電晶體的所述接觸插塞上形成附加接觸插塞，其中所述電晶體的所述附加接觸插塞以(a)電連接到所述電晶體的所述形成的接觸插塞並且(b)達到與所述光電檢測器的所述接觸插塞相同的高度。
4.根據條款3所述的方法，其中所述附加接觸插塞的部分被配置為提供用於所述電晶體的器件間信號傳遞的互連件。
5.根據條款1所述的方法，其中所述形成用於所述光電檢測器的接觸插塞包含：
在所述beol製造階段期間在第一步驟中，通過使用第一金屬材料形成所述光電檢測器的第一組接觸插塞；以及
在beol製造階段期間在後續步驟中，通過使用第二金屬材料形成所述光電檢測器的第二組接觸插塞，
其中所述第一接觸插塞和第二組接觸插塞用於所述光電檢測器的不同摻雜區。
6.根據條款1所述的方法，其進一步包含：
在所述形成所述電晶體之前，形成具有所述電晶體的臺面和所述光電檢測器的臺面的結構；以及
調節所述光電檢測器的所述臺面和所述電晶體的所述臺面之間的相對高度，直至所述光電檢測器的所述臺面的頂表面低於所述電晶體的所述臺面的頂表面。
7.根據條款1所述的方法，其中所述電晶體的所述接觸插塞為直接接觸所述形成的電晶體的所述第一金屬，並且其中所述電晶體的所述接觸插塞形成於導柱或棒的陣列中。
8.根據條款1所述的方法，其中所述mol階段進一步包含：
沉積覆蓋所述電晶體的所述第一介電層的介電層。
9.根據條款1所述的方法，其中形成所述電晶體的所述接觸插塞以完全在所述電晶體的第一互連層的底表面下方，並且定位成與以下各項中的至少一者電耦合：所述電晶體的柵極區域、所述電晶體的源極區域，或所述電晶體的漏極區域。
10.根據條款9所述的方法，其中形成所述光電檢測器的第一群組所述接觸插塞以完全在所述光電檢測器的第一互連層的底表面下方，並且定位成與所述光電檢測器的第一摻雜區電耦合。
11.根據條款10所述的方法，其中形成所述光電檢測器的第二群組所述接觸插塞以至少部分在所述電晶體的所述第一互連層的所述底表面上方，並且定位成與所述光電檢測器的第二摻雜區電耦合，所述第二摻雜區具有與所述第一摻雜區不同的極性。
12.根據條款1所述的方法，其中所述beol階段進一步包含：在所述mol階段期間形成的層上方依次形成多個互連層。
13.根據條款1所述的方法，其中所述形成用於所述光電檢測器的接觸插塞包含：
在所述beol階段期間通過使用不同的beol金屬形成用於所述光電檢測器的p和n區的接觸插塞。
14.根據條款1所述的方法，其中用於形成所述電晶體的所述接觸插塞的材料包含以下各項中的至少一者：鎢、鈦或氮化鈦。
15.根據條款1所述的方法，其中用於形成所述光電檢測器的所述接觸插塞的材料包含其包括以下各項中的至少一者的互連金屬：銅或鋁。
16.一種半導體器件，其包含：
半導體襯底；
在所述半導體襯底上形成的電晶體；
在所述半導體襯底上形成的光電檢測器；
用於所述電晶體的接觸插塞，其中所述電晶體的所述接觸插塞具有由單獨的半導體材料形成工藝形成的至少兩個部分，並且其中所述電晶體的所述接觸插塞的側壁包括所述單獨的半導體材料形成工藝的表現的物理未對準；以及
用於所述光電檢測器的接觸插塞，其中所述光電檢測器的所述接觸插塞由單個半導體材料形成工藝形成。
17.根據條款16的器件，其中所述光電檢測器的所述接觸插塞的頂表面高於在所述電晶體的所述接觸插塞的所述側壁上的所述物理未對準。
18.根據條款16所述的器件，其中所述電晶體的所述接觸插塞包括在中間段工藝(mol)製造階段期間形成的耐火材料。
19.根據條款16所述的器件，其中所述光電檢測器的所述接觸插塞完全由來自在後段工藝(beol)製造階段期間形成的金屬互連層的非耐火材料製成，而無來自中間段工藝(mol)製造階段的任何耐火材料。
20.根據條款16所述的器件，其中所述電晶體和所述光電檢測器形成於在所述半導體襯底上的不同高度處。
21.根據條款16所述的器件，其中當從所述半導體襯底測量時，所述光電檢測器在比在其上形成所述電晶體的第二表面更接近所述半導體襯底的第一表面上形成。
22.根據條款16所述的器件，其中形成所述電晶體的所述接觸插塞的所述至少兩部分的下部部分以完全在所述電晶體的第一互連層的底表面下方，並且定位成與以下各項中的至少一者電耦合和直接物理接觸：所述電晶體的柵極區域、所述電晶體的源極區域，或所述電晶體的漏極區域。
23.根據條款22所述的器件，其中形成用於所述光電檢測器的第一組所述接觸插塞以完全在用於所述光電檢測器的第一互連層的底表面下方，並且定位成與所述光電檢測器的第一摻雜區電耦合和直接物理接觸。
24.根據條款23所述的器件，其中形成所述光電檢測器的第二群組所述接觸插塞以至少部分在所述電晶體的所述第一互連層的所述底表面上方，並且定位成與所述光電檢測器的第二摻雜區電耦合和直接物理接觸，所述第二摻雜區具有與所述第一摻雜區不同的極性。
25.根據條款16所述的器件，其中光電檢測器的p和n區的所述接觸插塞具有來自不同beol金屬水平的不同材料。
26.根據條款16所述的器件，其中所述電晶體的所述接觸插塞由包含以下各項中的至少一者的材料製成：鎢、鈦或氮化鈦。
27.根據條款16所述的器件，其中所述光電檢測器的所述接觸插塞由包含其包括以下各項中的至少一者的互連金屬的材料製成：銅或鋁。
28.根據條款16所述的器件，其中所述光電檢測器包括具有高度摻雜的p型半導體區、高度摻雜的n型半導體區和位於所述p型和n型半導體區之間的本徵光敏半導體區p-i-n結構，
其中所述本徵光敏半導體區包含其包括具有第一介電常數的襯底半導體材料和具有第二介電常數的光敏材料的半導體材料的疊層，所述第二介電常數高於所述第一介電常數。
29.根據條款28所述的器件，其中在所述合併的本徵光敏半導體區中所述襯底半導體材料和其它半導體材料之間的厚度比值大於1比5。
30.根據條款16所述的器件，其進一步包含：
關於所述電晶體的尺寸的選擇數量的虛擬填充形狀，其中關於所述電晶體的所述尺寸的所述虛擬填充形狀形成於與所述電晶體的相同高度處；以及
關於所述光電檢測器的尺寸的選擇數量的虛擬填充形狀，其中關於所述光電檢測器的所述尺寸的所述虛擬填充形狀形成於與所述光電檢測器的相同高度處。
31.根據條款16所述的器件，其中所述光電檢測器的光吸收材料的頂表面高於所述電晶體的金屬互連件的最低層的底表面。
32.根據條款16所述的器件，其中所述光電檢測器包括帶有具有側壁未對準的物理結構的光吸收區，其由使基本上相同材料生長的兩種或更多種單獨的材料形成工藝產生。
33.根據條款16所述的器件，其中所述光電檢測器包括用於降低所述光電檢測器的光吸收區的厚度的反射鏡結構。
34.一種半導體器件，其包含：
半導體襯底；
在所述半導體襯底上形成的電晶體；
在所述半導體襯底上形成的光電檢測器；以及
所述光電檢測器的接觸插塞，
其中所述光電檢測器的所述接觸插塞的至少一部分與所述電晶體的第一互連層在相同水平面。
(c)對於所述多個吸收層方法：
1.一種用於在相同半導體襯底上製造光電檢測器和電晶體的方法，所述方法包含：
(1)在半導體襯底上，在其中將形成所述光電檢測器的區域上方外延地生長所述光電檢測器的光吸收材料的第一層；
(2)在所述生長所述光吸收材料的第一層之後，形成用於所述電晶體的金屬接觸插塞的至少一層；以及
(3)在所述形成金屬接觸插塞的至少一層之後，形成所述光電檢測器的光吸收材料的第二層，其中所述光吸收材料的第二層在所述光吸收材料的第一層頂上形成，使得具有基本上相同材料的所述兩層的光吸收材料形成用於所述光電檢測器的單個光吸收區。
2.根據條款1所述的方法，其中在適合於所述光電檢測器的光吸收材料的溫度下執行所述外延地生長所述光吸收材料的第一層以在異質表面上外延地生長。
3.根據條款1所述的方法，其中在適合於所述光電檢測器的光吸收材料的溫度下執行所述形成所述光吸收材料的第二層以在同質表面上外延地生長。
4.根據條款1所述的方法，其中在低於所述外延地生長所述光吸收材料的第一層的溫度下執行所述形成所述光吸收材料的第二層。
5.根據條款1所述的方法，其中在低於所述電晶體的所述形成的金屬接觸插塞的容限溫度的溫度下執行所述形成所述光吸收材料的第二層。
6.根據條款1所述的方法，其中在高於所述電晶體的所述形成的金屬接觸插塞的容限溫度的溫度下執行所述外延地生長所述光吸收材料的第一層。
7.根據條款1所述的方法，其中所述外延生長所述光吸收材料的第一層包含：
在高於所述電晶體的所述形成的金屬接觸插塞的容限溫度的溫度下執行表面清潔處理。
8.根據條款1所述的方法，其中所述光吸收材料的第二層的頂表面高於所述電晶體的金屬互連件的最低層的底表面。
9.根據條款1所述的方法，其中所述形成所述光吸收材料的第二層包含：
去除在來自前述工藝的所述光電檢測器上方沉積的材料以暴露所述光吸收材料的第一層。
10.根據條款9所述的方法，其中所述形成所述光吸收材料的第二層包含：
在所述光吸收材料的第一層頂上外延地生長所述光吸收材料的第二層，至少直至所述單個光吸收區的高度高於所述電晶體的所述金屬接觸插塞的至少一層。
11.根據條款1所述的方法，其中通過使用單獨的光刻工藝形成所述光吸收材料的第一層和第二層。
12.根據條款11所述的方法，其中所述單獨的光刻工藝在構成所述單個光吸收區的結構上保持側壁未對準。
13.根據條款1所述的方法，其進一步包含：
在開口內所述形成的所述光吸收材料的第二層之前，在所述開口的側壁上形成鈍化間隔物以鈍化所述光吸收材料的第二層從而降低器件暗電流。
14.根據條款1所述的方法，其進一步包含：
在所述光吸收材料的第一層或第二層上生長具有襯底材料的鈍化層；以及
定向地蝕刻所述鈍化層以在所述光吸收材料的第一層或第二層上形成鈍化間隔物。
15.一種器件，其包含：
半導體襯底；
在所述半導體襯底上形成的半導體電晶體；以及
在所述半導體襯底上形成的半導體光電檢測器，
其中所述半導體光電檢測器的光吸收材料的頂表面高於所述半導體電晶體的金屬互連件的最低層的底表面。
16.根據條款15所述的器件，其進一步包含：
在所述光吸收材料的第一層或第二層上的鈍化間隔物。
17.根據條款15所述的器件，其進一步包含在所述半導體光電檢測器的側壁上的鈍化間隔物，其中所述鈍化間隔物降低器件暗電流。
18.根據條款15所述的器件，其進一步包含：
所述電晶體的接觸插塞，其中所述電晶體的所述接觸插塞由在中間段工藝(mol)製造階段期間形成的耐火材料製成；以及
所述光電檢測器的接觸插塞，其中所述光電檢測器的所述接觸插塞完全由來自在後段工藝(beol)製造階段期間形成的金屬互連層的非耐火材料製成，而無來自所述mol製造階段的所述耐火材料中的任一種。
19.根據條款15所述的器件，其中所述光電檢測器包括具有高度摻雜的p型半導體區、高度摻雜的n型半導體區和位於所述p型和n型半導體區之間的本徵光敏半導體區的p-i-n結構，
其中所述本徵光敏半導體區包含半導體材料的疊層，其包括具有第一介電常數的襯底半導體材料和具有第二介電常數的光敏材料，所述第二介電常數高於所述第一介電常數。
20.根據條款19所述的器件，其中在所述合併的本徵光敏半導體區中所述襯底半導體材料和其它半導體材料之間的厚度比值大於1比5。
21.根據條款15所述的器件，其進一步包含：
關於所述電晶體的尺寸的選擇數量的虛擬填充形狀，其中關於所述電晶體的所述尺寸的所述虛擬填充形狀形成於與所述電晶體的相同高度處；以及
關於所述光電檢測器的尺寸的選擇數量的虛擬填充形狀，其中關於所述光電檢測器的所述尺寸的所述虛擬填充形狀形成於與所述光電檢測器的相同高度處。
22.根據條款15所述的器件，其中所述光電檢測器包括用於降低所述光吸收區的厚度的反射鏡結構。
23.一種器件，其包含：
半導體襯底；
在所述半導體襯底上形成的半導體電晶體；以及
在所述半導體襯底上形成的半導體光電檢測器，
其中所述半導體光電檢測器包括帶有具有側壁未對準的物理結構的光吸收區，所述側壁未對準為使基本上相同材料生長的兩種或更多種單獨的材料形成工藝的表現。
24.根據條款23所述的器件，其中所述電晶體或所述光電檢測器的至少一組金屬接觸插塞在所述兩種或更多種單獨的材料形成工藝之間形成。
25.根據條款24所述的器件，其中所述兩種或更多種單獨的形成工藝中的至少一種在中間段工藝(mol)製造階段期間或在其之後執行。
26.根據條款23所述的器件，其中所述基本上相同材料是用於所述半導體光電檢測器的所述光吸收區的光吸收材料。
27.根據條款23所述的器件，其中所述基本上相同材料包括鍺。
28.根據條款23所述的器件，其進一步包含：
在所述光吸收區上用於降低器件暗電流的鈍化間隔物，其中所述鈍化間隔物的材料包括非晶形si、多晶si、氮化物、高k電介質、二氧化矽(sio2)或其任何組合。
29.根據條款23所述的器件，其進一步包含：
所述電晶體的接觸插塞，其中所述電晶體的所述接觸插塞由在中間段工藝(mol)製造階段期間形成的耐火材料製成；以及
所述光電檢測器的接觸插塞，其中所述光電檢測器的所述接觸插塞完全由來自在後段工藝(beol)製造階段期間形成的金屬互連層的非耐火材料製成，而無來自所述mol製造階段的所述耐火材料中的任一種。
30.根據條款23所述的器件，其中所述光電檢測器包括具有高度摻雜的p型半導體區、高度摻雜的n型半導體區和位於所述p型和n型半導體區之間的本徵光敏半導體區的p-i-n結構，
其中所述本徵光敏半導體區包含半導體材料的疊層，其包括具有第一介電常數的襯底半導體材料和具有第二介電常數的光敏材料，所述第二介電常數高於所述第一介電常數。
31.根據權利要求30所述的器件，其中在所述合併的本徵光敏半導體區中所述襯底半導體材料和其它半導體材料之間的厚度比值大於1比5。
32.根據條款23所述的器件，其進一步包含：
關於所述電晶體的尺寸的選擇數量的虛擬填充形狀，其中關於所述電晶體的所述尺寸的所述虛擬填充形狀形成於與所述電晶體的相同高度處；以及
關於所述光電檢測器的尺寸的選擇數量的虛擬填充形狀，其中關於所述光電檢測器的所述尺寸的所述虛擬填充形狀形成於與所述光電檢測器的相同高度處。
33.根據條款23所述的器件，其中所述光電檢測器包括用於降低所述光吸收區的厚度的反射鏡結構。