一種高雪崩耐量的屏蔽柵功率電晶體及其製備方法與流程
2023-05-26 17:46:47
本發明主要涉及功率半導體器件技術領域，具體涉及高雪崩耐量的屏蔽柵功率半導體電晶體及其製備方法，該電晶體特別適用於電機驅動系統。
背景技術：
屏蔽柵(Split-Gate Trench，SGT)功率半導體電晶體主要應用於電機驅動系統，如無人機、小型電動車、平衡車等。該類型器件通過採用縱向場板結構，極大的降低了器件的導通電阻，提高了器件的功率密度。在電機驅動系統中，屏蔽柵功率半導體電晶體的工作電流可以達到數十安培甚至上百安培，線路中的寄生電感會儲存有較大的能量，這部分能量會通過功率半導體電晶體進行洩放，使功率半導體電晶體處於雪崩擊穿狀態，這個過程中空穴電流流經重摻雜N+源極下方的P型體區區域，極易導致功率半導體電晶體的寄生三極體開啟，致使器件失效，在高功率密度的屏蔽柵功率半導體電晶體器件中更是如此。因此，屏蔽柵功率半導體電晶體的雪崩耐量能力是其設計的關鍵參數之一。本發明提出一種能夠改變空穴電流路徑、抑制了寄生三極體開啟的高雪崩耐量屏蔽柵功率半導體電晶體及其製備方法。本發明除提高功率半導體電晶體雪崩耐量能力以外，並不犧牲功率半導體電晶體的擊穿電壓，導通電阻等電學特性。
技術實現要素：
本發明針對上述不足，提供一種高雪崩耐量的屏蔽柵功率電晶體及其製備方法。
本發明提供如下結構技術方案：
一種高雪崩耐量的屏蔽柵功率半導體電晶體，包括：重摻雜N+型襯底，在重摻雜N+型襯底上設有輕摻雜N-型外延層，在輕摻雜N-型外延層的表面下方設有P型摻雜體區，在P型摻雜體區上設有溝槽，所述溝槽穿過P型摻雜體區並進入輕摻雜N-型外延層，在溝槽內壁上設有一層場氧化層，在場氧化層內填充有N型源極多晶矽，在場氧化層的外圍設有重摻雜N+源極，所述重摻雜N+源極位於P型摻雜體區內並位於P型摻雜體區的表面，在重摻雜N+源極及P型摻雜體區上連接有源極金屬，其特徵在於，在重摻雜N+源極與氧化層之間設有由部分P型摻雜體區構成的P型半導體接觸區；在輕摻雜N-型外延層的表面上方設有柵極多晶矽，所述柵極多晶矽的一個邊界位於重摻雜N+源極的上方，並且，所述柵極多晶矽被柵極氧化層包裹；所述N型源極多晶矽與源極金屬連接。
本發明提供如下方法技術方案：
一種高雪崩耐量屏蔽柵功率半導體電晶體的製備方法：
第一步：首先選取重摻雜N+型矽材料作為襯底，並外延生長輕摻雜N-型外延層；
第二步：在輕摻雜N-型外延層表面普注磷雜質；利用一塊掩膜版在輕摻雜N-型外延層表面選擇性注入P型雜質，並進行退火，分別形成N型摻雜JFET區域及P型摻雜體區；
第三步：利用另一塊掩膜版在輕摻雜N-型外延層選擇刻蝕出溝槽；
第四步：在溝槽內壁生長形成場氧化層，場氧化層的內腔呈上大下小的階梯狀；
第五步：在已生長好的場氧化層的內腔澱積N型源極多晶矽，N型源極多晶矽充滿場氧化層的內腔，且N型源極多晶矽的表面與輕摻雜N-外延層的表明齊平；
第六步：在輕摻雜N-型外延層表面生長氧化層，在已生長的氧化層表面澱積多晶矽，利用一塊掩膜版，依次選擇性刻蝕出柵極多晶矽及柵氧化層的形貌；
第七步：利用另一塊掩膜版，沿輕摻雜N-外延層形成的表面金屬-氧化物-矽結構的邊緣靠近P型摻雜體區的一側，選擇注入高濃度砷雜質，並退火形成重摻雜N+源極區域；
第八步：在第七步基礎上，澱積氧化層，並利用另一塊掩膜版，選擇性刻蝕出柵氧化層的最終形貌；
第九步：利用一塊掩膜版，選擇型注入高濃度硼雜質，並退火形成P型半導體接觸區；
第十步：在器件表面澱積金屬鋁，作為源極金屬，且源極金屬與輕摻雜N-外延層表面形成良好的歐姆接觸。
與現有技術相比，本發明具有如下優點：
1、本發明利用深溝槽內階梯狀場氧化層5的厚度變化，通過改變非箝位感性開關狀態下導致器件擊穿所產生的空穴電流的密度分布，使得因雪崩擊穿產生的空穴電流延深溝槽內階梯狀場氧化層5的側壁流向源極金屬10，避免流經重摻雜N+源極9的下方，起到了抑制寄生三極體開啟的作用。在傳統屏蔽柵功率半導體電晶體結構中，採用的是溝槽柵，重摻雜N+源極9在半導體材料表面，並且緊貼柵極氧化層。在非箝位感性開關引起的器件擊穿狀態下，延深溝槽氧化層側壁流向源極金屬的空穴電流首先流經重摻雜N+源極的下方，極易導致寄生三極體開啟，致使器件失效。為達到使因雪崩擊穿產生的空穴電流延深溝槽階梯狀氧化層5的側壁直接流向源極金屬10，避免流經重摻雜N+源極9的目的，本發明對傳統屏蔽柵功率半導體電晶體結構做了以下改進：(1)、將傳統屏蔽柵功率半導體電晶體結構中的柵極多晶矽8設置於半導體材料表面；(2)、將傳統屏蔽柵功率半導體電晶體結構中厚度一致的深溝槽場氧化層製作成階梯狀深溝槽場氧化層，並在氧化層內腔填滿N型源極多晶矽6；(3)、調整重摻雜N+源極9的水平相對位置，將重摻雜N+源極9設置於距離深溝槽階梯狀場氧化層5的側壁有一定距離的半導體材料表面的位置。採用這種結構的屏蔽柵功率半導體電晶體器件在雪崩擊穿狀態下，其階梯狀N型源極多晶矽6，階梯形場氧化層5，P型體區4構成MOS結構。由於P型體區4附近的階梯狀場氧化層5的厚度很薄，在雪崩擊穿狀態下，P型體區4靠近薄場氧化層5的區域在MOS結構作用下形成帶有正電荷的強空穴積累層；輕摻雜N-外延層2靠近厚場氧化層5的區域在MOS結構作用下形成帶有正電荷的空穴反型層，為由雪崩擊穿產生的空穴提供了延階梯狀場氧化層5側壁流動的空穴電流通路，尤其是在P型體區中，空穴電流通路能夠緊貼場氧化層5側壁。。將重摻雜N+源極9設置於距離深溝槽階梯狀氧化層5的側壁具有一定距離的半導體材料表面的位置，使得上述空穴電流通路能夠引導因雪崩擊穿產生的空穴直接流向源極金屬10，避免因雪崩擊穿產生的空穴電流經過重摻雜N+源極9下方而流向源極金屬10，從而避免了因寄生三極體開啟而導致的器件失效，提高了器件的雪崩耐量能力27％以上。
2、本發明在輕摻雜N-外延層2表面，相鄰P型摻雜體區4之間設有N型摻雜JFET區域3，提高了該區域N型雜質濃度，降低了該區域的電阻率，改善了因上述優點1中描述的結構改變帶來的屏蔽柵功率半導體電晶體導通電阻增大的隱患，使得本發明結構的導通電阻與傳統屏蔽柵功率半導體電晶體的導通電阻相比幾乎不變。
3、本發明器件製備工藝集成了傳統表面金屬-氧化物-半導體型場效應電晶體結構的表面柵極工藝、深溝槽蝕刻工藝、深溝槽內部氧化層生長，深溝槽多晶矽填充等成熟工藝技術，可行性高。
附圖說明
圖1所示為本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體的器件剖面結構圖；
圖2所示為傳統屏蔽柵功率半導體電晶體的器件剖面結構圖；
圖3所示為本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體與傳統屏蔽柵功率半導體電晶體的擊穿電壓特性曲線對比圖；
圖4所示為本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體與傳統屏蔽柵功率半導體電晶體導通時的電流-電壓特性曲線對比圖；
圖5所示為非箝位感性開關測試電路圖；
圖6所示為本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體與傳統屏蔽柵功率半導體電晶體在非箝位感性開關測試時電壓-時間與電流-時間特性曲線對比圖；
圖7所示為本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體在反向偏壓時，P型摻雜體區延氧化層側壁的空穴積累層和輕摻雜N-型外延層延氧化層側壁的空穴反型層示意圖；
圖8所示為傳統屏蔽柵功率半導體電晶體在雪崩擊穿狀態下的空穴電流的路徑；
圖9所示為本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體在雪崩擊穿狀態下的空穴電流的路徑；
圖10-圖19所示為本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體結構製備方法的工藝流程圖。
具體實施方式
本發明利用深溝槽內階梯狀場氧化層5的厚度變化，通過改變非箝位感性開關狀態下導致器件擊穿所產生的空穴電流的密度分布，使得因雪崩擊穿產生的空穴電流延深溝槽內階梯狀場氧化層5的側壁流向源極金屬10，避免流經重摻雜N+源極9的下方，起到了抑制寄生三極體開啟的作用，從而增大了屏蔽柵功率半導體器件的雪崩耐量。本發明在輕摻雜N-外延層2表面，相鄰P型摻雜體區4之間設有N型摻雜JFET區域3，提高了該區域N型雜質濃度，降低了該區域的電阻率，改善了因結構改變帶來的屏蔽柵功率半導體電晶體導通電阻增大的隱患，使得本發明結構的導通電阻與傳統屏蔽柵功率半導體電晶體的導通電阻相比幾乎不變。本發明器件結構設計工藝集成了傳統表面金屬-氧化物-半導體型場效應電晶體結構的表面柵極工藝、深溝槽蝕刻工藝、深溝槽內部氧化層生長，深溝槽多晶矽填充等成熟工藝技術，可行性高。
實施例1
下面結合圖1，對本發明做詳細說明，一種高雪崩耐量的屏蔽柵功率半導體電晶體，包括：重摻雜N+型襯底1，在重摻雜N+型襯底1上設有輕摻雜N-型外延層2，在輕摻雜N-型外延層2的表面下方設有P型摻雜體區4，在P型摻雜體區4上設有溝槽，所述溝槽穿過P型摻雜體區4並進入輕摻雜N-型外延層2，在溝槽內壁上設有一層場氧化層5，在場氧化層5內填充有N型源極多晶矽6，在場氧化層5的外圍設有重摻雜N+源極9，所述重摻雜N+源極9位於P型摻雜體區4內並位於P型摻雜體區4的表面，在重摻雜N+源極9及P型摻雜體區4上連接有源極金屬10，其特徵在於，在重摻雜N+源極9與氧化層5之間設有由部分P型摻雜體區構成的P型半導體接觸區11；在輕摻雜N-型外延層2的表面上方設有柵極多晶矽8，所述柵極多晶矽8的一個邊界位於重摻雜N+源極9的上方，並且，所述柵極多晶矽8被柵極氧化層7包裹；所述N型源極多晶矽6與源極金屬10連接。
在本實施例中，N型源極多晶矽6呈階梯狀且位於P型摻雜體區4內的一端為大頭端，N型源極多晶矽6大頭端深度大於P型摻雜體區4的深度；在輕摻雜N-型外延層2的表面下方設有N型摻雜區域3，且所述P型摻雜體區4位於所述N型摻雜區域3內；P型摻雜體區4的表面與源極金屬10為良好的歐姆接觸。
實施例2
下面結合圖10～圖19，對本發明做詳細說明，一種權利要求1所述高雪崩耐量屏蔽柵功率半導體電晶體的製備方法，其特徵在於：
第一步：首先選取重摻雜N+型矽材料1作為襯底，並外延生長輕摻雜N-型外延層2；
第二步：在輕摻雜N-型外延層2表面普注磷雜質；利用一塊掩膜版在輕摻雜N-型外延層2表面選擇性注入P型雜質，並進行退火，分別形成N型摻雜JFET區域3及P型摻雜體區4；
第三步：利用另一塊掩膜版在輕摻雜N-型外延層2選擇刻蝕出溝槽；
第四步：在溝槽內壁生長形成場氧化層5，場氧化層5的內腔呈上大下小的階梯狀；
第五步：在已生長好的場氧化層5的內腔澱積N型源極多晶矽6，N型源極多晶矽6充滿場氧化層5的內腔，且N型源極多晶矽6的表面與輕摻雜N-外延層2的表明齊平；
第六步：在輕摻雜N-型外延層2表面生長氧化層，在已生長的氧化層表面澱積多晶矽，利用一塊掩膜版，依次選擇性刻蝕出柵極多晶矽8及柵氧化層7的形貌；
第七步：利用另一塊掩膜版，沿輕摻雜N-外延層2形成的表面金屬-氧化物-矽結構的邊緣靠近P型摻雜體區4的一側，選擇注入高濃度砷雜質，並退火形成重摻雜N+源極9區域；
第八步：在第七步基礎上，澱積氧化層，並利用另一塊掩膜版，選擇性刻蝕出柵氧化層7的最終形貌；
第九步：利用一塊掩膜版，選擇型注入高濃度硼雜質，並退火形成P型半導體接觸區11；
第十步：在器件表面澱積金屬鋁，作為源極金屬10，且源極金屬10與輕摻雜N-外延層2表面形成良好的歐姆接觸。
在本實施例中，第二步中普注的磷雜質的濃度為1E17～1.5E17cm-3；第七步中選擇注入的高濃度砷雜質的濃度為1E18～6E19cm-3；第九步中選擇注入的高濃度硼雜質的濃度為1E19～5E19cm-3。
下面結合附圖對本發明進行進一步說明。
本發明的工作原理：
導通原理：
柵極接高電位，漏極接高電位，源極接低電位，電子溝道開啟，在漏極高電位的作用下，形成從源極流向漏極的電子電流。
正向關斷：
柵極接低電位，漏極接高電位，源極接低電位，P型摻雜體區保持低電位，溝道關斷，P型摻雜體區與其下方的輕摻雜N-型外延層形成耗盡區，承受反向電壓。
非箝位感性開關測試與雪崩耐量：
被測電晶體柵極與柵極電阻Rg一端連接，柵極電阻Rg另一端與脈衝信號源連接；被測電晶體漏極與電感一端連接，電感另一端與電源VDD陽極連接，電源陰極與被測電晶體源極連接；被測電晶體源極與電源陰極連接後與零電位「地」相連接。單電壓脈衝作用在柵極，使被測電晶體開啟，漏源電流緩慢升高；柵脈衝結束時被測電晶體關斷；由於電感電流不能突變，電感電流通過被測電晶體瀉放能量，從而使被測電晶體兩端電壓突變至擊穿電壓，直至電感電流降至零，完成電感能量瀉放。雪崩耐量即為從器件關斷至電感電流降為零這一過程中，被測電晶體所耗散的能量。
為了驗證本發明結構的優勢，本專利對器件結構進行了流片及測試驗證，如圖3～圖6所示。在對器件結構進行了實測後，本專利通過半導體器件仿真軟體Sentaurus TCAD對結構進行了對比仿真，如圖7～圖8所示。圖3所示為本發明提出的一種高雪崩耐量的屏蔽柵功率半導體電晶體與傳統屏蔽柵功率半導體電晶體擊穿電壓特性曲線對比圖，從圖中可以看出，本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體比傳統屏蔽柵功率半導體電晶體在相同條件下擊穿電壓有所增加；圖4所示為本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體與傳統屏蔽柵功率半導體電晶體在導通時的I-V特性曲線對比圖，從圖中可以看出本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體與傳統屏蔽柵功率半導體電晶體在相同電流條件下導通壓降幾乎一樣，即導通電阻幾乎不變；圖5所示為非箝位感性開關測試電路圖，是器件雪崩耐量的測試方法；圖6所示為本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體與傳統屏蔽柵功率半導體電晶體的非箝位感性開關測試時電壓-時間與電流-時間特性曲線對比圖，對於相同的電感充電時間，本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體能夠耗散掉電感儲存的能量，最終漏極-源極電壓降低至VDD，流過漏極-源極的電流降低至零；而傳統屏蔽柵功率半導體電晶體在漏極-源極電壓降低至零之前，電流開始上升，器件已經失效。圖7所示為本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體在雪崩擊穿狀態下，由溝槽內源極多晶矽，階梯狀場氧化層，矽形成的金屬-氧化物-半導體結構。由於源極多晶矽的作用，P型體區延深溝槽場氧化層側壁表面形成了積累層；輕摻雜N-型外延層延深溝槽氧化層側壁表面形成了反型層，為空穴電流提供了導電通路。使得由於雪崩擊穿產生空穴電流延溝槽階梯狀氧化層側壁流向源極金屬，而不會流經重摻雜N+源極下方，避免了因寄生三極體開啟導致的器件失效，從而增大了屏蔽柵功率半導體器件的雪崩耐量。
圖8，圖9所示為本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體和傳統屏蔽柵功率半導體電晶體在雪崩擊穿狀態下的空穴電流路徑圖。由圖中可以看出，本發明提出的高雪崩耐量屏蔽柵功率半導體電晶體，電流路徑不經過N+源極下方，很好的抑制了寄生三極體的開啟，器件雪崩耐量較高；而傳統屏蔽柵功率半導體電晶體電流路徑經過重摻雜N+源極下方，較易引起寄生三極體開啟，致使器件失效。