用於集成電路的電容結構的製作方法
2023-06-09 16:22:51
專利名稱：用於集成電路的電容結構的製作方法
技術領域：
本發明涉及一種用於集成電路的電容結構，特別是有關於一種可改善電容不匹配(mismatch)的側向電容結構。
背景技術：
許多數字及模擬部件及電路已成功地運用於半導體集成電路。上述部件包含了無源元件，例如電阻、電容或電感等。典型的半導體集成電路包含一矽襯底。一層以上的介電層設置於襯底上，且一層以上的金屬層設置於介電層中。這些金屬層可通過現行的半導體工藝技術而形成晶片內建部件，例如晶片內建金屬-絕緣-金屬電容元件(on-chip metal-insulator-metal(MIM)capacitor)。
典型的金屬-絕緣-金屬(MIM)電容元件包括兩導電平板，其一導電平板位於另一平板上方且相互平行，以及一介電材料層，其介於兩導電平板之間。此電容結構的缺點在於其需要較大的晶片使用面積。再者，需要額外的微影及蝕刻工藝來製作上導電平板，導致製造成本的增加。
為了降低MIM電容元件所需的晶片使用面積，一種方法就是採用多個平行叉合(interdigitated)的導線作為電容電極，其間具有介電材料作為電容介電層。上述的電容結構形成多個直向(vertical)及側向MIM電容元件而使得單位面積具有較高的電容值。圖1繪示出現有用於集成電路的叉合式電容結構。電容結構包括設置於一半導體襯底100的一介電層102。一導線圖案嵌入於介電層102的一第一層位(level)，其包括多個平行且以一既定距離分隔的金屬線105。相鄰的金屬線105具有不同的極性，如標號」+」及」-」所示。另一導線圖案嵌入於介電層102的一低於第一層位的第二層位，其包括多個平行且以該既定距離分隔的金屬線103。金屬線103大體對準金屬線105，且與其所對準的金屬線105具有不同的極性，如標號」+」及」-」所示。相鄰的金屬線105或103形成側向電容，而金屬線105及對應的金屬線103擇行成直向電容。
作為電容電極的金屬線103及105通常以鑲嵌法製作之。在形成金屬線103及105或進行介電層102的平坦化期間，介電層102因受到化學機械拋光(chemical mechanical polishing，CMP)影響而引發碟化效應。如此一來，嵌於不平坦的介電層102的金屬線103及105會使MIM電容元件之間的不匹配更為嚴重，降低集成電路的效能。
發明內容
有鑑於此，本發明提供一種用於集成電路的電容結構，通過增加電容電極表面積以及機械強度，以改善電容不匹配進而改善集成電路的效能。
根據上述的目的，本發明提供一種用於集成電路的電容結構。此電容結構包括一介電層以及第一、第二、及第三導線。介電層設置於一襯底上。第一導線嵌入於介電層的一第一層位。第二及第三導線嵌入於介電層的一低於第一層位的第二層位，且以一距離分隔兩導線。第二導線在襯底上的一投影完全被第一導線所覆蓋，而第三導線在襯底上的一投影局部被第一導線所覆蓋。第二導線通過至少一導電插塞電連接至第一導線，且第二導線與第三導線具有不同的極性，該第一、該第二、及該第三導線分別具有第一、第二、第三線寬，且該第一線寬大體為該第二及該第三線寬的總和。
又根據上述的目的，本發明提供一種用於集成電路的電容結構。此電容結構包括一介電層以及第一及第二導線圖案。介電層設置於一襯底上。第一導線圖案嵌入於介電層的一第一層位，包括多個平行且以一第一距離分隔的第一導線，且相鄰的第一導線具有不同的極性。第二導線圖案嵌入於介電層的一低於第一層位的第二層位，包括多個平行且以第一距離分隔的第二導線。第二導線圖案沿一方向相對第一導線圖案位移一第二距離，且第一導線通過至少一導電插塞電連接至沿該方向相對位移第二距離的第二導線。
在上述電容結構中，由於使用相對位移的導線圖案以及提供導線之間支撐的導電插塞，故可改善電容元件之間的不匹配。再者，使用導電插塞電連接位於不同層位的導線，可增加電容電極的表面積，以進一步改善電容元件之間的不匹配而提升集成電路的效能。
圖1繪示出現有用於集成電路的叉合式電容結構；
圖2A繪示出根據本發明實施例的兩並列的電容結構單元剖面示意圖；圖2B繪示出由圖2A電容結構單元所構成的多重電容結構剖面示意圖；圖3A繪示出根據本發明一實施例的兩堆疊的電容結構單元剖面示意圖；圖3B繪示出由圖3A堆疊的電容結構單元所構成的多重電容結構剖面示意圖；圖4A繪示出根據本發明另一實施例的兩堆疊的電容結構單元剖面示意圖；圖4B繪示出由圖4A堆疊的電容結構單元所構成的多重電容結構剖面示意圖；圖5A繪示出根據本發明另一實施例的兩堆疊的電容結構單元剖面示意圖；圖5B繪示出由圖5A堆疊的電容結構單元所構成的多重電容結構剖面示意圖。
附圖標記說明現有100～襯底；102～介電層；103、105～金屬線。
本發明10、20、30、40～導線圖案；200～襯底；202、204、206、208～介電層；203、205、211、211』、219、219』～導線；203a、211a』、219a～第一導線部；203b、211b』、219b～第二導線部；207、213、213』、217、217』～導電插塞；C1、C2、C3～電容；d1、d2～既定距離；W、W1、W2～線寬。
具體實施例方式
本發明涉及一種改良的電容結構，適用於不同的集成電路設計，例如混合信號電路、射頻電路、及模擬電路。以下配合圖2A及2B說明本發明實施例的用於集成電路的電容結構，其中圖2A繪示出根據本發明實施例的兩並列(side by side)的電容結構單元剖面示意圖，而圖2B繪示出由圖2A電容結構單元所構成的多重電容結構剖面示意圖。請參照圖2A，電容結構單元包括一介電層以及嵌入其中的導線203及205。介電層可為設置於一襯底200上的金屬層間介電(intermetal dielectric，IMD)層。襯底200可為一矽襯底或其它半導體襯底，其可包括不同的元件，諸如電晶體、電阻或其它所常用的半導體元件。為了簡化圖式，此處僅繪示出一平整襯底。介電層可為單一層或多層結構。在本實施例中，介電層包括介電層202及位於其上方的介電層204。再者，介電層202及204可由相同或不同的材料所構成，例如可由氧化矽或氮化矽所構成。
導線205嵌入於介電層的一第一層位，而導線203嵌入於介電層的一低於第一層位的第二層位。舉例而言，導線205嵌入於介電層204，而導線203嵌入於介電層202。導線203包括一第一導線部203a及一第二導線部203b。在本實施例的兩並列的電容結構單元中，同一電容結構單元中的第一導線部203a以一既定距離d1(線距)與第二導線部203b分隔，且具有不同的極性，如標號」+」及」-」所示。而不同電容結構單元中的第一導線部203a側向接觸第二導線部203b，且具有相同的極性。再者，兩並列的電容結構單元中的導線205則以該既定距離d1而彼此分隔。
第一導線部203a在襯底200上的一投影完全被導線205所覆蓋，而第二導線部203b在襯底200上的一投影局部被導線205所覆蓋。再者，至少一導電插塞207設置於導線205與第一導線部203a之間，以電連接導線205與第一導線部203a。導線203及205具有大體相同的線寬W，而第一及第二導線部203a及203b則分別具有線寬W1及W2。亦即，W＝W1+W2。再者，導線203及205可由銅金屬、鋁金屬或其合金所構成。
上述電容結構單元可沿一水平方向重複排列而構成一多重MIM電容結構，如圖2B所示。此多重電容結構包括由多個平行且以既定距離d1分隔的導線205所構成的導線圖案10以及由多個平行且以既定距離d1分隔的導線203所構成的導線圖案20。相鄰的導線205具有不同的極性。再者，導線圖案20沿一既定方向相對導線圖案10位移一既定距離d2，其中既定距離d2大於導線203或205的線距d1而小於導線203或205的線寬W(即，d1＜d2＜W)導線205通過導電插塞207電連接至沿該既定方向相對位移該既定距離d2的導線203，使相鄰的導線203同樣具有不同的極性。
在本實施例的電容結構中，由於相對位移的導線圖案10及20以及提供導線203及205之間支撐的導電插塞207可增加電容結構的機械強度，故可改善CMP工藝所引發的碟化效應，進而改善電容元件之間的不匹配。再者，使用導電插塞207電連接導線205及203可增加電容電極的表面積，以進一步改善電容元件之間的不匹配而提升集成電路的效能。另外，相較於現有不具有導電插塞的電容結構，本發明的電容結構可額外增加三個電容。一為導電插塞207之間所構成的電容C1。二為導線205與導電插塞207之間所構成的電容C2。三為導線203與導電插塞207之間所構成的電容C3，如圖2A所示。
圖3A繪示出根據本發明另一實施例的兩堆疊的電容結構單元剖面示意圖，而圖3B繪示出由圖3A堆疊的電容結構單元所構成的多重電容結構剖面示意圖，其中相同於圖2A及2B的部件使用相同的標號，並省略其說明。請參照圖3A，襯底200上的介電層更包括依序位於介電層202下方的介電層206及208。導線211嵌入於介電層206中而第一導線部219a及第二導線部219b嵌入於介電層208中，使導線211位於一低於第二層位的第三層位，而第一導線部219a及第二導線部219b位於一低於第三層位的第四層位。導線211大體對準導線205且通過設置於介電層202的至少一導電插塞213而電連接至導線203的第一導線部203a。第一導線部219a及第二導線部219b分別大體對準於導線203的第一導線部203a及第二導線部203b。亦即，第一導線部219a以該既定距離d1與第二導線部219b分隔。
第一導線部219a在襯底200上的一投影完全被導線211所覆蓋，而第二導線部219b在襯底200上的一投影局部被導線211所覆蓋，且第一及第二導線部219a及219b具有不同的極性，如標號」+」及」-」所示。再者，至少一導電插塞217設置於導線211與第一導線部219a之間，以電連接導線211與第一導線部219a，其中導電插塞213及217大體對準於導電插塞207。導線211及205具有大體相同的線寬W，而第一及第二導線部219a及219b則分別具有線寬W1及W2。再者，導線211與第一及第二導線部219a及219b可由銅金屬、鋁金屬或其合金所構成。
上述堆疊的電容結構單元可沿一水平方向重複排列而構成一多重MIM電容結構，如圖3B所示。不同於圖2B所示的多重電容結構之處在於此多重電容結構更包括位於第三層位的導線圖案30及位於第四層位的導線圖案40。導線圖案30包括多個平行且以既定距離d1分隔的導線211，而導線圖案40包括多個平行且以既定距離d1分隔的導線219(由第一導線部219a及與其側向接觸的第二導線部219b所構成)。同樣地，相鄰的導線211具有不同的極性。再者，導線圖案30大體對準導線圖案10，而導線圖案40沿該既定方向相對導線圖案30位移該既定距離d2。亦即，導線圖案40大體對準導線圖案20。在本實施例中，導線211通過導電插塞217電連接至沿該既定方向相對位移該既定距離d2的導線219，使相鄰的導線219同樣具有不同的極性。
圖4A繪示出根據本發明另一實施例的兩堆疊的電容結構單元剖面示意圖，而圖4B繪示出由圖4A堆疊的電容結構單元所構成的多重電容結構剖面示意圖，其中相同於圖3A及3B的部件使用相同的標號，並省略其說明。請參照圖4A，不同於圖3A的兩堆疊的電容結構單元之處在於導線211通過設置於介電層202的至少一導電插塞213』而電連接至導線203的第二導線部203b。同樣地，請參照圖4B，不同於圖3B的多重MIM電容結構之處在於導電插塞213』未對準於導電插塞207及217，使得每一導線205與對應的導線211具有不同的極性而每一導線203與對應的導線219亦具有不同的極性。
圖5A繪示出根據本發明另一實施例的兩堆疊的電容結構單元剖面示意圖，而圖5B繪示出由圖5A堆疊的電容結構單元所構成的多重電容結構剖面示意圖，其中相同於圖3A及3B的部件使用相同的標號，並省略其說明。請參照圖5A，導線219』嵌入於介電層208中而第一導線部211a』及第二導線部211b』嵌入於介電層206中，使第一導線部211a』及第二導線部211b』位於一低於第二層位的第三層位，而導線219』位於一低於第三層位的第四層位。導線219』大體對準導線205且通過設置於介電層206的至少一導電插塞217』而電連接至第二導線部211b』。第一導線部211a』及第二導線部211b』分別大體對準於導線203的第一導線部203a及第二導線部203b。亦即，第一導線部211a』以該既定距離d1與第二導線部211b』分隔。
第一導線部211a』與導線203的第一導線部203a具有不同的極性且第二導線部211b』與導線203的第二導線部203b具有不同的極性，如標號」+」及」-」所示。導線219』及205具有大體相同的線寬W，而第一及第二導線部211a』及211b』則分別具有線寬W1及W2。再者，導線219』與第一及第二導線部211a』及211b』可由銅金屬、鋁金屬或其合金所構成。
上述堆疊的電容結構單元可沿一水平方向重複排列而構成一多重MIM電容結構，如圖5B所示。不同於圖4B所示的多重電容結構之處在於導線圖案30包括多個平行且以距離d1分隔的導線211』(由第一導線部211a』及與其側向接觸的第二導線部211b』所構成)且大體對準導線圖案20，而導線圖案40包括多個平行且以距離d1分隔的導線219』且大體對準導線圖案10。再者，導線圖案20並未電連接至導線圖案30。同樣地，相鄰的導線211』具有不同的極性。相鄰的導線219』同樣具有不同的極性。另外，每一導線205與對應的導線219』具有相同的極性而每一導線203與對應的導線211』則具有不同的極性。
在上述各個實施例的電容結構中，由於使用相對位移的導線圖案以及提供導線之間支撐的導電插塞，故可改善電容元件之間的不匹配。再者，使用導電插塞電連接位於不同層位的導線，可增加電容電極的表面積，以進一步改善電容元件之間的不匹配而提升集成電路的效能。
雖然本發明已以優選實施例揭露如上，然其並非用以限定本發明，任何本領域內的普通技術人員，在不脫離本發明的精神和範圍內，當可作更動與潤飾，因此本發明的保護範圍當視所附的權利要求書所界定者為準。
權利要求
1.一種用於集成電路的電容結構，包括一介電層，設置於一襯底上；一第一導線，嵌入於該介電層的一第一層位；一第二導線，嵌入於該介電層的一低於該第一層位的第二層位，其在該襯底上的一投影完全被該第一導線所覆蓋；以及一第三導線，嵌入於該介電層的該第二層位而以一距離與該第二導線分隔，其在該襯底上的一投影局部被該第一導線所覆蓋；其中該第二導線通過至少一第一導電插塞電連接至該第一導線，且該第二導線與該第三導線具有不同的極性，該第一、該第二、及該第三導線分別具有第一、第二、第三線寬，且該第一線寬大體為該第二及該第三線寬的總和。
2.如權利要求1所述的用於集成電路的電容結構，更包括一第四導線，嵌入於該介電層的該第一層位且以該距離與該第一導線分隔；一第五導線，嵌入於該介電層的該第二層位且側向接觸該第三導線，其在該襯底上的一投影完全被該第四導線所覆蓋；以及一第六導線，嵌入於該介電層的該第二層位而以該距離與該第五導線分隔，其在該襯底上的一投影局部被該第四導線所覆蓋；其中該第五導線通過至少一第二導電插塞電連接至該第四導線，且該第五導線與該第六導線具有不同的極性，該第四、該第五、及該第六導線分別具有第四、第五、第六線寬，且分別相同於該第一、該第二、及該第三線寬。
3.如權利要求1所述的用於集成電路的電容結構，更包括一第四導線，嵌入於該介電層的一低於該第二層位的第三層位且大體對準該第一導線，其中該第四導線通過至少一第二導電插塞電連接至該第二導線；一第五導線，嵌入於該介電層的一低於該第三層位的第四層位，其在該襯底上的一投影完全被該第四導線所覆蓋；以及一第六導線，嵌入於該介電層的該第四層位而以該距離與該第五導線分隔，其在該襯底上的一投影局部被該第四導線所覆蓋；其中該第四導線通過至少一第三導電插塞電連接至該第五導線，且該第五導線與該第六導線具有不同的極性，該第二及該第三導電插塞大體對準該第一導電插塞，該第四、該第五、及該第六導線分別具有第四、第五、第六線寬，且分別相同於該第一、該第二、及該第三線寬。
4.如權利要求1所述的用於集成電路的電容結構，更包括一第四導線，嵌入於該介電層的一低於該第二層位的第三層位且大體對準該第一導線，其中該第四導線通過至少一第二導電插塞電連接至該第三導線；一第五導線，嵌入於該介電層的一低於該第三層位的第四層位，其在該襯底上的一投影完全被該第四導線所覆蓋；以及一第六導線，嵌入於該介電層的該第四層位而以該距離與該第五導線分隔，其在該襯底上的一投影局部被該第四導線所覆蓋；其中該第四導線通過至少一第三導電插塞電連接至該第五導線，且該第五導線與該第六導線具有不同的極性，該第四、該第五、及該第六導線分別具有第四、第五、第六線寬，且分別相同於該第一、該第二、及該第三線寬，該第三導電插塞大體對準該第一導電插塞。
5.如權利要求1所述的用於集成電路的電容結構，更包括一第四導線，嵌入於該介電層的一低於該第二層位的第三層位且大體對準該第二導線；一第五導線，嵌入於該介電層的該第三層位而以該距離與該第四導線分隔且大體對準該第三導線；以及一第六導線，嵌入於該介電層的一低於該第三層位的第四層位且大體對準該第一導線；其中該第六導線通過至少一第二導電插塞電連接至該第五導線，且該第五導線與該第四導線具有不同的極性，該第四、該第五、及該第六導線分別具有第四、第五、第六線寬，且分別相同於該第二、該第三、及該第一線寬，該第二導線與該第五導線具有相同的極性。
6.一種用於集成電路的電容結構，包括一介電層，設置於一襯底上；一第一導線圖案，嵌入於該介電層的一第一層位，包括多個平行且以一第一距離分隔的第一導線，且相鄰的該等第一導線具有不同的極性；以及一第二導線圖案，嵌入於該介電層的一低於該第一層位的第二層位，包括多個平行且以該第一距離分隔的第二導線；其中該第二導線圖案沿一方向相對該第一導線圖案位移一第二距離，且該第一導線通過至少一第一導電插塞電連接至沿該方向相對位移該第二距離的該第二導線。
7.如權利要求6所述的用於集成電路的電容結構，更包括一第三導線圖案，嵌入於該介電層的一低於該第二層位的第三層位且大體對準該第一導線圖案，包括多個平行且以該第一距離分隔的第三導線，其中該第三導線通過大體對準該第一導電插塞的至少一第二導電插塞電連接至該第二導線。
8.如權利要求6所述的用於集成電路的電容結構，更包括一第三導線圖案，嵌入於該介電層的一低於該第二層位的第三層位，包括多個平行且以該第一距離分隔的第三導線，其中該第三導線圖案沿該方向相對該第二導線圖案位移該第二距離，且該第二導線通過至少一第二導電插塞電連接至沿該方向相對位移該第二距離的該第三導線。
9.如權利要求6所述的用於集成電路的電容結構，更包括一第三導線圖案，嵌入於該介電層的一低於該第二層位的第三層位，包括多個平行且以一第一距離分隔的第三導線，且相鄰的該等第一導線具有不同的極性；以及一第四導線圖案，嵌入於該介電層的一低於該第三層位的第四層位，包括多個平行且以該第一距離分隔的第四導線；其中該第三導線圖案大體對準該第二導線圖案，且該第二導線圖案沿該方向相對該第三導線圖案位移該第二距離，該第三導線通過至少一第二導電插塞電連接至沿該方向相對位移該第二距離的該第四導線，該第二導線及與其大體對準的該第三導線具有不同的極性。
10.如權利要求6所述的用於集成電路的電容結構，其中該第一導線圖案及該第二導線圖案具有大體相同的線寬，且該第二距離小於該線寬而大於該第一距離。
全文摘要
本發明揭示一種用於集成電路的電容結構。此電容結構包括一介電層以及第一、第二、及第三導線。介電層設置於一襯底上。第一導線嵌入於介電層的一第一層位。第二及第三導線嵌入於介電層的一低於第一層位的第二層位，且以一距離分隔兩導線。第二導線在襯底上的一投影完全被第一導線所覆蓋，而第三導線在襯底上的一投影局部被第一導線所覆蓋。第二導線通過至少一導電插塞電連接至第一導線，且第二導線與第三導線具有不同的極性，該第一、該第二、及該第三導線分別具有第一、第二、第三線寬，且該第一線寬大體為該第二及該第三線寬的總和。
文檔編號H01L23/522GK1996595SQ20061017120
公開日2007年7月11日 申請日期2006年12月21日 優先權日2006年12月21日
發明者陳駿盛, 曾英哲 申請人:威盛電子股份有限公司