記憶體結構的製作方法
2023-06-10 02:38:11
專利名稱：記憶體結構的製作方法
技術領域：
本發明涉及一種半導體元件，特別是涉及一種可避免字元線斷線(opening)或者線寬頸縮(necking)的記憶體結構。
背景技術：
記憶體是用以儲存資料或數據的半導體元件，其廣為應用於電腦或電子設備中，隨著微處理器功能的日漸強大，對於各種類型的記憶體的需求也隨之增加。根據不同的記憶體類型的需求會有不同的記憶體結構設計，例如設置有垂直通道結構設計的垂直通道記憶體(vertical channel memory, VC memory)、具有氧化物凹陷(oxide recess)結構的浮置柵極記憶體(floating gate memory, FG memory)以及具有薄膜堆疊結構的三維記憶體(3D memory)等。在一般記憶體布局中，字元線(word line)是橫跨主動區域(active region)的， 亦即設置有多個記憶胞的元件密集區域，或稱記憶胞區。通常，在半導體元件前段工藝中會因為記憶體結構的設計，而造成用以形成字元線的導體層在橫跨至元件密集區域的交界處產生較大的階差(st印difference) 0此階差會使得在後續對導體層進行圖案化的微影步驟中產生光失焦(defocus)的現象，而使得所形成的字元線產生斷線或者線寬頸縮的問題，進而降低記憶體元件的生產品質與效率。隨著半導體元件的積集化，更需要針對此問題提出適當的解決方法。由此可見，上述現有的記憶體結構在結構與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發展完成，而一般產品又沒有適切的結構能夠解決上述問題，此顯然是相關業者急欲解決的問題。因此如何能創設一種新型結構的記憶體結構，實屬當前重要研發課題之一，亦成為當前業界極需改進的目標。
發明內容
本發明的目的在於，克服現有的記憶體結構存在的缺陷，而提供一種新型結構的記憶體結構，所要解決的技術問題是使其可以避免字元線斷線或線寬頸縮，提高記憶體元件的生產品質，非常適於實用。本發明的目的及解決其技術問題是採用以下技術方案來實現的。依據本發明提出的一種記憶體結構，其區分為記憶胞區與非記憶胞區，且包括多個記憶胞以及導體材料。多個記憶胞設置於記憶胞區中，且在此些記憶胞中具有多個第一凹部。導體材料跨越記憶胞區與非記憶胞區，並覆蓋記憶胞且深入多個第一凹部。本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。前述的記憶體結構，其中位於上述的記憶胞區與非記憶胞區中的導體材料具有實質上平坦的上表面。前述的記憶體結構，其中在上述的記憶胞區與非記憶胞區中，導體材料的實質上平坦的上表面的高度變化量與線寬的比為O I. O。前述的記憶體結構，其中所述的非記憶胞區為半空曠區。前述的記憶體結構，其中所述的非記憶胞區為虛擬記憶胞區，且記憶體結構更包括設置於虛擬記憶胞區中的多個虛擬結構，相鄰兩個虛擬結構之間具有第二凹部，第二凹部的底部與第一凹部的底部實質上位於相同的水平高度，且具有實質上相同的深度。本發明的目的及解決其技術問題還採用以下技術方案來實現。依據本發明提出的一種記憶體結構，其區分為記憶胞區與非記憶胞區，且包括多個記憶胞以及字元線。多個記憶胞設置於記憶胞區中，且在此些記憶胞中具有非共平面的介電結構。字元線跨越記憶胞區與非記憶胞區，並覆蓋記憶胞，且位於記憶胞區與非記憶胞區中的字元線具有實質上平坦的上表面以及非共平面的底表面，非共平面的底表面連接至非共平面的介電結構。本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
前述的記憶體結構，其中在上述的記憶胞區與非記憶胞區中，字元線的實質上平坦的上表面的高度變化量與線寬的比為O O. 5。前述的記憶體結構，其中在上述的記憶胞區與非記憶胞區中，字元線的實質上平坦的上表面的高度變化量為0A~ 300A。前述的記憶體結構，其中所述的非記憶胞區為半空曠區。前述的記憶體結構，其中所述的非記憶胞區為虛擬記憶胞區，且記憶體結構更包括設置於虛擬記憶胞區中的多個虛擬結構，此些虛擬結構的上表面與非共平面的介電結構的最高平面實質上位於相同的水平高度。本發明與現有技術相比具有明顯的優點和有益效果。藉由上述技術方案，本發明記憶體結構至少具有下列優點及有益效果本發明的記憶體結構，通過使記憶胞區與非記憶胞區中的字元線具有實質上平坦的上表面，可以防止字元線產生斷線或者線寬頸縮的問題。此外，更可以將本發明的記憶體結構應用於不同類型的記憶體元件中，以提高半導體記憶元件的生產品質及效率。綜上所述，本發明是有關於一種記憶體結構，其區分為記憶胞區與非記憶胞區，且包括多個記憶胞以及導體材料。多個記憶胞設置於記憶胞區中，且在此些記憶胞中具有多個第一凹部。導體材料跨越記憶胞區與非記憶胞區並覆蓋記憶胞且深入多個第一凹部。本發明在技術上有顯著的進步，並具有明顯的積極效果，誠為一新穎、進步、實用的新設計。上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段，而可依照說明書的內容予以實施，並且為了讓本發明的上述和其他目的、特徵和優點能夠更明顯易懂，以下特舉較佳實施例，並配合附圖，詳細說明如下。
圖IA 圖ID是依照本發明一實施例的記憶體結構的製造流程的剖面圖。圖IE是根據圖ID所繪示的本發明一實施例的記憶體結構的俯視圖。圖2A 圖2B是依照本發明一實施例的記憶體結構的製造流程的剖面圖。圖2C是根據圖2B所繪示的本發明一實施例的記憶體結構的俯視圖。圖3是依照本發明另一實施例所繪示的記憶體結構的剖面圖。圖4是依照本發明又一實施例所繪示的記憶體結構的剖面圖。
100a、200a、300a、400a :非記憶胞區100b、200b、300b、400b :記憶胞區110、210、310、410 :基底120、220、350、430 :介電結構120a、220a、430a :頂介電層120b、220b、430b :電荷捕捉層120c、220c、430c :底介電層122、222、422 :凹部124,224 :突出部 126a、226a :第一慘雜區126b,226b :第二摻雜區130a、134a、140、230a、234a、360a、380a、460a :上表面132、132a、232、232a、370、470 :矽化金屬層134、234、360、460 :字元線134b、234b :字元線主體134c>234c :字元線頭134d、234d、360d :底表面150、250、312、412 :記憶胞290:區域160a、160b、222b、260a、260b、270a、270b :表面dl、d2、d3、d4 :距離H:階差Η1、Η2:高度Λ h I、Λ h2 :高度變化量380、480:虛擬結構320:隔離結構330:穿隧介電層340 :柵極區350a、350b、350c :介電層350d :最高平面420 :絕緣層440 :導體層
具體實施例方式為更進一步闡述本發明為達成預定發明目的所採取的技術手段及功效，以下結合附圖及較佳實施例，對依據本發明提出的記憶體結構其具體實施方式
、結構、特徵及其功效，詳細說明如後。有關本發明的前述及其他技術內容、特點及功效，在以下配合參考圖式的較佳實施例的詳細說明中將可清楚呈現。通過具體實施方式
的說明，應當可對本發明為達成預定目的所採取的技術手段及功效獲得一更加深入且具體的了解，然而所附圖式僅是提供參考與說明之用，並非用來對本發明加以限制。下文中參照所附圖式來更充分地描述本發明的實施例。然而，本發明可以多種不同的形式來實踐，並不限於文中所述的實施例。以下實施例中所提到的方向用語，例如「上」等，僅是參考附加圖式的方向，因此使用的方向用語是用來詳細說明，而非用來限制本發明。此外，在圖式中為明確起見可能將各層的尺寸以及相對尺寸作誇張的描繪。
圖IA 圖ID是依照本發明一實施例的記憶體結構的製造流程的剖面圖。在此實施例中的記憶體結構是以垂直通道記憶體為例進行說明。首先，請參閱圖IA所示，提供基底110。基底110可區分為非記憶胞區IOOa與記憶胞區100b。在此實施例中，非記憶胞區IOOa例如是半空曠區，且在半空曠區中不具有任何記憶胞。此外，在記憶胞區IOOb中的基底110已形成有多個突出部124。在記憶胞區IOOb中，基底110更可具有多個第一摻雜區126a及多個第二摻雜區126b，其中第一摻雜區126a設置於突出部124的上部中，而第二摻雜區126b設置於相鄰突出部124間的基底110中。然後，在基底110上形成介電結構120。介電結構120的形成方法例如是以化學氣相沉積法，依序在基底Iio上形成底介電層120c、電荷捕捉層120b及頂介電層120a。底介電層120c及頂介電層120a的材料例如分別是氧化矽，而電荷捕捉層120b的材料例如是氮化矽。此外，由於介電結構120形成在具有多個突出部124的基底110上，因而使得在記憶胞區IOOb中的介電結構120具有多個凹部122，而形成非共平面的結構。非共平面的介電結構120例如是具有多個第一表面160a及多個第二表面160b，且第一表面160a在垂直方向上高於第二表面160b。於此,第一表面160a為介電結構120的最高平面。然後，請參閱圖IB所示，在介電結構120上形成導體層130。導體層130的材料例如是摻雜多晶矽。導體層130的形成方法例如是化學氣相沉積法。此時，由於記憶胞區IOOb中的非共平面的介電結構120的第一表面160a在垂直方向上高於非記憶胞區IOOa中介電結構120的上表面140，因而在沉積用以形成字元線的導體層130之後，導體層130的上表面130a在非記憶胞區IOOa與記憶胞區IOOb中的高度不同，產生如圖IB中所示的階差H。接下來，請參閱圖IC所示，對導體層130進行化學機械研磨，使得導體層130的上表面130a變得更平整。此時，由於消除了階差H，因此可避免在後續對導體層130進行圖案化的微影步驟中產生光失焦(defocus)的現象，進而可防止字元線產生斷線(open)或者線寬頸縮(necking)的問題。然後，可選擇性地在導體層130上形成矽化金屬層132，以降低後續形成的字元線的阻值。矽化金屬層132的材料例如是矽化鎢。矽化金屬層132的形成方法例如是金屬矽化工藝。之後，請參閱圖ID所示，對矽化金屬層132及導體層130進行圖案化工藝，而分別形成圖案化的矽化金屬層132a及字元線134。對矽化金屬層132及導體層130所進行的圖案化工藝例如是依序進行微影工藝及蝕刻工藝。然而，在此實施例中，雖然字元線134是利用上述方法所形成，但字元線134的形成方法並不以此為限。
基於上述可知，藉由於工藝中對導體層130施加化學機械研磨，可使得導體層130的上表面130a變得更平整。因此，避免了在對導體層130進行圖案化的微影步驟中產生光失焦，因此可防止所形成的字元線134斷線或者線寬頸縮。圖IE是根據圖ID所繪示的本發明一實施例的記憶體結構的俯視圖。以下，藉由圖ID及圖IE來說明上述實施例所提出的記憶體結構。請先參閱圖ID所示，記憶體結構可區分為記憶胞區IOOb與非記憶胞區100a。在此實施例中，非記憶胞區IOOa例如是半空曠區，且半空曠區中不具有任何記憶胞。在記憶胞區IOOb中設置有多個記憶胞150，且在此些記憶胞150中具有非共平面的介電結構120。非共平面的介電結構120例如是具有多個第一表面160a及多個第二表面160b，且第一表面160a在垂直方向上高於第二表面160b。另外，此記憶體結構更包括字元線134，其跨越記憶胞區IOOb與非記憶胞區100a，並覆蓋前述的多個記憶胞150，且深入凹部122。此外，位於記憶胞區IOOb與非記憶胞區IOOa中的字元線134具有實質上平坦的上表面134a以及非共平面的底表面134d，且此底表面134d連接非共平面的介電結構120。此記憶體結構中各構件的材料、設置方式、形成方法及功效等已於上述實施例中進行詳盡地描述，故在此 不再贅述。此外，字元線134的上表面134a的平坦化程度(平整度)可由在字元線134的上表面134a上的高度變化量Ahl與字元線134的線寬的比值來定義，此比值例如是O 1.0，更可為O O. 5。此外，上表面134a上的高度變化量Λ hi例如是在θΑ ~ 300A的範圍內。請同時參閱圖IE所示，字元線134包括字元線頭134c以及字元線主體134b，且字元線頭134c的線寬大於字元線主體134b的線寬。此外，可選擇性地在字元線134上覆蓋圖案化的矽化金屬層132a，以降低字元線134的阻值。矽化金屬層132a的材料例如是矽化鎢。其中，字元線頭134c位於非記憶胞區IOOa中，而字元線主體134b位在非記憶胞區IOOa和記憶胞區IOOb中(字元線主體134b也可跨到非記憶胞區100a)。字元線頭134c可用以連接至外部電源(未繪示)，而外部電源通過字元線頭134c可施加電壓至字元線主體134b，以操作各個記憶胞150。基於上述可知，記憶體結構中的字元線134具有實質上平坦的上表面，且不易產生斷線或者線寬頸縮的問題。圖2A 圖2B是依照本發明另一實施例的記憶體結構的製造流程的剖面圖。在此實施例中的記憶體結構是以垂直通道記憶體為例進行說明。首先，請參閱圖2A所示，提供基底210。基底210可區分為非記憶胞區200a與記憶胞區200b。在此實施例中，非記憶胞區200a例如是虛擬記憶胞區，而虛擬記憶胞區是用以形成虛擬結構，而不具有可操作的記憶胞的區域。在非記憶胞區200a與記憶胞區200b的基底210已形成有多個突出部224。基底210更可具有多個第一摻雜區226a及多個第二摻雜區226b，其中第一摻雜區226a設置於突出部224的上部中，而第二摻雜區226b設置於相鄰突出部224間的基底210中。然後，於基底210上形成介電結構220。此時，於非記憶胞區200a中形成多個虛擬結構290。介電結構220的形成方法例如是以化學氣相沉積法依序在基底210上形成底介電層220c、電荷捕捉層220b及頂介電層220a。底介電層220c及頂介電層220a的材料例如分別是氧化矽，而電荷捕捉層220b的材料例如是氮化矽。此外，由於介電結構220形成在具有突出部224的基底210上，因而使得介電結構220不論是在非記憶胞區200a或是記憶胞區200b中均為非共平面的結構。在記憶胞區200b中的介電結構220例如是具有多個第一表面260a及多個第二表面260b，且第一表面260a在垂直方向上高於第二表面260b。於此,第一表面260a為介電結構220的最高平面。此外，在非記憶胞區200a中的虛擬結構290的上表面290a與第一表面260a實質上位於相同的水平高度。且相鄰兩個虛擬結構290之間的距離dl實質上等於相鄰兩個第一表面260a之間的距離d2。在記憶胞區200b中具有多個第一凹部228，而在非記憶胞區200a的虛擬結構290之間具有多個第二凹部222。其中，第一凹部228的底部與第二凹部222的底部實質上位於相同的水平高度，且具有實質上相同的深度。即，每一個第一凹部228的深度H2實質上等於每一個第二凹部222的深度Hl。此外，相鄰兩個第二凹部222的距離d3實質上等於相鄰兩個第一凹部228的距離d4。 即，在非記憶胞區200a中的虛擬結構290及第二凹部222的組合結構與在記憶胞區200b中的介電結構220具有實質上相同的輪廓。接下來，在介電結構220上形成導體層230。導體層130的材料例如是摻雜多晶矽。導體層230的形成方法例如是化學氣相沉積法。由於在非記憶胞區200a中的虛擬結構290及第二凹部222的組合結構與在記憶胞區200b中的介電結構220具有實質上相同的輪廓，因而在沉積導體層230之後，導體層230的上表面230a在非記憶胞區200a與記憶胞區200b中的高度一致，而不會有前述的階
差廣生。此時，因為在非記憶胞區200a與記憶胞區200b中的導體層230的上表面230a是平整的，藉此可避免在後續對導體層230進行圖案化的微影步驟中產生光失焦的現象，進而可防止字元線產生斷線或者線寬頸縮的問題。而後，可選擇性地在導體層230上形成矽化金屬層232，以降低後續形成的字元線的阻值。矽化金屬層232的材料例如是矽化鎢。矽化金屬層232的形成方法例如是金屬矽化工藝。之後，請參閱圖2B所示，對矽化金屬層232及導體層230進行圖案化工藝，而分別形成圖案化的矽化金屬層232a及字元線234。對矽化金屬層232及導體層230所進行的圖案化工藝例如是依序進行微影工藝及蝕刻工藝。在此實施例中，雖然字元線234是利用上述方法所形成，但字元線234的形成方法並不以此為限。基於上述可知，在此實施例中，在非記憶胞區200a中的虛擬結構290及第二凹部222的組合結構與在記憶胞區200b中的介電結構220具有實質上相同的輪廓，使得在沉積導體層230後，導體層230的上表面230a為平整的，避免了在對導體層230進行圖案化的微影步驟中產生光失焦的現象，因此可防止所形成的字元線234產生斷線或者線寬頸縮的問題。值得注意的是，在此實施例中，雖然虛擬結構290是在形成記憶胞250的過程中一起形成，而具有與記憶胞250相似的結構。然而，藉由布局上的設計，可使得虛擬結構290失去作為記憶胞的能力。舉例來說，當連接到虛擬結構290中的第一摻雜區226a及第二摻雜區226b的位元線不外接到外部電壓時，可使得虛擬結構290失去作為記憶胞的能力。此夕卜，在此實施例中，雖然虛擬結構290具有與記憶胞250相似的結構，但本發明的虛擬結構290的結構並不限於此，只要虛擬結構290及第二凹部222的組合結構與記憶胞區200b中的介電結構220具有實質上相同的輪廓，即屬於本發明所保護的範圍。此外，在其他實施例中，虛擬結構290不一定要與記憶胞250 —起形成，虛擬結構290也可藉由其他工藝單獨形成。圖2C是根據圖2B所繪示的本發明一實施例的記憶體結構的俯視圖。以下，藉由圖2B及圖2C來說明上述實施例所提出的記憶體結構。請先參閱圖2B所示,本實施例的記憶體結構區分為記憶胞區200b與非記憶胞區200a。在此實施例中，非記憶胞區200a為一虛擬記憶胞區，其中設置有多個虛擬結構290。多個記憶胞250設置在記憶胞區200b中。此記憶體結構包括設置在基底210上的介電結構220。在記憶胞區200b中的介電結構220例如是具有多個第一表面260a及多個第二表面260b,且第一表面260a在垂直方向上高於第二表面260b。於此,第一表面260a為介電 結構220的最高平面。此外，在非記憶胞區200a中的虛擬結構290的上表面290a與第一表面260a實質上位於相同的水平高度。且相鄰兩個虛擬結構290之間的距離dl實質上等於相鄰兩個第一表面260a之間的距尚d2。在記憶胞區200b中具有多個第一凹部228，而在非記憶胞區200a的虛擬結構290之間具有多個第二凹部222。其中，第一凹部228的底部與第二凹部222的底部實質上位於相同的水平高度，且具有實質上相同的深度。即，每一個第一凹部228的深度H2實質上等於每一個第二凹部222的深度Hl。此外，相鄰兩個第二凹部222的距離d3實質上等於相鄰兩個第一凹部228的距離d4。亦即，在非記憶胞區200a中的多個虛擬結構290及第二凹部222的組合結構與在記憶胞區200b中的介電結構220具有實質上相同的輪廓。另外，此記憶體結構更包括字元線234，其跨越記憶胞區200b與非記憶胞區200a，並覆蓋前述的多個記憶胞250，且字元線234可深入第一凹部228。位於記憶胞區200b與非記憶胞區200a中的字元線234具有實質上平坦的上表面234a以及非共平面的底表面234d，且底表面234d連接非共平面的介電結構220。字元線234的上表面234a的平坦化程度(平整度)可由在字元線234的上表面234a上的高度變化量Ah2與字元線234的線寬的比值來定義，此比值較佳為O I. 0，更佳為O O. 5。此外，上表面234a上的高度變化量Λ h2例如是在θΑ ~ 300A的範圍內。請參閱圖2C所示,在此實施例的記憶體結構上包括由字元線頭234c以及字元線主體234b所構成的字元線234，而其上可選擇性地覆蓋矽化金屬層232a。矽化金屬層232a例如是矽化鎢。其中，字元線頭234c位於非記憶胞區200a中，而字元線主體234b位於非記憶胞區200a和記憶胞區200b中，且字元線頭234c的線寬大於字元線主體234b的線寬。字元線頭234c可用以連接至外部電源(未繪示)，而外部電源通過字元線頭234c可施加電壓至字元線主體234b，以操作各個記憶胞250。
此外，由於字元線頭234c設置在虛擬結構290上方，而使得在圖2B的虛擬結構290中的結構無法成為具有完整功能的記憶胞。因此，在此實施例中，非記憶胞區200a為一虛擬記憶胞區。基於上述可知，記憶體結構中的字元線234具有實質上平坦的上表面，且不易產生斷線或者線寬頸縮的問題。圖3是依照本發明之另一實施例所繪示的記憶體結構的面圖。請參閱圖3所示，本實施例中的記憶體結構為浮置柵極記憶體。本實施例的記憶體結構的基底310也可區分為記憶胞區300b與非記憶胞區300a。 此記憶體結構包括設置於記憶胞區300b中的多個記憶胞312，在此些記憶胞312中具有非共平面的介電結構350。此記憶體結構更包括字元線360，其跨越記憶胞區300b與非記憶胞區300a，並覆蓋前述的多個記憶胞312。此外，位於記憶胞區300b與非記憶胞區300a中的字元線360具有實質上平坦的上表面360a以及非共平面的底表面360d，且底表面360d連接非共平面的介電結構350。此記憶體結構可更包括隔離結構320、穿隧介電層330、浮置柵極340、並可選擇性地具有矽化金屬層370。此外，此記憶體結構可選擇性地包括多個虛擬結構380。具體而言，當非記憶胞區300a作為一虛擬記憶胞區時，在非記憶胞區300a中具有多個虛擬結構380，此些虛擬結構380的上表面380a與介電結構350的最高平面350d實質上位於相同的水平高度；而當非記憶胞區300a作為一半空曠區時，則不具有虛擬結構380。在本實施例中，介電結構350可由多層介電層疊合而成。介電結構350例如是包括底介電層350c、電荷捕捉層350b及頂介電層350a。然而，介電結構350的結構並不限於此，實際上介電結構350也可為單層結構。此外，在本實施例所提出的浮置柵極記憶體中，用以製作具有實質上平坦的上表面的字元線的技術內容、特點與功效已在上述實施例中進行詳盡地說明，故於此不再贅述。圖4是依照本發明之又一實施例所繪示的記憶體結構的剖面圖。本實施例中的記憶體結構為三維記憶體，其結構也可區分為記憶胞區400b與非記憶胞區400a。此記憶體結構包括設置於記憶胞區400b中的多個記憶胞412，在此些記憶胞412中具有非共平面的介電結構430。此記憶體結構更包括字元線460，其跨越記憶胞區400b與非記憶胞區400a，並覆蓋前述的多個記憶胞412。此外，位於記憶胞區400b與非記憶胞區400a中的字元線460具有實質上平坦的上表面460a。此記憶體結構還可包括基底410、多個絕緣層420、多個導體層440、介電結構430與選擇性存在的矽化金屬層470。此外，此記憶體結構可選擇性地包括多個虛擬結構480。具體而言，當非記憶胞區400a作為一虛擬記憶胞區時，在非記憶胞區400a中具有多個虛擬結構480，在虛擬結構480之間具有多個凹部422，且此些虛擬結構480及凹部422的組合結構與在記憶胞區400b中的介電層430具有實質上相同的輪廓；而當非記憶胞區400a作為一半空曠區時，則不具有虛擬結構480。在本實施例中，介電結構430可由多層介電層疊合而成，例如包括底介電層430c、電荷捕捉層430b及頂介電層430a。此外，在本實施例所提出的三維記憶體中，用以製作具有實質上平坦的上表面的字元線的技術內容、特點與功效已在上述實施例中進行詳盡地說明，故於此不再贅述。綜上所述，在本發明實施例的記憶體結構中，字元線在記憶胞區與非記憶胞區中具有實質上平坦的上表面，且不易產生斷線或者線寬頸縮的問題。此外，本發明的記憶體結構可應用於不同類型的記憶體元件中，而能提高各種記憶體元件的生產品質及效率。以上所述，僅是本發明的較佳實施例而已，並非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而並非用以限定本發明，任何熟悉本專業的技術人 員，在不脫離本發明技術方案範圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬於本發明技術方案的範圍內。
權利要求
1.一種記憶體結構，其特徵在於其區分為一記憶胞區與一非記憶胞區，且包括 多個記憶胞，設置於該記憶胞區中，且在該些記憶胞中具有多個第一凹部；以及 一導體材料，跨越該記憶胞區與該非記憶胞區並覆蓋該些記憶胞且深入該些第一凹部。
2.根據權利要求I所述的記憶體結構，其特徵在於其中位於該記憶胞區與該非記憶胞區中的該導體材料具有一平坦的上表面。
3.根據權利要求I所述的記憶體結構，其特徵在於其中在該記憶胞區與該非記憶胞區中，該導體材料的該平坦的上表面的高度變化量與線寬的比為O I. O。。
4.根據權利要求I所述的記憶體結構，其特徵在於其中所述的非記憶胞區為一半空曠區。
5.根據權利要求I所述的記憶體結構，其特徵在於其中所述的非記憶胞區為一虛擬記憶胞區，且記憶體結構更包括設置於該虛擬記憶胞區中的多個虛擬結構，相鄰兩個該些虛擬結構之間具有一第二凹部，該第二凹部的底部與該些第一凹部的底部位於相同的水平高度且具有相同的深度。
6.一種記憶體結構，其特徵在於其區分為一記憶胞區與一非記憶胞區，且包括 多個記憶胞，設置於該記憶胞區中，且在該些記憶胞中具有一非共平面的介電結構；以及 一字元線，跨越該記憶胞區與該非記憶胞區並覆蓋該些記憶胞，且位於該記憶胞區與該非記憶胞區中的該字元線具有一平坦的上表面以及一非共平面的底表面，該非共平面的底表面連接該非共平面的介電結構。
7.根據權利要求6所述的記憶體結構，其特徵在於其中在該記憶胞區與該非記憶胞區中，該字元線的該平坦的上表面的高度變化量與線寬的比為O O. 5。
8.根據權利要求6所述的記憶體結構，其特徵在於其中在該記憶胞區與該非記憶胞區中，該字元線的該平坦的上表面的高度變化量為OA ~ 300A。
9.根據權利要求6所述的記憶體結構，其特徵在於其中所述的非記憶胞區為一半空曠區。
10.根據權利要求6所述的記憶體結構，其特徵在於其中所述的非記憶胞區為一虛擬記憶胞區，且記憶體結構更包括設置於該虛擬記憶胞區中的多個虛擬結構，該些虛擬結構的上表面與該非共平面的介電結構的最高平面位於相同的水平高度。
全文摘要
本發明是有關於一種記憶體結構，其區分為記憶胞區與非記憶胞區，且包括多個記憶胞以及導體材料。多個記憶胞設置於記憶胞區中，且在此些記憶胞中具有多個第一凹部。導體材料跨越記憶胞區與非記憶胞區並覆蓋記憶胞且深入多個第一凹部。藉此，本發明的記憶體結構，通過使記憶胞區與非記憶胞區中的字元線具有實質上平坦的上表面，可以防止字元線產生斷線或者線寬頸縮的問題。此外，還可以將本發明的記憶體結構應用於不同類型的記憶體元件中，以提高半導體記憶元件的生產品質及效率。
文檔編號G11C16/04GK102891147SQ20111020755
公開日2013年1月23日 申請日期2011年7月19日 優先權日2011年7月19日
發明者黃育峰 申請人:旺宏電子股份有限公司