布局及其製造方法

2023-06-02 01:02:56 1

布局及其製造方法
【專利摘要】本發明涉及布局及其製造方法。提供了一種布局。該布局可以包括：管芯，該管芯包括位於管芯的第一側上的至少一個電子部件及第一端子和位於與管芯的第一側對置的第二側上的第二端子，其中第一側是管芯的主處理側，並且管芯還包括位於第二側上的至少一個第三端子；第一導電結構，提供通過管芯從位於管芯的第二側上的第三端子到第一側的電流流動；第二導電結構，位於管芯的第一側上，在橫向上使第二端子與第一導電結構耦合；以及密封材料，至少布置於管芯的第一側上，覆蓋第一端子和第二導電結構。
【專利說明】布局及其製造方法

【技術領域】
[0001]各種實施例一般地涉及一種布局(arrangement)和製造該布局的方法。

【背景技術】
[0002]採用諸如通用串行總線(USB) 3.0、高清晰度多媒體接口(HDMI)或者Thunderbolt的功率接口導致提高對靜電放電保護二極體(ESD保護二極體)的要求。為了在靜電放電情況下保持最佳保護，需要將保護二極體的本徵電阻降低到最小。在瞬態電壓抑制(TVS)二極體的原理中，二極體下面的矽(Si)產生二極體的內阻的主要部分。因此，較薄的矽提高二極體的性能。當前，這種產品的傳統製造原理提供了一種兩側被處理、具有在晶片級的前道製程(FEOL)工藝中實現的晶片厚度的晶片。隨後，在將該晶片傳送到後道製程(BEOL)工藝後，利用一系列處理，拾取每個單個晶片，並且將其焊接到引線框架上。該一系列處理速度慢並且因此昂貴。為了在越來越薄的晶片的前道製程處理中實現加工性，完成許多工作。然而，在批量生產中，傳統製造方法尚不能控制這種理想二極體的厚度(例如，約為20 μπι)。關於超薄矽晶片的傳統方法的主要困難是:在切割晶片/晶片(例如，鋸開)時，矽剝落；以及因為施加力(例如，壓力)，諸如因為取放處理(管芯裝接時)，導致在矽單晶中的開裂。


【發明內容】

[0003]提供了一種布局。該布局可以包括:管芯，該管芯包括位於管芯的第一側上的至少一個電子部件及第一端子和位於管芯的與第一側對置的第二側上的第二端子，其中第一側是管芯的主處理側，並且管芯還包括位於第二側上的至少一個第三端子；第一導電結構，提供通過管芯從位於管芯的第二側上的第三端子到第一側的電流流動；第二導電結構，位於管芯的第一側上，在橫向上使第一端子與第一導電結構耦合；以及密封材料，至少布置於管芯的第一側上，覆蓋第一端子和第二導電結構。

【專利附圖】

【附圖說明】
[0004]附圖中，貫穿不同的視圖，相同的參考編號通常指相同的部件。這些附圖不一定按比例，相反，通常著重於說明本發明原理。在下面的描述中，參考下面的附圖描述本發明的各種實施例，附圖中:
圖1示出根據各種實施例的布局；
圖2示出根據各種實施例的布局；
圖3示出根據各種實施例的布局；
圖4示出根據各種實施例用於製造布局的方法；
圖5不出根據各種實施例的電路布局；
圖6不出根據各種實施例的電路布局；
圖7不出根據各種實施例的電路布局；
圖8示出根據各種實施例的電路布局；以及圖9不出根據各種實施例的電路布局。

【具體實施方式】
[0005]下面的詳細描述參考附圖，作為示例，附圖示出在其中可以實施本發明的具體細節和實施例。
[0006]在此利用單詞「典型」指「作為例子、實例或者示例」。不必將在此描述為「典型」的任何實施例或者設計看作優先於或者優於其他實施例或者設計。
[0007]在此可以利用關於在一側或者一面「上」形成的沉積材料使用的單詞「上」指沉積材料可以「直接」形成於所指的一側或者一面的「上面」，例如，與所指的一側或者一面直接接觸。在此可以利用關於在一側或者一面「上」形成沉積材料使用的單詞「上」指沉積材料可以「間接地」形成於所指的一側或者一面「上」，在所指的一側或者一面與沉積材料之間布置有一個或者多個附加層。
[0008]在傳統產品中，矽晶片中的矽(Si)可以比約50 μ m厚，並且因此，可能導致性能較低。布局(在下面還可以稱為電路布局)和製造這種電路布局的方法可以克服上面描述的超薄晶片的可加工性的當前制約(例如，前道製程和薄小型無引線封裝(TSLP封裝)中的薄晶片)，並且此外，可以考慮高效大批量製造厚度等於或者小於例如50 μ m的各種預定矽。
[0009]作為一種選擇，利用遵循TVS和嵌入式晶片級球柵陣列(eWLB)加工的原理的新製造原理，可以製造瞬態電壓抑制(TVS) 二極體。因此，可以去除後端(BE)與前端(FE)之間的邊界。將預製部件組裝在模製材料中可以進入價值鏈的開始。因此，晶片封裝可以與晶片級的晶片耦合。因此，關鍵工藝停用「切割薄矽」，並且可以不需要「取放/管芯裝接」。製造中，模製材料可以對薄矽提供基礎載體，其中模製材料同時還可以是最終封裝材料。因此，可以以晶片級加工二極體的封裝。
[0010]瞬態電壓抑制(TVS ) 二極體可以是用於防止靈敏電子器件受到連線上感生的電壓尖峰的影響的電子器件。當感生電壓超過雪崩擊穿電位時，通過分流過電流，這些電子器件可以工作。TVS 二極體可以是箝位器件，用於抑制超過其擊穿電壓的所有過電壓。與所有箝位器件相同，當過電壓消失時，TVS 二極體可以自動復位，但是比類似額定保安器件，吸收多得多的內部瞬態能量。瞬態電壓抑制二極體可以單向使用，也可以雙向使用。與任何其他雪崩二極體一樣，單向器件在前向可以像整流管一樣工作，但是可以製造並且測試該單向器件，以處理非常大的尖峰電流。通過使兩個互相相反的雪崩二極體互相串聯並且與要保護的電路並聯，可以表示雙向瞬態電壓抑制二極體。儘管這種表示從示意上說是準確的，但是從物理上說，可以將器件製造為單個部件。，瞬態電壓抑制二極體對過電壓比其它普通的過電壓保護器件諸如變阻器或者氣體放電管響應更快。實際箝位可能出現在大致I皮秒內，但是在電路中，引到器件的電線的感應可能有更高的限制。這樣使得對於防止非常快速的並且通常具有破壞性的瞬態電壓的影響，瞬態電壓抑制二極體有用。這些過電壓瞬態可能存在於所有分布式網絡上，並且可能是由諸如閃電或者電動機電弧的內部事件或者外部事件導致的。
[0011]此外，該方法可以提供下述各種優點:矽厚度可以與封裝厚度無關；模製化合物可以提供良好電隔離/屏蔽效果(例如，ESD，光，與裸管芯器件相比)，在晶片級，扇出型封裝可以在晶片級大於晶片；允許較小的外殼/封裝設計；可以提供與其他互連技術高度兼容性(例如，凸塊，電化學沉積(ECD)、球應用等)，與切割矽相比，簡化切割模製化合物中的部件；以及封裝引腳可以位於矽背側，其中可以將有源矽側嵌入模製材料中。
[0012]所公開的方法可以為形成非常薄(例如，厚度等於或者小於75 μ m，甚或等於或者小於50 ym)並且非常小的晶片面積(例如，等於或者小於I mmXl mm)提供了一種製造工藝。在此，模製化合物一方面在加工(FE和BE)時可以用作承載系統，另一方面可以用作至少5面晶片的外殼(封裝)(例如，對於具有長方體形的晶片)。對於圓形晶片，可以封裝兩偵牝其中可以利用模製化合物覆蓋兩個圓形區域和側壁中的至少一個。此外，該方法還可以用於製造如下中的至少一個:二極體、單個電晶體、電子濾波器組合、LC鏈路、無源器件等。
[0013]圖1示出根據各種實施例的電路布局100。電路布局100可以包括:管芯102，該管芯102包括位於管芯102的第一側108上的至少一個電子部件104及第一端子106和位於管芯的與第一側108對置的第二側112上的第二端子110，其中第一側108是管芯102的主處理側。管芯102還可以包括至少一個第三端子114，位於第二側112上；第一導電結構116，提供從管芯102的第二側112上的第三端子通過管芯102到管芯102上的第一側108的電流流動；第二導電結構118，位於管芯102的第一側108上，使第一端子106與第一導電結構116橫向I禹合；以及密封材料120,至少布置在管芯102的第一側108上,覆蓋第一端子106和第二導電結構118。請注意，在各種實施例中，電子部件104由主處理側108形成或者加工。換句話說，可以將主處理側理解為在晶片上利用各種前道製程由其形成電子部件108的一側。
[0014]電路布局100可以由至少一個管芯102 (或者晶片，例如，多個管芯或者晶片)形成。作為例子，至少一個管芯102可以是晶片、晶片的一部分、襯底、襯底的一部分等，其中至少一個管芯102可以至少部分地由至少一個半導體材料形成。至少一個管芯102還可以包括處理晶片、處理襯底等中的至少一個，其中處理可以是諸如層沉積、圖形化、摻雜和/或者熱處理的常規處理中的至少一個。
[0015]至少一個管芯102至少部分地可以由一組半導體材料中的至少一個形成，其中該組半導體材料可以包括或者包含:矽(Si)、碳化矽(SiC)、鍺化矽(SiGe)、鍺(Ge)、α-錫(α-Sn)、硼(B)、硒(Se)、碲(Te)、硫(S)、磷化鎵(GaP)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)、砷化銦(InAs)、銻化鎵(GaSb)、氮化鎵(GaN)、氮化鋁(ΑΙΝ)、氮化銦(InN)、砷化鋁鎵(AlxGahAs)和/或者氮化銦鎵(InxGahN)。此外，一個或者多個半導體襯底中的一個或者多個材料可以是下面的周期系的組中的化合物半導體的組中的一個或者多個化合物半導體I1-V1、II1-V1、1-1I1-V1、IV-VI 和 / 或者 V-VI。
[0016]至少一個管芯102可以具有厚度122，其中該厚度122可以是第一側108與第二側112之間的延伸距離。該厚度可以在約0.5 μπι至約0.5 mm的範圍內，例如，在約5 μπι至約50 μπι的範圍內，例如，在約I μπι至約100 μ m的範圍內。在各種實施例中，至少一個管芯102可以具有可以等於或者小於50 μ m的厚度。
[0017]可以形成至少一個管芯102，使得其足跡(footprint)可以是一組幾何形狀中的至少一個，其中該組幾何形狀可以包括或者包含:圓形、方形、矩形、菱形、梯形、平行四邊形、三角形、橢圓形、五邊形、六邊形、八邊形、九邊形、多邊形等。
[0018]可以形成至少一個管芯102，使得其足跡可以具有從約0.1 mm2至約100 mm2的範圍內的，例如，從約0.05 mm2至約2.25 mm2的範圍內的,例如,從約0.25 mm2至約25 mm2的範圍內的面積。
[0019]可以形成至少一個管芯102，使得其主體形狀由一組主體形狀中的至少一個形成，其中該組可以包括或者包含:立方體、長方體、圓柱體、平行六面體、稜柱體等。
[0020]至少一個管芯102可以包括至少一個電子部件(或者電子結構和/或者結構化單元和/或者電子器件)104。利用諸如層沉積、圖形化、摻雜和/或者熱處理的至少一種常規處理，可以將至少一個電子部件104形成於至少一個管芯102的第一側108上。換句話說，可以將至少一個電子部件104形成於至少一個管芯102中，使得電子部件104與至少一個管芯102的第一側108基本上是平面的。
[0021]儘管在圖1中示出一個電子部件104，但是應當明白，可以將一個或者多個電子部件104形成於至少一個管芯102的第一面108上和/或者至少一個管芯102的第二側112上，使得至少一個管芯102可以包括諸如多個電子部件104的一個或者多個電子部件104。
[0022]至少一個電子部件104可以由一組電子部件中的至少一個形成，其中該組電子部件可以包括或者包含:二極體(例如，TVS 二極體、pn 二極體、肖特基二極體等)、電晶體、變阻器、雙極結型電晶體、結型柵極場效應電晶體、場效應電晶體、電阻器、電容器、電感器、晶閘管、功率電晶體、功率金屬氧化物半導體(MOS)電晶體、功率雙極電晶體、功率場效應電晶體、功率絕緣柵極雙極電晶體(IGBT)、MOS受控晶閘管、可控矽整流器、功率肖特基二極體、碳化矽二極體、氮化鎵器件、ASIC、驅動器、控制器、電子濾波器組合、LC鏈路、無源器件、傳感器等。
[0023]至少一個第一端子106至少可以部分地形成於至少一個管芯102的第一側108上。此外，至少一個第一端子106可導電耦合到至少一個電子部件104。
[0024]在各種實施例中，可以形成至少一個第一端子106，使得至少可以部分地與至少一個管芯102的第一側108相鄰並且/或者與至少一個第二導電結構118相鄰，下面將做更進一步詳細描述。此外，至少一個第一端子106基本上沒有引線鍵合，其中通過至少一個第一導電結構116和至少一個第二導電結構118，可以電連接至少一個第一端子106。
[0025]在各種實施例中，諸如利用至少一個其他電互連,至少一個第一端子106和至少一個電子部件104互相直接或者間接導電耦合。
[0026]利用諸如層沉積、圖形化、熱處理等的至少一種常規處理，可以形成至少一個第一端子106。
[0027]至少一個第一端子106可以由一組導電材料中的至少一個形成，其中該組導電材料可以包括或者包含:銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、鋁(Al)、鉬(Pt)、鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、鈀(Pd)、鈷(Co)、銦(In)、錫(Sn)銅合金、銀合金、金合金、鋁合金、鉬合金、鈦合金、鉭合金、鎢合金、鎳合金、鈷合金、鑰合金、鈀合金、銦合金、錫合金、銅化合物、銀化合物、金化合物、鋁化合物、鉬化合物、鈦化合物、鉭化合物、鎢化合物、鎳化合物、鑰化合物、鈀化合物、鈷化合物、銦化合物、錫化合物等。
[0028]可以形成至少一個第一端子106，使得其足跡可以由一組幾何形狀中的至少一個形成，其中該組幾何形狀可以包括或者包含:圓形、方形、矩形、菱形、梯形、平行四邊形、三角形、橢圓形、五邊形、六邊形、八邊形、九邊形、多邊形等。
[0029]可以形成至少一個第一端子106，使得其足跡可以具有從約10 μ m2至約10000μπι2的範圍內的，例如，從約10 μ HI2至約1000 μ m2的範圍內的，例如，從約50 μ m2至約5000 μ m2的範圍內的面積。
[0030]可以形成至少一個第一端子106，使得其主體形狀由一組主體形狀中的至少一個形成，其中該組主體形狀可以包括或者包含:立方體、長方體、圓柱體、平行六面體、稜柱體坐寸ο
[0031]至少一個第二端子110至少可以部分地形成於至少一個管芯102的第二側112上。作為例子，可以形成至少部分地與至少一個管芯102的第二側112相鄰的至少一個第二端子110。
[0032]利用諸如層沉積、圖形化、熱處理等的至少一種常規處理，可以形成至少一個第二端子110。
[0033]至少一個第二端子110可以由一組導電材料中的至少一個形成，其中該組導電材料可以包括或者包含:銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、鋁(Al)、鉬(Pt)、鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、鈀(Pd)、鈷(Co)、銦(In)、錫(Sn)銅合金、銀合金、金合金、鋁合金、鉬合金、鈦合金、鉭合金、鎢合金、鎳合金、鈷合金、鑰合金、鈀合金、銦合金、錫合金、銅化合物、銀化合物、金化合物、鋁化合物、鉬化合物、鈦化合物、鉭化合物、鎢化合物、鎳化合物、鑰化合物、鈀化合物、鈷化合物、銦化合物、錫化合物等。
[0034]可以形成至少一個第二端子110，使得其足跡可以是一組幾何形狀中的至少一個，其中該組幾何形狀可以包括或者包含:圓形、方形、矩形、菱形、梯形、平行四邊形、三角形、橢圓形、五邊形、六邊形、八邊形、九邊形、多邊形等。
[0035]可以形成至少一個第二端子110，使得其足跡可以具有從約10 μ m2至約10000μπι2的範圍內的，例如，從約10 μ HI2至約1000 μ m2的範圍內的，例如，從約50 μ m2至約5000 μ HI2的範圍內的面積。
[0036]可以形成至少一個第二端子110，使得其主體形狀由一組主體形狀中的至少一個形成，其中該組主體形狀可以包括或者包含:立方體、長方體、圓柱體、平行六面體、稜柱體坐寸ο
[0037]在各種實施例中，可以將至少一個第二端子110形成於與至少一個電子部件104對置的和/或者與至少一個管芯的第一側108上的至少一個第一端子106對置的至少一個管芯102的第二側112上。
[0038]至少一個第三端子114至少可以部分地形成於至少一個管芯102的第二側112上。此外，至少一個第三端子114可以導電耦合到至少一個第一導電結構116。至少一個第一導電結構116可以導電耦合到至少一個第二導電結構118。至少一個第二導電結構118可以導電耦合到至少一個第一端子106和/或者至少一個電子部件104，其中至少一個第一導電結構106可以導電耦合到至少一個電子部件104。作為例子，可以形成至少一個第三端子114，使得至少可以部分地與至少一個管芯102的第二側112相鄰並且/或者與至少一個第一導電結構116相鄰，形成至少一個第三端子114，並且因此，通過至少一個第一導電結構116，至少一個第三端子114可以導電耦合到至少一個第二導電結構118，下面將做更詳細的進一步描述。因此，通過至少一個第一導電結構116，可以提供與至少一個管芯102的第一側108和至少一個管芯102的第二側112垂直(或者正交)，從至少一個管芯102的第二側112上的至少一個第三端子114到至少一個管芯102的第一側108的電流流動，並且此外，還通過至少一個管芯102的第一側108上的至少一個第二導電結構118，提供在橫向從至少一個管芯102的第一側108上的至少一個第一導電結構116到至少一個第一端子106和/或者至少一個電子部件104的電流流動。
[0039]利用諸如層沉積、圖形化、熱處理等的至少一種常規處理，可以形成至少一個第三端子114。在各種實施例中，可以將至少一個第二端子110和至少一個第三端子114導電耦合到至少一個電子部件104。
[0040]至少一個第三端子114可以由一組導電材料中的至少一個形成，其中該組導電材料可以包括或者包含:銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、鋁(Al)、鉬(Pt)、鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、鈀(Pd)、鈷(Co)、銦(In)、錫(Sn)銅合金、銀合金、金合金、鋁合金、鉬合金、鈦合金、鉭合金、鎢合金、鎳合金、鈷合金、鑰合金、鈀合金、銦合金、錫合金、銅化合物、銀化合物、金化合物、鋁化合物、鉬化合物、鈦化合物、鉭化合物、鎢化合物、鎳化合物、鑰化合物、鈀化合物、鈷化合物、銦化合物、錫化合物等。
[0041]可以形成至少一個第三端子114，使得其足跡可以是一組幾何形狀中的至少一個，其中該組幾何形狀可以包括或者包含:圓形、方形、矩形、菱形、梯形、平行四邊形、三角形、橢圓形、五邊形、六邊形、八邊形、九邊形、多邊形等。
[0042]可以形成至少一個第三端子114，使得其足跡可以具有從約10 μ m2至約10000μ Hi2的範圍內的，例如，從約10 μ HI2至約1000 μ m2的範圍內的，例如，從約50 μ m2至約5000 μ HI2的範圍內的面積。
[0043]可以形成至少一個第三端子114，使得其主體形狀由一組主體形狀中的至少一個形成，其中該組主體形狀可以包括或者包含:立方體、長方體、圓柱體、平行六面體、稜柱體坐寸ο
[0044]可以形成至少一個第一端子106、至少一個第二端子110和至少一個第三端子114，使得端子106、110和114中的每個都具有不同的足跡、主體形狀和/或者體積。換句話說，在足跡、主體形狀和/或者體積方面，可以將端子106、110和114中的每個端子互相形成得不同。
[0045]儘管在圖1中示出3個端子106、110和114，但是應當明白，至少可以在至少一個管芯102的第一側108上和/或者至少一個管芯102的第二側112上部分地形成3個以上的端子，諸如大量端子。
[0046]可以形成至少一個第一導電結構116，以通過至少一個管芯102提供從至少一個管芯102的第二側112上的第三端子到至少一個管芯102的第一側108的電流流動，並且因此，可以是相對於至少一個管芯102的第一側108和第二側112垂直(或者正交)的電流流動。形成至少一個第一導電結構116，使得至少一個第一導電結構116至少可以部分地在至少一個管芯102的第一側108與至少一個管芯102的第二側112之間延伸，其中可以形成至少一個第一導電結構116，使得可以使位於至少一個管芯102的第一側108和第二側112的至少一個第一導電結構116的兩端導電耦合、互連或者接觸諸如端子、電線、電子部件等的任何導電單元。
[0047]儘管在圖1中示出了一個第一導電結構116，但是應當明白，在至少一個管芯102中可以形成一個或者多個第一導電結構116，諸如多個第一導電結構116。該至少一個第一導電結構116至少可以部分地在至少一個管芯102的第一側108與至少一個管芯102的第二側112之間延伸。
[0048]在各種實施例中，至少可以部分地通過至少一個管芯102形成至少一個第一導電結構116。利用例如矽穿孔(TSV)技術，可以執行形成這種至少一個第一導電結構116。TSV可以是完全穿過至少一個管芯102的垂直導電連接(例如，垂直互連通路，穿孔)。
[0049]在第一步驟，可以利用一組燒蝕方法中的至少一個,形成至少一個第一導電結構116，其中該組燒蝕方法可以包括或者包含:蝕刻(例如，幹法蝕刻或者溼法蝕刻)、等離子蝕刻、反應離子蝕刻、電子束光刻、離子束光刻、雷射鑽孔、雷射燒蝕等。
[0050]隨後，至少可以部分地利用一組導電材料中的至少一個填充至少一個通孔，其中該組導電材料可以包括或者包含:銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、鋁(Al)、鉬(Pt)、鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、鈀(Pd)、鈷(Co)、銦(In)、錫(Sn)銅合金、銀合金、金合金、鋁合金、鉬合金、鈦合金、鉭合金、鎢合金、鎳合金、鈷合金、鑰合金、鈀合金、銦合金、錫合金、銅化合物、銀化合物、金化合物、鋁化合物、鉬化合物、鈦化合物、鉭化合物、鎢化合物、鎳化合物、鑰化合物、鈀化合物、鈷化合物、銦化合物、錫化合物等、包括導電顆粒(例如，納米顆粒)的導電膏、可以利用常規熱處理工藝等進行退火和/或者燒結以進行處置的導電顆粒(例如，納米顆粒)，從而形成至少一個第一導電結構116的一種實現。
[0051]此外，至少一個TSV可以包括沉積在通孔的側壁上的隔離材料的一個或者多個其他層，其中該隔離材料可以包括例如介質材料(例如，高k介質材料)，諸如二氧化矽(S12)、氮化矽(SiN)、氧化鋁(A1203)、氧化鈦(Ti02)、氧化鉭、矽酸鉿、矽酸鋯、二氧化鉿和二氧化
T 口 "Ti* O
[0052]可以形成至少一個第一導電結構116，使得其在至少一個管芯102的第一側108和第二側112上的足跡可以是一組幾何形狀中的至少一個，其中該組幾何形狀可以包括或者包含:圓形、方形、矩形、菱形、梯形、平行四邊形、三角形、橢圓形、五邊形、六邊形、八邊形、九邊形、多邊形等。
[0053]可以形成至少一個第一導電結構116，使得其主體形狀由一組主體形狀中的至少一個形成，其中該組主體形狀可以包括或者包含:立方體、長方體、圓柱體、平行六面體、稜柱體等。
[0054]通過至少一個管芯102，至少可以部分地相對於至少一個管芯102的第一側108和第二側112傾斜地(或者偏斜/歪斜地)形成至少一個第一導電結構116，術語「傾斜」可以描述可以在至少一個管芯102的第一側108和第二側112的兩面上的不同位置形成位於至少一個管芯的第一側108和第二側112上的孔。換句話說，可以形成通孔，使得位於至少一個管芯102的第一側108和第二側112上的引入孔徑可以不互相重疊(或者互相疊合地位於至少一個管芯102的第一側108和第二側112上的相同位置)，並且因此，通過至少一個管芯102，可以傾斜地形成通孔。
[0055]至少可以部分地在至少一個管芯102的第一側108上形成至少一個第二導電結構118。在各種實施例中，在至少一個管芯102的第一側108的上，可以將至少一個第二導電結構118形成為結構化層或者形成為平層。對於結構化層，至少可以部分地利用下面一組結構化方法中的至少一個使至少一個第二導電結構118結構化，其中該組結構化方法可以包括或者包含:蝕刻(例如，幹法蝕刻或者溼法蝕刻)、等離子蝕刻、濺射、雷射燒蝕、反應離子蝕刻、電子束、納米壓印、或者離子束光刻、掃描電化學壓印、熱處理、退火等。
[0056]儘管在圖1中示出了一個第二導電結構118，但是應當明白，至少可以部分地在至少一個管芯102的第一側108的上形成一個或者多個第二導電結構118，諸如多個第二導電結構116。
[0057]在各種實施例中，在至少一個管芯102的第二側112上的空間分離區域上，至少可以部分地形成至少一個第二端子110和至少一個第三端子114，其中可以形成這兩個端子110和114，使得這兩個端子在空間上互相分離。
[0058]在各種實施例中，可以與至少一個第一導電結構116相鄰形成至少一個第三端子114，使得至少一個第三端子114和至少一個第一導電結構116可以互相導電耦合。可以與至少一個管芯102的與形成於至少一個管芯102的第一側108上的至少一個電子部件104和/或者至少一個第一端子106對置的第二側112相鄰，形成至少一個第二端子110，並且此外，可以與至少一個管芯102的第二側112上的和可以形成至少一個第三端子114的區域在空間上分離的區域相鄰，形成至少一個第二端子110。
[0059]在各種實施例中，至少一個第二導電結構118和第一端子106可以獨立地或者公共地形成於至少一個管芯102的第一側108上，使得至少一個第二導電結構118和第一端子106—起基本上可以形成具有相同水平的一個公共平面層。換句話說，至少一個第二導電結構118和第一端子106 —起可以形成一個公共面。
[0060]在各種實施例中，基本上可以獨立地形成至少一個第二導電結構118和至少一個第一端子106，使得至少一個第二導電結構118和至少一個第一端子106互相可以具有不同的水平。至少一個第二導電結構118可以由一組導電材料中的至少一個形成，其中該組導電材料可以包括或者包含:銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、招(Al)、鉬(Pt)、鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、鈀(Pd)、鈷(Co)、銦(In)、錫(Sn)銅合金、銀合金、金合金、鋁合金、鉬合金、鈦合金、鉭合金、鎢合金、鎳合金、鈷合金、鑰合金、鈀合金、銦合金、錫合金、銅化合物、銀化合物、金化合物、鋁化合物、鉬化合物、鈦化合物、鉭化合物、鎢化合物、鎳化合物、鑰化合物、鈀化合物、鈷化合物、銦化合物、錫化合物等。
[0061]至少一個第二導電結構118至少可以導電耦合到至少一個第一導電結構116和至少一個第一端子106，其中利用至少一個第二導電結構118 (或者通過至少一個第二導電結構118),至少一個第一端子106和至少一個第一導電結構116可以在橫向上導電f禹合。
[0062]密封材料120至少可以部分地形成於至少一個管芯102的第一側108上，其中可以形成密封材料120，使得密封材料120至少可以部分地覆蓋至少一個第一端子106和至少一個第二導電結構118。
[0063]密封材料120可以由一組模製材料中的至少一個形成，其中該組模製材料可以包括或者包含:聚酯樹脂、乙烯基酯樹脂、合成樹脂、玻璃纖維、環氧樹脂、聚合物、聚醯亞胺(PI)、聚醯胺(PA)、聚醯胺一醯亞胺(PAI )、聚甲基戊二醯亞胺(PMGI)、SU-8、酚醛樹脂(PF)、聚甲基丙烯酸甲酯(PMMA)、這些密封材料的任意組合等。
[0064]密封材料120可以由一組模製方法中的至少一個形成，其中該組模製方法可以包括或者含有:擠壓模製、旋塗、注塑模製、層壓、傳遞模製、紙型模製(matrix molding)等。
[0065]在各種實施例中，至少一個管芯102的第一側108和第二側112可以包括至少一個導電接觸。換句話說，至少一個管芯102的第一側108和第二側112可以包括至少一個歐姆接觸。
[0066]術語「歐姆接觸」指像歐姆定律一樣具有線性電流一電壓(1-V)曲線的兩個導體之間的連結，並且通常指電子器件內的半導體與載流線之間的連結。歐姆接觸用於使電荷在兩個導體之間雙向流動，而不因為整流或者由於電壓閾值導致的額外功率耗散而妨礙。可能是在進行了退火而改變了半導體金屬的鍵後，沉積仔細選擇的複合物的薄金屬膜，通常構成半導體上的歐姆接觸。一沉積了金屬膜，金屬膜就可以容易地接觸金屬引線，因為金屬一金屬連結始終是歐姆接觸。該通路使得從外部電接入半導體。低電阻的穩定接觸對於集成電路的性能和可靠性至關重要，並且其製備和表徵是電路製造中的主要工作。歐姆接觸製造中的基本步驟是:半導體表面清潔、接觸金屬沉積、圖形化和退火。在各種實施例中，至少在至少一個管芯102的第一側108和第二側112上，可以形成至少一個電鍍的或者化學鍍的觸頭。利用例如化學鍍或者電鍍或者電鍍處理，可以形成歐姆接觸。
[0067]可以利用一組塗敷材料中的至少一個，沉積歐姆接觸，其中該組塗敷材料可以包括或者包含:銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、鋁(Al)、鉬(Pt)、鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、|fi(Pd)、鈷(Co)、銦(In)、錫(Sn)銅合金、銀合金、金合金、招合金、鉬合金、鈦合金、鉭合金、鎢合金、鎳合金、鈷合金、鑰合金、鈀合金、銦合金、錫合金、銅化合物、銀化合物、金化合物、鋁化合物、鉬化合物、鈦化合物、鉭化合物、鎢化合物、鎳化合物、鑰化合物、鈀化合物、鈷化合物、銦化合物、錫化合物等。
[0068]在各種實施例中，至少可以在至少一個管芯102的第一側108和第二側112上，形成至少一個噴鍍觸頭，其中通過進行噴射而至少在至少一個管芯102的第一側108和/或者第二側112上獲得薄膜沉積，可以形成該噴鍍觸頭。
[0069]可以利用一組塗敷材料中的至少一個沉積噴鍍觸頭，其中該組塗敷材料可以包括或者包含:銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、鋁(Al)、鉬(Pt)、鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、|fi(Pd)、鈷(Co)、銦(In)、錫(Sn)銅合金、銀合金、金合金、招合金、鉬合金、鈦合金、鉭合金、鎢合金、鎳合金、鈷合金、鑰合金、鈀合金、銦合金、錫合金、銅化合物、銀化合物、金化合物、鋁化合物、鉬化合物、鈦化合物、鉭化合物、鎢化合物、鎳化合物、鑰化合物、鈀化合物、鈷化合物、銦化合物、錫化合物等。
[0070]在各種實施例中，至少一個管芯102可以具有厚度122，該厚度122可以等於或者小於例如75 μ m，或者可以等於或者小於50 μ m。
[0071 ] 在各種實施例中，可以利用導電跡線，形成至少一個第一導電結構116和/或者至少一個第二導電結構118中的至少一個。
[0072]圖2示出根據各種實施例的布局200。布局200可以包括如上所述的布局100。
[0073]此外，布局200可以包括密封材料220，該密封材料220至少可以部分地形成於至少一個管芯102的第一側108和至少一個側壁上，其中可以形成密封材料220，使得其至少可以覆蓋至少一個管芯102的至少一個第一端子106、至少一個第二導電結構118和/或者至少一個側壁。
[0074]密封材料220可以由一組模製材料中的至少一個形成，其中該組模製材料可以包括或者包含:聚酯樹脂、乙烯基酯樹脂、合成樹脂、玻璃纖維、環氧樹脂、聚合物、聚醯亞胺(PI)、聚醯胺一醯亞胺(PAI)、聚甲基戊二醯亞胺(PMGI)、SU-8、酚醛樹脂(PF)、聚甲基丙烯酸甲酯(PMMA )、這些密封材料的任意組合等。
[0075]密封材料220可以由一組模製方法中的至少一個形成，其中該組模製方法可以包括或者含有:擠壓模製、旋塗、注塑模製、層壓、傳遞模製、紙型模製等。
[0076]圖3示出根據各種實施例的布局300。布局300可以包括如上所述的圖1所示布局100或者圖2所示布局200中的至少一個。
[0077]此外，布局300可以包括再分布層(RDL) 324。RDL 324至少可以形成於至少一個管芯102的第一側108上。此外，RDL至少可以部分地形成於至少一個第二導電結構118上。RDL 324可以由至少一個導電層形成。
[0078]在各種實施例中，RDL 324可以由多層形成，其中多層中的至少一層可以導電，其中多層中的至少另一層可以由至少一個介質材料形成RDL 324的至少一個導電層可以由一組導電材料中的至少一個形成，其中該組導電材料可以包括或者包含:銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、鋁(Al)、鉬(Pt)、鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、鈀(Pd)、鈷(Co)、銦(In)、錫(Sn)銅合金、銀合金、金合金、招合金、鉬合金、鈦合金、鉭合金、鶴合金、鎳合金、鈷合金、鑰合金、鈀合金、銦合金、錫合金、銅化合物、銀化合物、金化合物、鋁化合物、鉬化合物、鈦化合物、鉭化合物、鎢化合物、鎳化合物、鑰化合物、鈀化合物、鈷化合物、銦化合物、錫化合物等。
[0079]RDL 324的至少一個介質層可以由一組介質材料中的至少一個形成，其中該組介質材料可以包括或者含有:二氧化矽(Si02)、氮化矽(SiN)、氧化鋁(A1203)、聚醯亞胺、聚醯胺、氧化鈦(T i O2)、氧化鉭、氧化釔、二氧化鉿、氧化鋯等。
[0080]至少一個DRL 324可以是結構化層。RDL 324可以由下面一組結構化方法中的至少一個形成，其中該組結構化方法可以包括或者包含:蝕刻(例如，幹法蝕刻或者溼法蝕亥IJ)、等離子蝕亥IJ、雷射燒蝕、濺射、電子束、納米壓印、或者離子束光亥IJ、掃描電化學壓印、熱處理、退火等。
[0081]圖4示出用於製造根據各種實施例的布局的方法400。該方法400可以包括:在晶片中形成多個管芯，其中多個管芯中的每個管芯都包括位於晶片的第一側上的至少一個電子部件及第一端子和位於晶片的與第一側對置的第二側上的第二端子，並且每個管芯還可以包括位於管芯的第二側上的第三端子，並且第一側可以是管芯的主處理側(在410);形成通過每個管芯的第一導電結構，該第一導電結構提供通過相應管芯從相應管芯的第二側上的相應第三端子到相應管芯的第一側的電流流動(在420);在每個管芯的第一側上形成在橫向使相應第一端子與相應第一導電結構I禹合的第二導電結構(在430)；以及在晶片的第一側上形成密封結構，該密封結構覆蓋多個管芯(在440)。
[0082]該方法400可以適用於如上所述布局100、200或者300中的至少一個，其中，布局100、200或者300中的至少一個可以形成於晶片中。換句話說，至少一個布局100、200或者300中的多個可以形成於晶片中。因此，多個管芯中的每個管芯都可以具有形成於至少一個管芯中的第一導電結構(例如，通過至少一個管芯)，並且在根據布局100、200或者300的多個管芯中的每個管芯的第一側上，還可以具有第二導電結構和第一端子。
[0083]在各種實施例中，至少一個晶片可以是晶片、晶片的一部分、襯底、襯底的一部分、載體、載體的一部分等。至少一個晶片還可以包括處理晶片、處理襯底、處理載體等中的至少一個。
[0084]至少一個晶片可以由一組半導體材料中的至少一個形成，其中該組半導體材料可以包括或者包含:矽(Si)、碳化矽(SiC)、鍺化矽(SiGe)、鍺(Ge)、α -錫(α-Sn)、硼(B)、硒(Se)、碲(Te)、硫(S)、磷化鎵(GaP)、砷化鎵(GaAs)、磷化銦(InP)、銻化銦(InSb)、砷化銦(InAs)、銻化鎵(GaSb)、氮化鎵(GaN)、氮化鋁(AIN)、氮化銦(InN)、砷化鋁鎵(AlxGa^As)和/或者氮化銦鎵(InxGai_xN)。此外，一個或者多個半導體襯底中的一個或者多個材料可以是下面的周期系的組中的化合物半導體的組中的一個或者多個化合物半導體:I1-V、I1-V1、II1-V1、1-1I1-V1、IV-VI 和 / 或者 V-VI。
[0085]至少一個晶片可以具有第一側和與第一側對置的第二側，其中第一側可以具有可以例如利用至少一個先前前道製程(FEOL)工藝處理的主處理側，並且第二側可以是之後利用諸如薄化(例如，通過研磨晶片)、形成背側金屬化、擴散焊接等的至少一個工藝(例如，後道製程工藝FE0L)處理的一側。
[0086]至少一個晶片可以具有一組幾何形狀中的至少一個的足跡，其中該組幾何形狀可以包括或者包含:圓形、方形、矩形、菱形、梯形、平行四邊形、三角形、橢圓形、五邊形、六邊形、八邊形、九邊形、多邊形等。
[0087]對於圓形晶片，至少一個晶片可以具有在約I mm至約1000 mm的範圍內，例如，在約25 mm至約450 mm的範圍內，例如，在約I mm至約500 mm的範圍內的直徑。
[0088]至少一個晶片可以具有某個厚度，其中該厚度可以是至少一個晶片的第一側與第二側之間的延伸距離。至少一個晶片的厚度可以在約I μπι至約10 mm的範圍內，例如，在約250 μπι至約I mm的範圍內，例如，在約100 μ m至約1000 μπι的範圍內。
[0089]在至少一個晶片中，根據布局100、200或者300，可以形成多個管芯，其中通過後續利用晶片的薄化工藝，使晶片中的管芯與多個管芯分離(例如，切割或者獨立化)，可以形成多個晶片的獨立管芯。
[0090]在各種實施例中，在晶片中可以形成多個管芯，諸如形成陣列結構，其中在晶片中可以形成多個管芯，使得可以使管芯可以在空間上互相分離開預定距離。多個管芯可以形成於晶片上，使得隨後可以在多個晶片之間形成具有預定寬度的一個或者多個溝槽(例如，多個溝槽)。
[0091]在各種實施例中，方法400還可以包括從第二側薄化晶片，以使密封材料機械地保持多個管芯。換句話說，密封材料在薄化之後可以用作輔助載體或者用作多個管芯的支承。作為例子，通過從晶片的第二面研磨晶片，可以執行晶片的薄化。
[0092]如上所述，可以形成密封材料。可以形成密封材料，使得每個管芯都至少部分地可以由至少位於主處理側(或者第一側)上和至少位於至少一個管芯的一個側壁上的密封材料覆蓋，其中密封材料至少可以覆蓋第一端子和至少一個導電結構。換句話說，密封材料可以覆蓋多個管芯中的每個管芯，使得至少一個管芯的至少一個側壁和/或者第一側至少部分地可以由密封材料覆蓋，並且因此，即使在例如通過從晶片的第二側研磨晶片去除晶片材料的情況下，仍可以利用密封保持多個管芯中的每個管芯。
[0093]密封材料可以形成多個管芯的輔助支承(例如，單元支承或者載體)，使得在通過薄化晶片，切割多個管芯後，利用密封材料可以支承或者承載管芯，並且因此，密封材料可以提供或者用作支承或者載體，並且至少在多個管芯的第一側和側壁上，可以用作多個管芯的封裝。換句話說，可以去除晶片材料，使得多個晶片可以在其第二側從晶片材料露出，並且可以將其分割，使得利用密封材料，至少可以在多個管芯的第一側(或者主處理側)和側壁上支承和封裝多個管芯。
[0094]在各種實施例中，方法400還可以包括:在晶片中，在管芯之間形成一個或者多個溝槽，諸如多個溝槽；其中密封材料至少部分地可以形成於溝槽的側壁上。換句話說，至少一個溝槽可以形成於在晶片上形成的多個管芯形成的陣列的至少兩個獨立布局之間。
[0095]多個溝槽可以由一組溝槽形成工藝中的至少一個形成，其中該組溝槽形成工藝可以包括或者包含:機械鋸開、蝕刻(例如，幹法蝕刻和溼法蝕刻)、等離子蝕刻、雷射燒蝕等。
[0096]在各種實施例中，方法400還可以包括:從晶片的第二側去除晶片材料，以至少部分地露出形成於溝槽中的密封材料。
[0097]在各種實施例中，方法400還可以包括:從晶片的第二側去除晶片材料，以至少部分地露出形成於溝槽中的密封材料，其中在從晶片的第二側去除晶片材料後，可以將相應至少一個第二端子和相應至少一個第三端子形成於多個管芯的相應管芯的第二側上，其中相應至少一個第二端子和相應至少一個第三端子可以由如上所述方法中的至少一個方法形成。
[0098]在各種實施例中，從晶片的第二側去除晶片材料可以通過從晶片的第二側對晶片進行薄化來實現，使得密封材料機械地保持多個管芯，從而利用形成於多個管芯之間的溝槽截割(例如，切割)多個管芯，其中多個管芯可以由至少部分地覆蓋位於其第一側(即，主處理側)和至少一個側壁上的多個管芯的密封材料保持在一起。
[0099]在各種實施例中，利用一個處理步驟薄化和截割多個管芯的常規工藝可以實現至少一個管芯和至少部分地覆蓋相應至少第一端子、相應至少第一電子部件以及相應至少一個第二導電結構的密封材料的總厚度，該總厚度可以是例如等於或者小於400 μπι，或者例如等於或者小於300 μ m,或者等於或者小於200 μ m,或者等於或者小於100 μ m,或者例如等於或者小於75 μ m,或者例如等於或者小於50 μπι。
[0100]在各種實施例中，密封材料至少可以部分地覆蓋至少位於第一側面和側壁上的多個管芯中的每個管芯，並且在切割之後，可以提供或者用作多個管芯的每個管芯的封裝，其中可以露出第二側，或者換句話說，多個管芯中每個管芯的第二側基本上沒有密封材料。
[0101]在各種實施例中，方法400還可以包括:在從晶片的第二側去除晶片材料的處理之後，在多個管芯中的至少一個管芯的第二側上形成絕緣層；以及在絕緣層上形成開口，以至少部分地露出相應至少第一導電結構和至少一部分晶片材料；其中以在該開口中，相應至少一個第二端子和相應至少一個第三端子可以形成於多個管芯中的至少一個管芯的相應第二側上。
[0102]在各種實施例中，該開口可以由一組燒蝕方法中的至少一個形成，其中該組燒蝕方法可以包括或者包含:蝕刻(例如，幹法蝕刻或者溼法蝕刻)、濺射、雷射燒蝕、電子束、納米壓印、或者離子束光刻、掃描電化學壓印、熱處理、退火等。
[0103]在各種實施例中，在該開口內，利用諸如層沉積、圖形化、摻雜和/或者熱處理的至少一種常規處理，可以使相應至少一個第二端子和相應至少一個第三端子形成於多個管芯中的至少一個管芯的相應第二側上。
[0104]在各種實施例中，通過分割多個管芯，可以截割(或者切割)密封材料中承載的多個管芯，其中可以利用諸如機械切割、機械鋸開、蝕刻(幹法蝕刻和溼法蝕刻)、雷射切割等的至少一個常規處理執行截割多個管芯。還可以通過在多個管芯之間的多個溝槽截割多個管芯，切割多個管芯，使得多個管芯的側壁可以在切割處理之後由密封材料覆蓋。因此，切割時形成的截口可以小於多個管芯之間的多個溝槽的寬度。
[0105]圖5示出根據各種實施例的電路布局500。電路布局500可以包括:多個晶片502(即，利用多個晶片502可以形成電路布局500)，其中多個晶片502中的每個晶片都可以包括:至少一個管芯550，利用形成於晶片538內或者上的至少一個無摻雜層532和至少一個摻雜層528，可以形成該至少一個管芯550 ;還有至少一個二極體(例如，TVS 二極體、pn 二極體、肖特基二極體等)和/或者至少一個電子器件，可以形成於每個管芯550中或者形成於多個晶片502的每個管芯550的第一側542上；多個溝槽540，可以形成於多個晶片502之間；至少一個第一端子506A、至少一個第二端子506B和至少一個第三端子506C,可以形成於多個晶片502的每個管芯550的第一側542上；至少一個第一導電結構520 (例如，矽穿孔TSV)，可以將該至少一個第一導電結構520形成為要求矽厚度的最終產品的預定深度(例如，形成到等於或者小於75 μ m甚或50 μπι的深度);至少一個第二導電結構508，形成於多個晶片502的每個管芯550的第一側542上並且在橫向上使至少一個第一端子506Α、至少一個第二端子506Β和至少一個第三端子506C與至少一個第一導電結構520導電耦合，其中至少一個第二導電結構508可以通過至少一個導電觸頭544導電耦合到至少一個二極體，並且/或者通過至少一個或者多個導電觸頭518 (例如，3個導電觸頭)導電耦合到至少一個電子器件；至少一個絕緣頂部阻擋層514，可以形成於多個晶片502的第一側542上；多個絕緣阻擋546，可以在橫向上形成該多個絕緣阻擋546，並且該多個絕緣阻擋546位於至少一個二極體與至少一個電子器件之間；以及至少一個底部阻擋層530。
[0106]術語晶片502指包括管芯550和形成於其上的各種電子器件(即，各種層、阻擋、結構、端子、觸頭等)。
[0107]可以將晶片538和多個晶片502的管芯550形成得與上面描述的晶片和至少一個管芯相同。多個502的管芯550可以形成於晶片538中或者上。
[0108]在各種實施例中，至少一個電子器件可以是一組電子器件中的至少一個，其中該組電子器件可以包括或者包含:邏輯器件、二極體(例如，Pn 二極體、TVS 二極體或者肖特基二極體)、電晶體、變阻器、雙極結型電晶體、結型柵極場效應電晶體、場效應電晶體、電阻器、電容器、電感器、晶閘管、功率電晶體、功率金屬氧化物半導體(MOS )電晶體、功率雙極電晶體、功率場效應電晶體、功率絕緣柵極雙極電晶體(IGBT)、MOS受控晶閘管、可控矽整流器、功率肖特基二極體、碳化矽二極體、氮化鎵器件、ASIC、驅動器、控制器、電子濾波器組合、LC鏈路、無源器件、傳感器等。
[0109]在圖5中，示出了至少一部分這種電子器件。至少一個二極體和/或者至少一個電子器件至少可以部分地由各種摻雜區和/或者層(例如，524、526、528、534和/或者536)、絕緣和/或者鈍化阻擋和/或者阻擋層(例如，514、516和/或者546)形成，下面將做更進一步詳細描述。
[0110]如果電子器件可以是可以藉助於串聯電路集成的第二二極體(例如，第二 TVS 二極體)，則電路布局500可以是具有一半容量並且提供雙向阻塞特性的這種雙二極體器件。此外，這種雙二極體布局可以非常對稱。
[0111]形成於多個晶片502的每個管芯550上的各種單元(例如，各種層、端子、觸頭、阻擋、結構等)可以由諸如層沉積、圖形化、摻雜和/或者熱處理的至少一個常規處理形成。
[0112]至少一個底部阻擋層530可以形成於多個晶片502的每個管芯532的摻雜層528和無摻雜層532形成的接口區上，例如，多個晶片502的每個管芯550的摻雜層528和無摻雜層532的Si/Si接口區形成。換句話說，可以形成作為摻雜層528和無摻雜層532的接口區的至少一個底部阻擋層530，使得摻雜層528的電荷載體可以保持在位於至少一個底部阻擋層530上面的摻雜層528中。
[0113]至少一個底部阻擋層530可以具有在約I nm至約I μ m的範圍內，例如，在約3nm至約50 nm的範圍內，例如，在約5 nm至約500 nm的範圍內的厚度。
[0114]在各種實施例中，在多個晶片502的每個管芯550中，可以形成至少兩個摻雜區534和536，其中該區域可以是一組摻雜半導體類型中的至少一個，其中該組摻雜半導體類型可以包括或者包含:p型、η型、P+型、n+型、η—型或者p_型。
[0115]通過利用一組摻雜材料中的至少一個摻雜多個晶片502的每個管芯550的至少一個半導體材料，可以形成至少兩個摻雜區534和536，其中該組摻雜材料可以包括或者包含:磷(P)、砷(As)、銻(Sb)和鉍(Bi)、銦(In)、鎵(Ga)、鋁(Al)、碲(Te)、碳(C)等。
[0116]在各種實施例中，可以通過至少一個底部阻擋層530進入管芯550的無摻雜層523形成至少兩個摻雜區534和536，使得所施加的電場可以使至少兩個摻雜區534和536的電荷載體移動到相鄰層。
[0117]關於摻雜劑的注入量和/或者摻雜劑的種類，至少兩個摻雜區534和536可以不同地摻雜或者相同地摻雜。此外，例如可以在橫向上形成於至少兩個摻雜區534和536之間的一個或者多個阻擋546可以使至少兩個摻雜區534和536互相分離，下面將做更進一步詳細描述。
[0118]可以形成至少兩個摻雜區534和536，使得其足跡可以是一組幾何形狀中的至少一個，其中該組幾何形狀可以包括或者包含:圓形、方形、矩形、菱形、梯形、平行四邊形、三角形、橢圓形、五邊形、六邊形、八邊形、九邊形、多邊形等。
[0119]可以形成至少兩個摻雜區534和536，使得其主體形狀由一組主體形狀中的至少一個形成，其中該組主體形狀可以包括或者包含:立方體、長方體、圓柱體、平行六面體、稜柱體等。
[0120]儘管在圖5中示出了至少兩個典型摻雜區534和536，但是它們並不局限於該數量。應當明白，根據電路布局500中要形成的電子器件的數量，可以形成一個或者多個摻雜區(例如，多個摻雜區)。
[0121]在各種實施例中，可以形成多個晶片502的每個管芯550，使得在至少一個底部阻擋層530和至少兩個摻雜區534和536上，可以形成至少一個摻雜層528，其中摻雜層528可以是一組摻雜半導體類型中的至少一個，其中該組摻雜半導體類型可以包括或者包含:P型、η型、ρ+型、η.型、η_型或者ρ_型。
[0122]儘管圖5中示出應該摻雜層528，但是應當明白，一個或者多個摻雜層528 (例如，多個摻雜層528)至少可以部分地形成於至少一個底部阻擋層530和至少兩個摻雜區534和536上。
[0123]通過利用一組摻雜材料中的至少一個摻雜至少一個摻雜層528的至少一個半導體材料，可以形成至少一個摻雜層528，其中該組摻雜材料可以包括或者包含:磷(P)、砷(As)、銻(Sb)和鉍(Bi)、銦(In)、鎵(Ga)、鋁(Al)、碲(Te)、碳(C)等。
[0124]關於摻雜劑的注入量和/或者摻雜劑的種類，至少一個摻雜層528可以與至少兩個摻雜區534和536不同地摻雜或者相同地摻雜。
[0125]至少一個摻雜層528可以具有在約100 nm至約100 μ m的範圍內，例如，在約10nm至約10 μπι的範圍內，例如，在約100 nm至約10 μπι的範圍內的厚度。
[0126]至少一個無摻雜層532可以具有在約I μπι至約1000 μπι的範圍內，例如，在約50 μ m至約500 μ m的範圍內，例如，在約100 μ m至約500 μπι的範圍內的厚度。
[0127]在各種實施例中，至少兩個另外摻雜區524和526可以形成於至少一個摻雜層528中，其中至少兩個另外摻雜區524和526可以是一組摻雜半導體類型中的至少一個，其中該組摻雜半導體類型可以包括或者包含:Ρ型、η型、P+型、η+型、η_型或者ρ_型。
[0128]關於摻雜劑的注入量和/或者摻雜劑的種類，至少兩個另外摻雜區524和526可以不同地摻雜或者相同地摻雜。此外，關於摻雜劑的注入量和/或者摻雜劑的種類，至少兩個另外摻雜區524和526可以與至少一個摻雜層528和/或者至少兩個摻雜區534和536不同地摻雜或者相同地摻雜。利用至少一個絕緣阻擋546，可以使至少兩個另外摻雜區524和526互相分離，下面將做更進一步詳細描述。
[0129]通過利用一組摻雜材料中的至少一個進一步摻雜至少一個摻雜層528的至少一個半導體材料，可以形成至少兩個另外摻雜區524和526，其中該組摻雜材料可以包括或者包含:磷(P)、砷(As)、銻(Sb)和鉍(Bi)、銦(In)、鎵(Ga)、鋁(Al)、碲(Te)、碳(C)等。
[0130]在各種實施例中,可以形成至少兩個另外摻雜區524和526,使得至少兩個另外摻雜區524和526至少可以部分地與至少一個摻雜層528基本上平地延伸到至少一個摻雜層528 中。
[0131]可以形成至少兩個另外摻雜區524和526，使得其足跡可以是一組幾何形狀中的至少一個，其中該組幾何形狀可以包括或者包含:圓形、方形、矩形、菱形、梯形、平行四邊形、三角形、橢圓形、五邊形、六邊形、八邊形、九邊形、多邊形等。
[0132]可以形成至少兩個另外摻雜區524和526，使得其主體形狀由一組主體形狀中的至少一個形成，其中該組主體形狀可以包括或者包含:立方體、長方體、圓柱體、平行六面體、稜柱體等。
[0133]儘管在圖5中示出了兩個典型另外摻雜區524和526，但是它們並不局限於該數量。應當明白，根據電路布局500中要形成的電子器件的數量，可以形成一個或者多個另外摻雜區(例如，多個摻雜區)。
[0134]在各種實施例中，頂部阻擋層516至少可以部分地形成於至少一個摻雜層528和/或者至少兩個另外摻雜區524和526中的至少一個上。可以形成至少一個頂部阻擋層516，使得多個晶片502中的各種摻雜區的電荷載體可以保持在位於至少一個頂部阻擋層516的下面的預定區域中。
[0135]至少一個頂部阻擋層516可以由一組阻擋層材料中的至少一個形成，其中該組阻擋層材料可以包括或者包含:二氧化矽(Si02)、氮化矽(SiN)、氧化鋁(Α1203)、氧化鈦(Ti02)、由諸如二氧化矽(Si02)、氮化矽(SiN)、氧化鋁(Α1203)、氧化鈦(T12)的至少兩個阻擋層材料形成的層疊、等等。
[0136]至少一個頂部阻擋層516可以具有在約I nm至約I μ m的範圍內，例如，在約5nm至約500 μ m的範圍內，例如,在約I nm至約100 nm的範圍內的厚度。
[0137]在各種實施例中，通過至少部分地進入至少一個摻雜層528中、至少部分地通過至少一個底部阻擋層530、以及至少部分地進入多個晶片502的每個管芯550中，可以相對於至少一個電子部件和/或者至少一個二極體的尺寸，將多個絕緣阻擋546形成為預定深度。可以形成多個絕緣阻擋546，以使至少一個二極體和至少一個電子器件電斷開(或者隔離開)。換句話說，可以形成多個絕緣阻擋546，用於將電路布局500中形成的各種電子器件互相隔離。
[0138]在兩個電子器件(例如，至少一個二極體和/或者至少一個另外電子器件)形成於電路布局500中的這種典型情況下，至少三個絕緣阻擋546可以在互相形成於兩個典型電子器件之間。儘管在圖5中示出了兩個典型電子器件，但是應當明白，一個或者多個電子器件(例如，多個電子器件)可以形成於電路布局500中，並且因此，基於電子器件的數量的三個以上的絕緣阻擋546形成於電路布局500中。
[0139]可以形成在電子器件的互相形成的多個絕緣阻擋546，以使形成於絕緣阻擋546之間的電子器件還與形成於電路布局500中的導電結構絕緣，下面將做更進一步詳細描述。
[0140]多個絕緣阻擋546可以由一組絕緣材料中的至少一個形成，其中該組絕緣材料可以包括或者包含:二氧化矽(Si02)、氮化矽(SiN)、氧化鋁(Al2O3)等。
[0141]多個絕緣阻擋546中的每個絕緣阻擋可以具有某個厚度，其中可以根據對電子器件施加的功率，形成該厚度，使得可以互相屏蔽這些施加電流。多個絕緣阻擋546中的每個絕緣阻擋的厚度可以在約I nm至約I μπι的範圍內，例如，在約10 nm至約100 nm的範圍內，例如，在約50 nm至約500 nm的範圍內。
[0142]可以形成至少多個絕緣阻擋546中的每個絕緣阻擋，使得其足跡可以是一組幾何形狀中的至少一個，其中該組幾何形狀可以包括或者包含:圓形、方形、矩形、菱形、梯形、平行四邊形、三角形、橢圓形、五邊形、六邊形、八邊形、九邊形、多邊形等。
[0143]可以形成至少多個絕緣阻擋546中的每個絕緣阻擋，使得其主體形狀由一組主體形狀中的至少一個形成，其中該組主體形狀可以包括或者包含:立方體、長方體、圓柱體、平行六面體、稜柱體等。
[0144]在各種實施例中，至少一個絕緣頂部阻擋層514至少可以部分地形成於至少一個頂部阻擋層516和至少兩個另外摻雜區524和526上。形成至少一個絕緣頂部阻擋層514和絕緣阻擋546，以對從導電結構508和520形成於至少一個絕緣頂部阻擋層514的下面並且可以形成於絕緣阻擋546之間和至少一個絕緣頂部阻擋層514上面的電子器件電子屏蔽，下面將做更進一步詳細描述。
[0145]儘管在圖5中示出了一個絕緣頂部阻擋層514，但是應當明白，一個或者多個絕緣阻擋層514 (例如，多個絕緣阻擋層514)至少可以部分地形成於至少一個頂部阻擋層516和至少兩個另外摻雜區524和526上。
[0146]至少一個絕緣頂部阻擋層514可以由一組絕緣材料中的至少一個形成，其中該組絕緣材料可以包括或者包含:二氧化矽(Si02)、氮化矽(SiN)、氧化鋁(Al2O3)等。
[0147]至少一個絕緣頂部阻擋層514可以具有某個厚度，其中至少一個絕緣頂部阻擋層514的厚度可以在約I nm至約I μ m的範圍內，例如，在約10 nm至約10 nm的範圍內，例如，在約50 nm至約500 nm的範圍內。
[0148]可以在多個絕緣阻擋546的橫向上形成可以形成為矽穿孔(TSV)的至少一個第一導電結構520，該至少一個第一導電結構520可以包括至少一個電子器件，該電子器件進入至少一個絕緣頂部阻擋層514、至少一個頂部阻擋層516、至少一個摻雜層528、至少一個底部阻擋層530，並且至少部分地進入多個晶片502的某個管芯550的無摻雜層532，其中可以與上面描述的至少一個第一導電結構相同，形成至少一個第一導電結構520(例如，TSV)。此外，可以根據從其第二側薄化多個晶片502後的最初產品的厚度，選擇TSV的預定深度。換句話說，至少一個第一導電結構520的深度可以等於或者大於最終產品的厚度。應當明白，可以形成TSV，以提供從電路布局500的第一側到與第一側對置的第二側的電流。
[0149]此外，可以通過至少一個絕緣頂部阻擋層514形成至少一個導電觸頭544，以使至少一個二極體導電耦合到之後形成於至少一個絕緣頂部阻擋層514上的至少一個第二導電結構508，下面將做更進一步詳細描述。此外，還可以通過至少一個絕緣頂部阻擋層514形成一個或者多個導電觸頭544，下面將做更進一步詳細描述。
[0150]至少一個導電觸頭544可以由一組導電材料中的至少一個形成，其中該組導電材料可以包括或者包含:銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、鋁(Al)、鉬(Pt)、鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、鈀(Pd)、鈷(Co)、銦(In)、錫(Sn)銅合金、銀合金、金合金、鋁合金、鉬合金、鈦合金、鉭合金、鎢合金、鎳合金、鈷合金、鑰合金、鈀合金、銦合金、錫合金、銅化合物、銀化合物、金化合物、鋁化合物、鉬化合物、鈦化合物、鉭化合物、鎢化合物、鎳化合物、鑰化合物、鈀化合物、鈷化合物、銦化合物、錫化合物等。
[0151 ] 可以形成至少一個導電觸頭544，使得其足跡可以是一組幾何形狀中的至少一個，其中該組幾何形狀可以包括或者包含:圓形、方形、矩形、菱形、梯形、平行四邊形、三角形、橢圓形、五邊形、六邊形、八邊形、九邊形、多邊形等。
[0152]可以形成至少一個導電觸頭544，使得其主體形狀可以由一組主體形狀中的至少一個形成，其中該組主體形狀可以包括或者包含:立方體、長方體、圓柱體、平行六面體、稜柱體等。
[0153]此外，可以通過至少一個絕緣頂部阻擋層514形成一個或者多個導電觸頭518(例如，所示的典型三導電觸頭518或者多個導電觸頭518)，以從至少一個電子器件導電耦合到之後形成於至少一個絕緣頂部阻擋層514上的至少一個第二導電結構508，下面將做更進一步詳細描述。
[0154]一個或者多個導電觸頭518可以由一組導電材料中的至少一個形成，其中該組導電材料可以包括或者包含:銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、招(Al)、鉬(Pt)、鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、鈀(Pd)、鈷(Co)、銦(In)、錫(Sn)銅合金、銀合金、金合金、鋁合金、鉬合金、鈦合金、鉭合金、鎢合金、鎳合金、鈷合金、鑰合金、鈀合金、銦合金、錫合金、銅化合物、銀化合物、金化合物、鋁化合物、鉬化合物、鈦化合物、鉭化合物、鎢化合物、鎳化合物、鑰化合物、鈀化合物、鈷化合物、銦化合物、錫化合物等。
[0155]可以形成一個或者多個導電觸頭518，使得其足跡可以是一組幾何形狀中的至少一個，其中該組幾何形狀可以包括或者包含:圓形、方形、矩形、菱形、梯形、平行四邊形、三角形、橢圓形、五邊形、六邊形、八邊形、九邊形、多邊形等。
[0156]可以形成一個或者多個導電觸頭518，使得其主體形狀可以由一組主體形狀中的至少一個形成，其中該組主體形狀可以包括或者包含:立方體、長方體、圓柱體、平行六面體、稜柱體等。
[0157]至少一個第二導電結構508至少可以部分地形成於至少一個絕緣頂部阻擋層514上，其中至少一個第二導電結構508至少可以導電耦合到至少一個第一導電結構520。
[0158]儘管在圖5中示出了一個第二導電結構508，但是應當明白，諸如多個第二導電結構508的一個或者多個第二導電結構508至少可以部分地形成於至少一個絕緣頂部阻擋層514 上。
[0159]通過相應一個或者多個導電觸頭544和518，至少一個第二導電結構508至少可以在橫向上導電耦合到至少一個第一導電結構520和至少一個電子器件和/或者至少一個二極體。
[0160]至少一個第二導電結構508可以由一組導電材料中的至少一個形成，其中該組導電材料可以包括或者包含:銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、招(Al)、鉬(Pt)、鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、鈀(Pd)、鈷(Co)、銦(In)、錫(Sn)銅合金、銀合金、金合金、鋁合金、鉬合金、鈦合金、鉭合金、鎢合金、鎳合金、鈷合金、鑰合金、鈀合金、銦合金、錫合金、銅化合物、銀化合物、金化合物、鋁化合物、鉬化合物、鈦化合物、鉭化合物、鎢化合物、鎳化合物、鑰化合物、鈀化合物、鈷化合物、銦化合物、錫化合物等。
[0161]至少一個第二導電結構508可以具有某個厚度，其中至少一個第二導電結構508厚度可以在約I nm至約I μ m的範圍內，例如，在約50 nm至約500 nm的範圍內，例如，在約100 nm至約500 nm的範圍內。
[0162]在各種實施例中，可以將至少一個第一導電結構520、至少一個第二導電結構508形成為跡線。
[0163]在各種實施例中，至少一個絕緣結構頂層504至少可以部分地形成於至少一個第二導電結構508和至少一個絕緣頂部阻擋層514上。
[0164]儘管在圖5中示出一個絕緣結構頂層504,但是應當明白，一個或者多個絕緣結構頂層504 (例如，多個絕緣結構頂層)至少可以部分地形成於至少一個第二導電結構508和至少一個絕緣頂部阻擋層514上。請注意，第二導電結構508導電耦合第一端子和第一導電結構。
[0165]至少可以部分地形成至少一個絕緣結構頂層504，使得可以任選至少部分地露出至少一個第二導電結構508的預定區域，以形成諸如3個典型端子的一個或者多個各種端子:至少一個第一端子506A、至少一個第二端子506B和至少一個第三端子506C。在各種實施例中，可以省略經過鈍化的開口，因此，可以關閉鈍化。
[0166]具有露出區域的至少一個絕緣結構頂層504可以由一組結構化方法中的至少一個形成，其中該組結構化方法可以包括或者包含:蝕刻(例如，幹法蝕刻或者溼法蝕刻)、等離子蝕亥IJ、濺射、雷射燒蝕、電子束、納米壓印、或者離子束光亥IJ、掃描電化學壓印、熱處理、退火等。
[0167]至少一個絕緣結構頂層504可以由一組絕緣材料中的至少一個形成，其中該組絕緣材料可以包括或者包含:二氧化矽(S12)、氮化矽(SiN)、氧化鋁(Al2O3)等。
[0168]至少一個絕緣結構頂層504可以具有某個厚度，其中至少一個絕緣結構頂層504厚度可以在約I nm至約I μ m的範圍內，例如，在約10 nm至約100 nm的範圍內，例如，在約50 nm至約500 nm的範圍內。
[0169]至少一個溝槽540至少可以部分地形成於在多個晶片502的每個管芯538上形成的兩個單獨晶片502之間。
[0170]可以將至少一個溝槽540形成為比從電路布局的背側進行薄化後的最終產品的要求厚度深的深度，從而使多個晶片502分離。
[0171]至少一個溝槽540可以具有至少基於通過後續切割多個晶片502形成的至少一個截口的寬度的預定寬度。
[0172]至少一個溝槽540可以由一組溝槽形成方法中的至少一個形成，其中該組溝槽形成方法可以包括或者包含:機械鋸開、蝕刻(例如，幹法蝕刻和溼法蝕刻)、等離子蝕刻、雷射燒蝕等。
[0173]至少一個溝槽540可以形成有一組截面形狀中的至少一個，該組截面形狀可以包括或者包含:半圓形、半橢圓形、三角形、方形、矩形、梯形、多邊形等。
[0174]此外，電路布局500可以提供後續形成於最終產品的主處理側上或者與主處理側對置的第二側上的再分布層。
[0175]圖6示出根據各種實施例的電路布局600。電路布局600可以包括上面描述的電路布局500。
[0176]密封材料(例如，模製化合物)至少可以部分地形成於電路布局500上，至少使得多個晶片502中每個晶片都至少可以部分地由密封材料覆蓋。此外，密封材料602可以形成於至少一個溝槽540中，使得多個晶片502中的每個晶片的側壁都可以由密封材料602覆至JHL ο
[0177]在各種實施例中，密封材料602可以覆蓋多個晶片502中的每個晶片和至少一個溝槽540，使得諸如覆蓋層的封閉平層可以形成於多個晶片502。
[0178]密封材料602可以與上面描述的密封材料相同，其中密封材料602可以是模製化合物，諸如通常用於嵌入式晶片級球柵陣列封裝技術。
[0179]在各種實施例中，通過例如壓印、壓制、注漿、注射等，可以將密封材料602形成於大概晶片502上。
[0180]圖7示出根據各種實施例的電路布局700。電路布局700可以包括上面描述的電路布局600。
[0181]電路布局600可以稱為娃模具組合晶片(silicon-mold comb1-wafer),其中在此可以同時使用這兩個術語。矽模具組合晶片具有前側606和與前側606對置的後側602，其中前側606可以是可以形成密封材料602的一側。後側602可以是晶片638的背側。
[0182]隨後，例如通過從後側602將最終產品研磨到預定厚度，薄化電路布局600，其中最終產品的厚度可以例如等於或者小於400 μ m，例如等於或者小於300 μ m，例如等於或者小於200 μ m,例如等於或者小於100 μ m,例如等於或者小於75 μπι,或者例如等於或者小於50 μ m0
[0183]密封材料602可以提供或者用作多個晶片502的輔助支承(或者載體)，使得多個晶片502—起保持在密封材料602中，並且因此，使得其他處理步驟可以考慮到防止另外取放處理多個晶片502。
[0184]電路布局700可以具有前側606和薄化後的後側702。可以露出第一導電結構520的各個區域(例如，TSV)、至少一個二極體和/或者至少一個電子器件的背側706，並且因此，可以露出至少一個第四端子704。
[0185]利用一種露出方法中的至少一個，可以露出至少一個二極體和/或者至少一個電子器件的背側706和至少一個第四端子704，其中該組露出方法可以包括或者包含:蝕刻(例如，幹法蝕刻和溼法蝕刻)、等離子蝕刻、雷射燒蝕、研磨等。
[0186]儘管在圖7中示出了一個第四端子704，但是應當明白，可以根據至少一個第一導電結構520的數量，形成一個或者多個第四端子704 (例如，多個第四端子704)。
[0187]此外，通過將電路布局600薄化到預定厚度，可以單體化或者單獨化多個晶片502，其中該厚度可以是等於或者小於至少一個溝槽540的深度的距離(例如，等於或者小於 50 μ m)。
[0188]薄化了密封材料602機械地保持的多個晶片500後，密封材料602可以提供或者用作輔助支承(或者載體)。
[0189]圖8示出根據各種實施例的電路布局800。電路布局800可以包括上面描述的電路布局700。
[0190]在各種實施例中，通過至少在電路布局700的後側702上的各待用區域上至少部分地形成至少一個鈍化層802，可以鈍化電路布局700的後側702上的待用區域。這些待用區域可以是位於電路布局700的後側702上的區域，其中例如通過鈍化待用區域，可以防止偶發電流流過。
[0191]儘管在圖8中示出了位於多個晶片502中的每個晶片上的一個鈍化層802，但是應當明白，在待用區域上至少可以部分地形成一個或者多個鈍化層802 (例如，多個鈍化層802)。
[0192]至少一個鈍化層802可以由一組鈍化材料中的至少一個形成，其中該組鈍化材料可以包括或者包含:聚合物、聚醯亞胺(PD、聚醯胺(PA)、聚醯胺一醯亞胺(PAI)、聚甲基戊二醯亞胺(PMGI)、SU-8、酚醛樹脂(PF)、聚甲基丙烯酸甲酯(PMMA)、二氧化矽(S12)、氮化矽(SiN)、氧化鋁(Al2O3)、氧化鈦(T12)、氧化鉭、這些材料的任意組合等。
[0193]可以形成至少一個鈍化層802，使得可以露出後側702上的預定有源區域。有源區域可以是後側702上可以提供諸如來自第四端子704或者來自至少一個電子器件的電流流動的區域。
[0194]在各種實施例中，在形成了鈍化層802後，一個或者多個結構化背側金屬矽觸頭(例如，歐姆觸頭)804A和/或者804B可以形成於有源區域上。
[0195]在各種實施例中，利用第一處理步驟，諸如金屬層、金屬合金層或者金屬化合物層的至少一個第一導電層804A可以形成於有源區域上，並且隨後，諸如金屬層、金屬合金層或者金屬化合物層的至少一個第二導電層804B可以任選地形成於第一導電層804A上，其中可以將一個或者多個導電層804A和/或者804B形成為諸如這些導電性的層疊。例如通過電鍍或者化學鍍導電觸頭和/或者利用至少一個濺射處理，可以形成包括例如兩層804A和804B的結構化金屬矽觸頭(例如，歐姆觸頭)，如上所述。
[0196]然而，還可以這樣形成一個或者多個導電層，使得可以形成結構化背側金屬矽觸頭，諸如形成包括多個導電層的層疊的多個導電層。各導電層804A和/或者804B可以由一組金屬中的至少一個形成，其中該組金屬可以包括或者包含:銅(Cu)、銀(Ag)、金(Au)、鎳(Ni)、鋁(Al)、鉬(Pt)、鈦(Ti)、鉭(Ta)、鎢(W)、鑰(Mo)、鈀(Pd)、鈷(Co)、銦(In)、錫(Sn)銅合金、銀合金、金合金、招合金、鉬合金、鈦合金、鉭合金、鶴合金、鎳合金、鈷合金、鑰合金、鈀合金、銦合金、錫合金、銅化合物、銀化合物、金化合物、鋁化合物、鉬化合物、鈦化合物、鉭化合物、鎢化合物、鎳化合物、鑰化合物、鈀化合物、鈷化合物、銦化合物、錫化合物等。
[0197]還可以利用一組結構化方法中的至少一個使結構化金屬矽觸頭結構化，其中該組結構化方法可以包括或者包含:蝕刻(例如，幹法蝕刻或者溼法蝕刻)、等離子蝕刻、濺射、雷射燒蝕、電子束、納米壓印、或者離子束光刻、掃描電化學壓印、熱處理、退火等。
[0198]對於TSV，可以將背側觸頭形成為結構化背側金屬觸頭/矽穿孔觸頭，其中可以與上面描述的結構化金屬矽觸頭相同，形成結構化背側金屬觸頭/矽穿孔觸頭。
[0199]圖9示出根據各種實施例的電路布局900。電路布局900可以包括上面描述的電路布局800。
[0200]在形成了結構化背側觸頭後，可以單體化(例如，切割或者單獨化)多個晶片502。利用一組切割方法中的至少一個，可以執行切割多個晶片502，其中該組切割方法可以包括或者包含:機械切割、機械鋸開、蝕刻(幹法蝕刻和溼法蝕刻)、等離子蝕刻、雷射燒蝕等。
[0201]可以執行切割多個晶片502，使得利用切割方法分離多個晶片502的至少一個截口可以具有可以小於先前形成的至少一個溝槽540的厚度。因此，此外，在切割了多個晶片502之後，密封材料602至少可以部分地覆蓋多個晶片502的每個側壁，並且因此，在切割處理之後，至少可以部分地封裝多個晶片502，其中可以露出包括結構化背側觸頭804A和804B的至少一個後側702。
[0202]在各種實施例中，可以提供一種布局。該布局可以包括:管芯，該管芯包括位於管芯的第一側上的第一端子及至少一個電子部件和位於管芯的與第一側對置的第二側上的第二端子，其中第一側是管芯的主處理側，並且管芯還包括位於第二側上的至少一個第三端子；第一導電結構，提供通過管芯從位於管芯的第二側上的第三端子到管芯的第一側的電流流動；第二導電結構，位於管芯的第一側上，在橫向上使第一端子與第一導電結構耦合；以及密封材料，至少布置於管芯的第一側上，覆蓋第一端子和第二導電結構。
[0203]在各種實施例中，管芯的第一側和第二側可以包括至少一個導電(例如，歐姆)觸頭。
[0204]在各種實施例中，管芯的第一側和第二側可以包括至少一個電鍍的或者化學鍍的導電觸頭。
[0205]在各種實施例中，管芯的第一側和第二側可以包括至少一個噴鍍導電觸頭。
[0206]在各種實施例中，管芯至少可以具有小於或者等於75 μ m的厚度。
[0207]在各種實施例中，至少一個再分布結構可以形成於導電耦合到第一端子的管芯的第一側上。
[0208]在各種實施例中，管芯的至少一個側壁至少部分地可以由密封材料覆蓋。
[0209]在各種實施例中，第一導電結構和第二導電結構中的至少一個可以包括導電導體跡線。
[0210]在各種實施例中，可以提供一種電路布局。該布局可以包括:管芯，該管芯包括位於管芯的第一側上的第一端子及至少一個電子部件和位於管芯的與第一側對置的第二側上的第二端子，該管芯還包括位於第二側上的至少一個第三端子；第一導電結構，提供通過管芯從位於管芯的第二側上的第三端子到管芯的第一側的電流流動；第二導電結構，沉積於管芯的第一側上，並且在橫向上使第一端子與第一導電結構耦合，其中第二導電結構可以由晶片級互連結構形成；以及密封材料，至少布置於管芯的第一側上，覆蓋第一端子和第二導電結構。
[0211]在各種實施例中，管芯的第一側和第二側可以包括至少一個導電(歐姆)觸頭。
[0212]在各種實施例中，管芯的第一側和第二側可以包括至少一個電鍍的或者化學鍍的導電觸頭。
[0213]在各種實施例中，管芯的第一側和第二側可以包括至少一個噴鍍導電觸頭。
[0214]在各種實施例中，管芯至少可以具有小於或者等於75 μ m的厚度。
[0215]在各種實施例中，至少一個再分布結構可以形成於導電耦合到第一端子的管芯的第一側上。
[0216]在各種實施例中，管芯的至少一個側壁至少可以部分地由密封材料覆蓋。
[0217]在各種實施例中，第一導電結構和第二導電結構中的至少一個可以包括導電導體跡線。
[0218]在各種實施例中，提供了一種製造電路布局的方法。該方法可以包括:在晶片中形成多個管芯，每個管芯包括位於晶片的第一側上的第一端子、至少一個電子部件和位於晶片的與管芯的第一側對置的第二側上的第二端子，其中每個管芯還可以包括位於第二側上的至少一個第三端子，並且管芯的第一側可以是管芯的主處理側；形成通過每個管芯的第一導電結構，該第一導電結構提供通過相應管芯從位於管芯的第二側上的相應第三端子到管芯的第一側的電流流動；在每個管芯的第一側上形成第二導電結構，該第二導電結構在橫向上將相應第一端子和相應第一導電結構I禹合；以及將密封材料形成於晶片的第一側上，該密封材料覆蓋多個管芯。
[0219]在各種實施例中，該方法還可以包括:在管芯之間在晶片中形成溝槽；其中密封材料至少可以部分地形成於溝槽的側壁上。
[0220]在各種實施例中，該方法還可以包括從第二側去除晶片材料，以至少部分地露出形成於溝槽中的密封材料。
[0221]在各種實施例中，在從管芯的第二側去除晶片材料的處理之後，第二端子和第三端子可以形成於管芯的第二側上。
[0222]在各種實施例中，該方法還可以包括:在從管芯的第二側去除晶片材料的處理之後，將絕緣層形成於管芯的第二側上；以及在絕緣層中形成開口，以露出第一導電結構和至少一部分晶片材料；其中在開口中，第二端子和第三端子可以形成於管芯的第二側上。
[0223]儘管具體示出了本發明並且參考特定實施例描述了本發明，但是本領域內的技術人員應當明白，在此可以在形式和細節方面進行各種變更，而不脫離所附權利要求書限定的本發明的精神和範圍。因此，本發明的範圍由所附權利要求書指出，並且意在包括落入權利要求書的等同的意義和範圍內的所有變更。
【權利要求】
1.一種布局，包括: 管芯，該管芯包括位於該管芯的第一側上的至少一個電子部件及第一端子和位於管芯的與第一側對置的第二側上的第二端子，第一側是管芯的主處理側，管芯還包括位於第二側上的至少一個第三端子； 第一導電結構，提供通過管芯從位於管芯的第二側上的第三端子到第一側的電流流動； 第二導電結構，位於管芯的第一側上，在橫向上使第一端子與第一導電結構耦合；以及 密封材料，至少布置於管芯的第一側上，覆蓋第一端子和第二導電結構。
2.根據權利要求1所述的布局， 其中管芯的第一側和第二側包括至少一個導電觸頭。
3.根據權利要求1所述的布局， 其中管芯的第一側和第二側包括至少一個電鍍的或者化學鍍的導電觸頭。
4.根據權利要求1所述的布局， 其中管芯的第一側和第二側包括至少一個噴鍍導電觸頭。
5.根據權利要求1所述的布局， 其中管芯至少具有小於或者等於75 μ m的厚度。
6.根據權利要求1所述的布局， 其中至少一個再分布結構布置於管芯的第一側上並且導電耦合到第一端子。
7.根據權利要求1所述的布局， 其中管芯的至少一個側壁藉助於密封材料至少部分地被覆蓋。
8.根據權利要求1所述的電路布局， 其中第一導電結構和第二導電結構中的至少一個包括導電導體跡線。
9.一種電路布局,包括: 管芯，該管芯包括位於管芯的第一側上的至少一個電子部件及第一端子和位於管芯的與第一側對置的第二側上的第二端子， 該管芯還包括位於第二側上的至少一個第三端子； 第一導電結構，提供通過管芯從位於管芯的第二側上的第三端子到管芯的第一側的電流流動； 第二導電結構，沉積在管芯的第一側上並且在橫向上使第一端子與第一導電結構耦合，其中第二導電結構藉助於晶片級互連結構形成； 密封材料，至少布置於管芯的第一側上，覆蓋第一端子和第二導電結構。
10.根據權利要求9所述的電路布局， 其中管芯的第一側和第二側包括至少一個導電觸頭。
11.根據權利要求9所述的電路布局， 其中管芯的第一側和第二側包括至少一個電鍍的或者化學鍍的導電觸頭。
12.根據權利要求9所述的電路布局， 其中管芯的第一側和第二側包括至少一個噴鍍導電觸頭。
13.根據權利要求9所述的電路布局， 其中管芯至少具有小於或者等於50 μ m的厚度。
14.根據權利要求9所述的電路布局， 其中至少一個再分布結構布置於管芯的第一側上並且電耦合到第一端子。
15.根據權利要求9所述的電路布局， 其中管芯的至少一個側壁藉助於密封材料至少部分地被覆蓋。
16.根據權利要求9所述的電路布局， 其中第一導電結構和第二導電結構中的至少一個包括導電導體跡線。
17.一種用於製造電路布局的方法，該方法包括: 在晶片中形成多個管芯，每個管芯包括位於晶片的第一側上的至少一個電子部件及第一端子和位於晶片的與第一側對置的第二側上的第二端子，每個管芯還包括位於第二側上的至少一個第三端子，該第一側是管芯的主處理側； 形成通過每個管芯的第一導電結構，所述第一導電結構提供從位於管芯的第二側上的相應第三端子通過相應管芯到第一側的電流流動； 在每個管芯的第一側上形成第二導電結構，所述第二導電結構在橫向上將相應第一端子和相應第一導電結構稱合；並且 將密封材料形成於晶片的第一側上，所述密封材料覆蓋多個管芯。
18.根據權利要求17所述的方法，還包括: 在管芯之間在晶片中形成溝槽； 其中密封材料至少部分地形成於溝槽的側壁上。
19.根據權利要求18所述的方法，還包括: 從第二側去除晶片材料，以至少部分地露出形成於溝槽中的密封材料，使得密封材料機械地保持多個管芯。
20.根據權利要求19所述的方法， 其中在從第二側去除晶片材料的處理之後，第二端子和第三端子形成於管芯的第二側上。
21.根據權利要求19所述的方法，還包括: 在從第二側去除晶片材料的處理之後，將絕緣層形成於管芯的第二側上； 在絕緣層中形成開口，以露出第一導電結構和至少一部分晶片材料； 其中在開口中，第二端子和第三端子形成於管芯的第二側上。
【文檔編號】H01L23/31GK104517915SQ201410519679
【公開日】2015年4月15日 申請日期:2014年9月30日 優先權日:2013年10月1日
【發明者】C.阿倫斯, T.菲舍爾, E.菲爾古特, A.施門, D.佐吉卡 申請人:英飛凌科技股份有限公司