電晶體及其製作方法
2023-06-01 23:29:01 5
專利名稱：電晶體及其製作方法
技術領域：
本發明涉及半導體技術領域，特別涉及電晶體及其製作方法。
背景技術：
應變記憶技術(Stress Memorization ^Technique，簡稱SMT)以及應力刻蝕阻擋層技術(Mressd-CESL，contact etch stop layer)是現有的提高電晶體載流子遷移率的兩種技術。通過上述兩種技術，在電晶體的溝道區形成穩定應力，提高溝道中的載流子遷移率。所述應力平行於溝道長度方向，可以為延伸應力或壓縮應力。通常拉伸應力可以使得溝道區域中的原子排列更加疏鬆，從而提高電子的遷移率，適用於NMOS電晶體；而壓縮應力使得溝道區域內的原子排布更加緊密，有助於提高空穴的遷移率，適用於PMOS電晶體。請參考圖1 圖3，為現有技術的電晶體的製作方法剖面結構示意圖。首先，參考圖1，提供半導體襯底10，所述半導體襯底10上形成有NMOS電晶體和 PMOS電晶體，所述NMOS電晶體和PMOS電晶體之間具有隔離結構11。所述NMOS電晶體包括 P阱(未示出)、形成於P阱內的NMOS電晶體源/漏區12、位於源/漏區12之間半導體襯底上的NMOS電晶體柵極13 ；所述PMOS電晶體包括N阱(未示出)、形成於N阱內的PMOS 電晶體的源/漏區14、位於源/漏區14之間的PMOS電晶體的柵極15。然後，參考圖2，在所述NMOS電晶體以及PMOS電晶體表面形成覆蓋源/漏區12、 柵極13以及半導體襯底10的應力層16，所述應力層16的材質可以為氮化矽。所述應力層 16可以提供拉伸應力或壓應力。假設所述應力層16提供拉伸應力，對NMOS電晶體產生有益影響。然後，參考圖3，使用掩膜層進行刻蝕，去除PMOS電晶體表面的應力層16，保留位於NMOS電晶體表面的應力層16。然後，進行退火，使得NMOS電晶體表面的應力層16誘發拉伸應力，所述拉伸應力保留在NMOS電晶體中，提高了 NMOS電晶體溝道區載流子(即電子)的遷移率。在退火之後，通常進行刻蝕工藝去除位於NMOS電晶體的柵極13、源/漏區 12以及半導體襯底10的應力層16。在公開號為CN101393894A的中國專利申請中可以發現更多關於現有的MOS電晶體的製作方法。但是，在實際中發現，利用現有的方法形成的電晶體的飽和電流值偏低，影響器件的性能。
發明內容
本發明解決的問題是提供了一種電晶體及其製作方法，所述方法提高了電晶體的飽和電流，改善了器件的性能。為解決上述問題，本發明提供一種電晶體的製作方法，包括提供半導體襯底，所述半導體襯底上形成有半導體層，所述半導體層的晶向與所述半導體襯底的晶向不同；
在所述半導體層上形成偽柵極結構；在所述偽柵極結構兩側的半導體襯底和半導體層內形成源區和漏區；在所述半導體層上形成與所述偽柵極結構齊平的層間介質層；去除所述偽柵極結構、位於所述偽柵極結構下方的半導體層，在所述層間介質層和半導體層內形成開口，所述開口露出下方的半導體襯底；在所述開口內形成金屬柵極結構。可選地，所述電晶體為NMOS電晶體，所述半導體襯底的晶向為(100)，所述半導體層的晶向為(110)。可選地，所述電晶體為PMOS電晶體，所述半導體襯底的晶向為(110)，所述半導體層的晶向為(100)。可選地，所述半導體層的厚度為3 30納米。可選地，還包括進行輕摻雜離子注入，在所述半導體襯底和半導體層內形成輕摻雜區的步驟，所述輕摻雜區位於所述柵極結構兩側。可選地，在所述開口內製作所述金屬柵極結構之前，還包括在所述開口內製作外延層的步驟，所述外延層位於所述金屬柵極結構與半導體襯底之間，所述外延層的晶向與所述半導體襯底的晶向相同。可選地，所述外延層的材質為鍺矽，所述鍺矽中鍺的質量濃度範圍為4 40%。可選地，還包括對所述外延層進行缺陷吸附離子注入的步驟，在所述外延層內形成缺陷吸附離子，所述缺陷吸附離子用於吸附溝道區內的缺陷。可選地，所述缺陷吸附離子注入的摻雜離子為氟離子或氮離子。可選地，所述半導體層的去除方法為溼法刻蝕的方法。可選地，所述溼法刻蝕的方法利用的溶液為鹼性溶液。相應地，本發明還提供一種電晶體，包括半導體襯底，所述半導體襯底上形成有半導體層，所述半導體層的晶向與所述半導體襯底的晶向不同；層間介質層，位於所述半導體層上；開口，位於所述層間介質層和半導體層內，所述開口露出下方的半導體襯底；金屬柵極結構，位於所述開口內；源區，位於所述金屬柵極結構一側的半導體層和半導體襯底內；漏區，位於所述金屬柵極結構另一側的半導體層和半導體襯底內。可選地，所述電晶體為NMOS電晶體，所述半導體襯底的晶向為(100)，所述半導體層的晶向為(110)。可選地，所述電晶體為PMOS電晶體，所述半導體襯底的晶向為(110)，所述半導體層的晶向為(100)。可選地，所述半導體層的厚度為3 30納米。可選地，還包括輕摻雜區，位於所述半導體襯底和半導體層內，且所述輕摻雜區位於所述金屬柵極結構兩側。
可選地，還包括外延層，位於所述金屬柵極結構與半導體襯底之間，且所述外延層位於所述源區和漏區之間，所述外延層的晶向與所述半導體襯底的晶向相同，且所述外延層與所述半導體層齊平。可選地，所述外延層的材質為鍺矽，所述鍺矽中鍺的質量濃度範圍為4 40%。可選地，所述外延層內形成有缺陷吸附離子，所述缺陷吸附離子用於吸附溝道區內的缺陷。可選地，所述缺陷吸附離子為氟離子或氮離子。與現有技術相比，本發明具有以下優點本發明首先在半導體襯底上形成與所述半導體襯底具有不同晶向的半導體層，在所述半導體層上製作偽柵極結構，接著，在所述偽柵極結構兩側的半導體襯底和半導體層內形成源區和漏區；由於所述源區和漏區是形成在所述半導體襯底和半導體層內的，所述源區和漏區之間的半導體襯底和半導體層作為溝道區，所述半導體襯底和半導體層的晶向不同，從而所述半導體襯底和半導體層在所述溝道區產生應力，該應力提高了源區和漏區的載流子的遷移率，從而提高了電晶體的飽和漏電流，改善了半導體器件的性能；進一步優化地，在所述開口內製作所述金屬柵極結構之前，還包括在所述開口內製作外延層的步驟，從而製作的外延層與所述半導體襯底的晶向相同，利用該外延層製作取代半導體層作為溝道區的一部分，可以減小由於半導體層與半導體層的晶向不同在所述溝道區引起的漏電流，並且外可以防止外延層的晶向與所述半導體襯底的晶向不同引起的載流子的遷移速率下降的問題；進一步優化地，還包括對所述外延層進行缺陷吸附離子注入的步驟，在所述外延層內形成缺陷吸附離子，所述缺陷吸附離子用於吸附溝道區內的缺陷，從而防止溝道區的缺陷引起的氧化增強擴散效應，減小器件的漏電流。
圖1 圖3是現有技術的電晶體製作方法剖面結構示意圖；圖4是本發明的電晶體製作方法流程示意圖；圖5 圖11是本發明的電晶體製作方法剖面結構示意圖。
具體實施例方式現有的方法形成的電晶體的飽和電流值偏低，影響器件的性能。經過發明人研究發現，造成所述電晶體的飽和電流值偏低的原因是，電晶體的載流子的遷移率偏低，無法滿足實際的要求，影響了器件的性能。並且，隨著電晶體特徵尺寸的縮小，現有的電晶體的特徵尺寸縮小至45納米範圍，柵介質層的厚度減小，源區和漏區之間的距離縮短，從而使得所述電晶體內存在的漏電流問題也較為嚴重。發明人經過創造性勞動，提出一種電晶體的製作方法，請參考圖4所示的本發明的電晶體製作方法流程示意圖。所述方法包括步驟Si，提供半導體襯底，所述半導體襯底上形成有半導體層，所述半導體層的晶向與所述半導體襯底的晶向不同；
步驟S2，在所述半導體層上形成偽柵極結構；步驟S3，在所述偽柵極結構兩側的半導體襯底和半導體層內形成源區和漏區；步驟S4，在所述半導體層上形成與所述偽柵極結構齊平的層間介質層；步驟S5，去除所述偽柵極結構、位於所述偽柵極結構下方的半導體層，在所述層間介質層和半導體層內形成開口，所述開口露出下方的半導體襯底；步驟S6，在所述開口內形成金屬柵極結構。下面結合具體的實施例對本發明的技術方案進行詳細的說明。為了更好地說明本發明的技術方案，請參考圖5 圖11所示的本發明一個實施例的電晶體製作方法剖面結構示意圖。首先，請參考圖5，提供半導體襯底100，所述半導體襯底100上形成有半導體層 101，所述半導體層101的晶向與所述半導體襯底100的晶向不同。由於所述半導體層101的晶向與所述半導體襯底100的晶向不同，從而在所述半導體層101與所述半導體襯底100之間產生應力。所述應力的類型與所述半導體層101的晶向與所述半導體襯底100的晶向有關係。具體地，當所述半導體襯底100的晶向為(100)，所述半導體層101的晶向為 (110)時，所述半導體襯底100與所述半導體層101之間產生的應力為拉應力，該拉應力能夠提高電子的遷移率，從而有益於提高NMOS電晶體的飽和電流值；當所述半導體襯底100 的晶向為(110)，所述半導體層101的晶向為(100)時，所述半導體襯底100與所述半導體層101之間產生的應力為壓應力，該壓應力能夠提高空穴的遷移率，從而有益於提高PMOS 電晶體的飽和電流值。若要產生足夠的應力，所述半導體層101需要滿足一定的厚度，即所述半導體層 101的厚度需要大於3納米；但是所述半導體層101的厚度也不應過大，以防止無法形成符合要求的電晶體，所述半導體層101的厚度應小於32納米。在上述的厚度範圍內，能夠產生足夠的應力，有效提高載流子的遷移率，同時不會影響電晶體的性能。接著，請參考圖6，在所述半導體層101上形成柵介質層102，在所述柵介質層102 上形成偽柵極103。所述偽柵極103與柵介質層102共同構成偽柵極結構。所述柵介質層102的材質為電學絕緣材質，所述電學絕緣材質優選為氧化矽或氮氧化矽。所述柵介質層102的厚度範圍為3 80埃。所述柵介質層102優選地利用氧化工藝製作。所述偽柵極103的材質為多晶矽。所述多晶矽可以利用化學氣相沉積工藝製作。 所述化學氣相沉積工藝與現有技術相同，作為本領域技術人員的公知技術，在此不做詳細的說明。作為本發明的優選實施例，在偽柵極103形成後，還要在所述偽柵極103和柵介質層102的兩側的半導體層101上形成偽柵極側牆(spacer) 104，所述偽柵極側牆104用於保護所述偽柵極103和柵介質層102。所述偽柵極側牆104可以為單層的氧化矽層或多層的
氧化矽層-氮化矽層-氧化矽層構成的ONO結構。然後，請參考圖7，在所述偽柵極103和柵介質層102兩側的半導體襯底100和半導體層101內形成源區105和漏區106。所述源區105和漏區106通過源/漏離子注入(SD implant)形成。所述源/漏離子注入與現有技術相同，作為本領域技術人員的公知技術，在此不做詳細的說明。所述源區105和漏區106之間的半導體層101和半導體襯底100為溝道區。由於所述半導體層101與所述源區105和漏區106之間產生應力，從而有利於提高所述溝道區的載流子的遷移速率，進而可以提高電晶體的飽和電流。接著，請參考圖8，在所述半導體層101上形成與所述柵極104齊平的層間介質層 107。所述層間介質層107的材質可以為氧化矽、氮化矽、碳化矽或氮氧化矽。接著，請參考圖9，進行刻蝕工藝，去除所述偽柵極103(參考圖8)、柵介質層 102(參考圖8)以及位於所述柵介質層102下方的部分半導體層101，在所述層間介質層 107和半導體層101內形成開口，所述開口露出下方的半導體襯底100。所述開口用於在後續的工藝步驟中製作金屬柵極結構。所述去除的部分半導體層101的寬度等於所述偽柵極結構的寬度。所述偽柵極103和柵介質層102的去除方法可以為幹法刻蝕或溼法刻蝕，若採用幹法刻蝕去除所述偽柵極103和柵介質層102，可以採用含有氟離子、氟離子的等離子體進行刻蝕，若採用溼法刻蝕，可以採用酸性溶液，所述酸性溶液可以為鹽酸、醋酸和硝酸的混合溶液；所述半導體層101的去除方法為溼法刻蝕的方法，所述溼法刻蝕的方法採用鹼性溶液，所述鹼性溶液可以採用KOH溶液，所述鹼性溶液也可以採用氫氧化銨溶液。由於所述刻蝕工藝可能造成位於偽柵極103和柵介質層102兩側的偽柵極側牆 104(參考圖8)損傷，從而可能引起後續形成的金屬柵極結構漏電流。因此，作為本發明的優選實施例，還需要進行刻蝕工藝，去除位於所述偽柵極103和柵介質層102兩側的偽柵極側牆104(參考圖8)，從而露出下方的部分半導體層101。然後，請參考圖10，進行輕摻雜離子注入(LDD implant)，在所述半導體層101和半導體襯底100內形成輕摻雜區108，所述輕摻雜離子注入具有一定的傾斜角度，以能夠控制形成的輕摻雜區108的寬度，防止將摻雜離子注入所述開口下方的半導體襯底100內。作為一個實施例，所述輕摻雜區離子注入的角度範圍為20 45度。然後，請參考圖11，作為優選的實施例，在所述輕摻雜區域108形成後，還需要進行外延工藝，在所述半導體層101內的開口內形成外延層109，所述外延層109的晶向與所述半導體襯底100的晶向相同。所述外延層109的位置與後續形成的金屬柵極結構的位置對應，所述外延層109位於所述源區105和漏區106之間的半導體層101內，且所述外延層 109與所述半導體層101齊平。由於所述外延層109與所述半導體襯底100的晶向相同，利用該外延層109可以作為溝道區的一部分，從而減小由於半導體層與半導體層的晶向不同在所述溝道區引起的漏電流。所述外延層109的材質為半導體材質，作為一個實施例，所述外延層109的材質為
鍺矽，其中鍺的質量濃度為4 40%。在所述外延層109形成後，還要對所述外延層109進行缺陷吸附離子注入的步驟， 在所述外延層109內形成缺陷吸附離子，所述缺陷吸附離子用於吸附溝道區內的缺陷。本實施例中，所述缺陷吸附離子注入的摻雜離子為氟離子或氮離子。所述缺陷吸附離子用於吸附溝道區內的缺陷，從而防止溝道區的缺陷引起的氧化增強擴散效應，減小器件的漏電流。然後，請繼續參考圖11，在所述層間介質層107的開口的側壁上製作金屬柵極側
8牆110，所述金屬柵極側牆110的材質為氧化矽、氮化矽、碳化矽或氮氧化矽。所述金屬柵極側牆110的厚度應小於20納米，以有利於減小電晶體的面積。接著，在所述層間介質層107的開口的側壁和底部製作高K介質層111，所述高K 介質層111的材質可以為氧化鉿、氧化鉿矽、氧化鑭、氧化鋯、氧化鋯矽、氧化鈦、氧化鉭、氧化鋇鍶鈦、氧化鋇鈦或氧化鋁等。其中位於所述開口底部的高K介質層111覆蓋於所述外延層109的表面。由於所述高K介質層111位於所述開口的側壁和底部，從而與現有技術的高K介質層只形成在開口的底部相比，本發明減小了電晶體的漏電流。接著，繼續參考圖11，在所述開口內製作金屬柵極112，所述金屬柵極112與所述層間介質層107、金屬側牆1110、高K介質層111和金屬柵極112齊平。所述金屬柵極112 與所述高K介質層111共同構成金屬柵極結構，所述金屬柵極結構位於所述外延層109上方。經過上述工藝步驟形成的電晶體，請參考圖11所示，所述電晶體包括半導體襯底100，所述半導體襯底100上形成有半導體層101，所述半導體層101 的晶向與所述半導體襯底100的晶向不同；層間介質層107，位於所述半導體層101上；開口，位於所述層間介質層107和半導體層101內，所述開口露出下方的半導體襯底 100 ；金屬柵極結構，位於所述開口內，所述金屬柵極結構包括位於所述開口內的高K 介質層111和金屬柵極112，其中所述高K介質層111位於所述開口的側壁和底部，所述金屬柵極112將所述開口填滿；金屬柵極側牆110，位於所述開口的側壁，且所述金屬柵極結構與所述層間介質層 107之間；源區105，位於所述金屬柵極結構一側的半導體層101和半導體襯底100內；漏區106，位於所述金屬柵極結構另一側的半導體層101和半導體襯底100內。作為本發明優選實施例，所述電晶體還包括外延層109，位於所述金屬柵極結構與半導體襯底100之間，且所述外延層109的位置與所述源區105和漏區106的位置對應，所述外延層109的晶向與所述半導體襯底100 的晶向相同，所述外延層109用於將所述半導體層101內的開口填滿；輕摻雜區108，位於所述半導體襯底100和半導體層101內，且所述輕摻雜區108 位於所述金屬柵極結構兩側。所述外延層109作為電晶體的溝道區，其晶向與所述半導體襯底100的晶向相同， 從而所述外延層109可以電晶體的漏電流，並且可以防止溝道區的晶向與所述半導體襯底 100的晶向不同引起的載流子的遷移速率下降的問題。所述外延層109的材質為鍺矽，其中鍺的質量濃度為4 40%，所述外延層109內有缺陷吸附離子，所述缺陷吸附離子用於吸附溝道區內的缺陷。所述缺陷吸附區內的摻雜離子為氟離子或氮離子。需要說明的是，所述半導體層100的晶向和半導體襯底100的晶向需要根據所述電晶體的類型進行具體的設置，當所述電晶體為NMOS電晶體，所述半導體襯底100的晶向為(100)，所述半導體層101的晶向為(110)，在所述半導體襯底100與半導體層101之間產生的應力為拉應力，從而有利於提高電子的遷移速率，有利於增大NMOS電晶體的飽和電流；當所述電晶體為PMOS電晶體，所述半導體襯底100的晶向為(110)，所述半導體層101 的晶向為(100)，從而有利於提高空穴的遷移速率，有利於增大PMOS電晶體的飽和電流。若要產生足夠的應力，所述半導體層101需要滿足一定的厚度，即所述半導體層 101的厚度需要大於3納米；但是所述半導體層101的厚度也不應過大，以防止無法形成符合要求的電晶體，所述半導體層101的厚度應小於32納米。在上述的厚度範圍內，能夠產生足夠的應力，有效提高載流子的遷移率，同時不會影響電晶體的性能。作為本發明的一個實施例，所述半導體層的厚度為3 30納米。綜上，本發明提供了一種電晶體及其製作方法，所述方法首先在半導體襯底上形成與所述半導體襯底具有不同晶向的半導體層，在所述半導體層上製作偽柵極結構，接著， 在所述偽柵極結構兩側的半導體襯底和半導體層內形成源區和漏區；由於所述源區和漏區是形成在所述半導體襯底和半導體層內的，所述源區和漏區之間的半導體襯底和半導體層作為溝道區，所述半導體襯底和半導體層的晶向不同，從而所述半導體襯底和半導體層在所述溝道區產生應力，該應力提高了源區和漏區的載流子的遷移率，從而提高了電晶體的飽和漏電流，改善了半導體器件的性能；在本發明優選實施例中，在所述開口內製作所述金屬柵極結構之前，還包括在所述開口內製作外延層的步驟，從而製作的外延層與所述半導體襯底的晶向相同，利用該外延層製作取代半導體層作為溝道區的一部分，可以減小由於半導體層與半導體層的晶向不同在所述溝道區引起的漏電流，並且外可以防止外延層的晶向與所述半導體襯底的晶向不同引起的載流子的遷移速率下降的問題；在本發明優選實施例中，還包括對所述外延層進行缺陷吸附離子注入的步驟，在所述外延層內形成缺陷吸附離子，所述缺陷吸附離子用於吸附溝道區內的缺陷，從而防止溝道區的缺陷引起的氧化增強擴散效應，減小器件的漏電流。本發明雖然已以較佳實施例公開如上，但其並不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和範圍內，都可以利用上述揭示的方法和技術內容對本發明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明技術方案的保護範圍。
權利要求
1.一種電晶體的製作方法，其特徵在於，包括提供半導體襯底，所述半導體襯底上形成有半導體層，所述半導體層的晶向與所述半導體襯底的晶向不同；在所述半導體層上形成偽柵極結構；在所述偽柵極結構兩側的半導體襯底和半導體層內形成源區和漏區；在所述半導體層上形成與所述偽柵極結構齊平的層間介質層；去除所述偽柵極結構、位於所述偽柵極結構下方的半導體層，在所述層間介質層和半導體層內形成開口，所述開口露出下方的半導體襯底；在所述開口內形成金屬柵極結構。
2.如權利要求1所述的電晶體的製作方法，其特徵在於，所述電晶體為NMOS電晶體，所述半導體襯底的晶向為(100)，所述半導體層的晶向為(110)。
3.如權利要求1所述的電晶體的製作方法，其特徵在於，所述電晶體為PMOS電晶體，所述半導體襯底的晶向為(110)，所述半導體層的晶向為(100)。
4.如權利要求1所述的電晶體的製作方法，其特徵在於，所述半導體層的厚度為3 30納米。
5.如權利要求1所述的電晶體的製作方法，其特徵在於，還包括進行輕摻雜離子注入，在所述半導體襯底和半導體層內形成輕摻雜區的步驟，所述輕摻雜區位於所述柵極結構兩側。
6.如權利要求1所述的電晶體的製作方法，其特徵在於，在所述開口內製作所述金屬柵極結構之前，還包括在所述開口內製作外延層的步驟，所述外延層位於所述金屬柵極結構與半導體襯底之間，所述外延層的晶向與所述半導體襯底的晶向相同。
7.如權利要求6所述的電晶體的製作方法，其特徵在於，所述外延層的材質為鍺矽，所述鍺矽中鍺的質量濃度範圍為4 40%。
8.如權利要求7所述的電晶體的製作方法，其特徵在於，還包括對所述外延層進行缺陷吸附離子注入的步驟，在所述外延層內形成缺陷吸附離子，所述缺陷吸附離子用於吸附溝道區內的缺陷。
9.如權利要求8所述的電晶體的製作方法，其特徵在於，所述缺陷吸附離子注入的摻雜離子為氟離子或氮離子。
10.如權利要求1所述的電晶體的製作方法，其特徵在於，所述半導體層的去除方法為溼法刻蝕的方法。
11.如權利要求10所述的電晶體的製作方法，其特徵在於，所述溼法刻蝕的方法利用的溶液為鹼性溶液。
12.—種電晶體，其特徵在於，包括半導體襯底，所述半導體襯底上形成有半導體層，所述半導體層的晶向與所述半導體襯底的晶向不同；層間介質層，位於所述半導體層上；開口，位於所述層間介質層和半導體層內，所述開口露出下方的半導體襯底；金屬柵極結構，位於所述開口內；源區，位於所述金屬柵極結構一側的半導體層和半導體襯底內；漏區，位於所述金屬柵極結構另一側的半導體層和半導體襯底內。
13.如權利要求12所述的電晶體，其特徵在於，所述電晶體為NMOS電晶體，所述半導體襯底的晶向為(100)，所述半導體層的晶向為(110)。
14.如權利要求12所述的電晶體，其特徵在於，所述電晶體為PMOS電晶體，所述半導體襯底的晶向為(110)，所述半導體層的晶向為(100)。
15.如權利要求12所述的電晶體，其特徵在於，所述半導體層的厚度為3 30納米。
16.如權利要求12所述的電晶體，其特徵在於，還包括輕摻雜區，位於所述半導體襯底和半導體層內，且所述輕摻雜區位於所述金屬柵極結構兩側。
17.如權利要求16所述的電晶體，其特徵在於，還包括外延層，位於所述金屬柵極結構與半導體襯底之間，且所述外延層位於所述源區和漏區之間，所述外延層的晶向與所述半導體襯底的晶向相同，且所述外延層與所述半導體層齊平。
18.如權利要求17所述的電晶體，其特徵在於，所述外延層的材質為鍺矽，所述鍺矽中鍺的質量濃度範圍為4 40%。
19.如權利要求17所述的電晶體，其特徵在於，所述外延層內形成有缺陷吸附離子，所述缺陷吸附離子用於吸附溝道區內的缺陷。
20.如權利要求19所述的電晶體，其特徵在於，所述缺陷吸附離子為氟離子或氮離子。
全文摘要
本發明提供了一種電晶體及其製作方法，所述方法包括提供半導體襯底，所述半導體襯底上形成有半導體層，所述半導體層的晶向與所述半導體襯底的晶向不同；在所述半導體層上形成偽柵極結構；在所述偽柵極結構兩側的半導體襯底和半導體層內形成源區和漏區；在所述半導體層上形成與所述偽柵極結構齊平的層間介質層；去除所述偽柵極結構、位於所述偽柵極結構下方的半導體層，在所述層間介質層和半導體層內形成開口，所述開口露出下方的半導體襯底；在所述開口內形成金屬柵極結構。本發明提高了載流子的遷移速率，增大了電晶體的飽和電流。
文檔編號H01L29/78GK102543744SQ20101061328
公開日2012年7月4日 申請日期2010年12月29日 優先權日2010年12月29日
發明者三重野文健 申請人:中芯國際集成電路製造(北京)有限公司