疊層陶瓷電子元件及其製造方法
2023-06-30 01:42:21
專利名稱：疊層陶瓷電子元件及其製造方法
技術領域：
本發明涉及一種疊層陶瓷電子元件及其製造方法，特別涉及疊層陶瓷電子元件所包含之內部電極之構造。
背景技術：
作為疊層陶瓷電子元件之一例，存在有疊層陶瓷電容器。對於疊層陶瓷電容器而言，當將其用作表面安裝元件之情形時，期望每單位體積之靜電電容較大，即，可實現小型但大容量。為謀求小型化且大容量化，通常有效的是謀求陶瓷層及內部電極之各個的薄層化,並且謀求位於陶瓷層間之內部電極之多層化。然而，因上述多層化會導致疊層陶瓷電容器之每單位體積中所佔之內部電極之比率增大。其結果為，在陶瓷層部分與內部電極部分之間，燒制步驟中燒結收縮之溫度存在差異，故影響較大，且此情形易產生分層。另外，對構成陶瓷層部分之陶瓷與構成內部電極部分之金屬而言，各自的熱膨脹係數彼此不同。因此，經燒制步驟而獲得的疊層陶瓷電容器中，存在因該熱膨脹係數之差而產生的內部應力。該內部應力隨著由上述多層化導致的內部電極的比率的增加而會進一步變大，因此，成為施加熱應力(熱衝擊)時易產生龜裂的原因。為了解決該課題，例如在日本專利特開2004-111698號公報(專利文獻I)中，記載有使以柱狀延伸之玻璃相呈不連續分布於內部電極的厚度方向。參照圖7，更詳細地說明該構成。圖7為將成為疊層陶瓷電容器的元件本體的疊層體4的一部分放大表示的剖面圖。疊層體4具有包含層疊的多個陶瓷層2及位於陶瓷層2間之內部電極3的疊層構造。內部電極3主要由金屬燒結體6構成，亦觀察到少許空隙7，但於該內部電極3中，在其厚度方向上以柱狀延伸之柱狀玻璃相8呈片斷分布。柱狀玻璃相8是在用以獲得疊層體4的燒制過程中形成的。通過使成為內部電極3的導電性膏中含有玻璃之成分，而於燒制中途使玻璃物在內部電極3之內部及內部電極3與陶瓷層2之界面部分析出，且通過該析出之玻璃物的一部分而形成柱狀玻璃相8。如上所述析出的玻璃物能抑制內部電極3的收縮，減輕內部電極3與陶瓷層2之界面上的熱應力，並且在該界面上，使內部電極3與陶瓷層2彼此易滑動。因此，可緩和成為分層原因的應力，且能難以產生分層或龜裂之類的構造缺陷。然而，在專利文獻I所記載之技術中，柱狀玻璃相8是以貫通於內部電極3之厚度方向的方式而形成的，因此至少在存在柱狀玻璃相8的部分，內部電極3產生中斷的部分。其結果為，就疊層陶瓷電容器而言，亦會造成導致靜電電容降低的與大容量化的要求相反的情況。以上，已對 疊層陶瓷電容器進行了說明，但相同的問題亦存在於疊層陶瓷電容器以外的疊層陶瓷電子元件中。在先技術文獻
專利文獻專利文獻1:日本專利特開2004-111698號公報
發明內容
因此，本發明之目的在於，提供如下的疊層陶瓷電子元件及其製造方法:不會因內部電極的中斷而引起性能降低，另外，在謀求陶瓷層及內部電極之薄層化且謀求多層化之情形時，亦不易產生分層或龜裂之類的構造缺陷。解決問題之技術手段本發明首先關於一種疊層陶瓷電子元件，其是包含具有層疊的多個陶瓷層及位於陶瓷層間之內部電極的疊層體。而且，為了解決上述技術課題，在內部電極中，形成有由陶瓷構成之多個柱狀物。該等柱狀物之特徵在於:使基端位於陶瓷層與上述內部電極之界面上，且使頂端位於內部電極中，呈未貫通於內部電極之厚度方向之狀態。更詳細而言，使內部電極露出於通過沿疊層方向研磨疊層體而獲得之研磨剖面後，通過一面將焦點對準以化學蝕刻溶解去除內部電極後之狀態下之研磨剖面上一面用電子顯微鏡觀察的方法進行觀察時，柱狀物滿足以下條件:(I)柱狀物之基端與陶瓷層接合，頂端是以基端與陶瓷層之接合點為基點而位於內部電極之厚度之20%以上且90%以下的範圍內。(2)在自基端至頂端之50%以上之部分,柱狀物之寬度為0.8 μ m以下。(3)在存在各內部電極的部分，柱狀物之存在比率是每10 μ m的長度為I個以上。本發明之疊層陶瓷電子元件中，在內部電極中，亦可進而形成貫通於該內部電極之由陶瓷構成之貫通體。該情形時，以上述觀察方法進行觀察可知，上述貫通體之佔有面積相對於內部電極之佔有面積之比率為3%以下，此在例如穩定地維持靜電電容之性能之方面為較佳。另外，較佳為柱狀物之主成分及陶瓷層之主成分均為鈦酸鋇系化合物。另外，較佳為內部電極之主成分為鎳。本發明亦關於一種疊層陶瓷電子元件之製造方法。上述疊層陶瓷電子元件例如可通過該製造方法而製造。本發明之疊層陶瓷電子元件之製造方法之特徵在於包含如下步驟:準備未燒制疊層體之步驟，該未燒制疊層體包含層疊的多個未燒制陶瓷層、及位於未燒制陶瓷層間之欲成為內部電極之導電性膏膜；及燒制步驟，其是用以使未燒制疊層體燒結；且，在構成上述導電性膏膜之導電性膏中含有陶瓷粉末，並且，上述燒制步驟之特徵在於包含熱處理之步驟，其是在使自室溫至最高溫度之平均升溫速度為40°C /秒以上之溫度分布下進行熱處理。在本發明之疊層陶瓷電子元件之製造方法中，較佳為導電性膏中含有之陶瓷粉末之平均粒徑為0.2 μ m以下。再者，本說明書中，平均粒徑是對粉末之SEM(scanningelectron microscope,掃描型電子顯微鏡)觀察像進行球形換算並取其粒徑值之平均而得。發明之效果 根據本發明之疊層陶瓷電子元件，在內部電極中分布有多個柱狀物，因此與專利文獻I中記載之技術之情形同樣地，可緩和內部電極與陶瓷層間之熱應力。另外，柱狀物是如一面自陶瓷層與內部電極之界面延伸一面進入內部電極中的釘子(spike)般發揮作用，故而陶瓷層與內部電極之接合除通過界面之相互作用外，亦通過柱狀物而得以強化。因此，可使疊層陶瓷電子元件之耐熱衝擊性提高。因此，在疊層陶瓷電子元件中，難以產生分層或龜裂等構造缺陷。其結果為，可推進陶瓷層與內部電極之薄層化及內部電極之多層化，且可有利地謀求疊層陶瓷電子元件之小型化及高性能化。特別就疊層陶瓷電容器而言，可有利地謀求其小型化且大容量化。另外，根據本發明之疊層陶瓷電子元件之製造方法，在用於內部電極之導電性膏中添加有陶瓷粉末，故而可使內部電極與陶瓷層之燒結開始溫度接近。此亦有助於燒制後難以產生分層或龜裂等之構造缺陷。 作為本發明之特徵性構成之柱狀物，尤其是並未貫通於內部電極之厚度方向受到關注。因此，內部電極於存在柱狀物之部分相對較薄，但並未中斷而是連續的。因此，可將因柱狀物之形成而導致之疊層陶瓷電子元件之性能的降低限制於最小限度，尤其是就疊層陶瓷電容器而言，可避免因柱狀物之形成而導致之靜電電容的降低。
圖1是表示作為本發明之一實施形態中之疊層陶瓷電子元件之一例之疊層陶瓷電容器的剖面圖。圖2是將圖1所示之疊層陶瓷電容器之內部電極放大而示意性表示之剖面圖。圖3是用以說明作為本發明之特徵的柱狀物之定義的剖面圖。圖4是表示對 實驗例中製作之試料I之疊層陶瓷電容器之剖面進行拍攝所得之SEM觀察像的圖。圖5是表示對實驗例中製作之試料4之疊層陶瓷電容器之剖面進行拍攝所得之SEM觀察像的圖。圖6是表示對實驗例中製作之試料6之疊層陶瓷電容器之剖面進行拍攝所得之SEM觀察像的圖。圖7是將專利文獻I中揭示之疊層陶瓷電容器之內部電極放大而示意性表示之剖面圖。符號說明11疊層陶瓷電容器12、31 疊層體13、33、34 陶瓷層14、15內部電極20、21、39 界面22、23、36 柱狀物32研磨剖面35內部電極痕跡37 基端38 頂端
具體實施例方式參照圖1，對作為應用本發明之疊層陶瓷電子元件之一例之疊層陶瓷電容器11的構造進行說明。疊層陶瓷電容器11包含作為元件本體的疊層體12。疊層體12包含層疊的多個陶瓷層13、以及位於陶瓷層13間的多個內部電極14及15。內部電極14與內部電極15交替配置於疊層方向上。在疊層體12的一端面16及另一端面17上，分別露出多個內部電極14及15的各端部，且以將該內部電極14的各端部及內部電極15的各端部分別彼此電性連接的方式形成外部電極18及19。將上述內部電極14及15放大而示意性表示於圖2中。如圖2所示，在內部電極14中，形成有自陶瓷層13與內部電極14之界面20向內部電極14中突出的由陶瓷構成的多個柱狀物22。同樣地，在內部電極15中，形成有自陶瓷層13與內部電極15之界面21向內部電極15中突出的由陶瓷構成的多個柱狀物23。該柱狀物22及23分別以並未貫通內部電極14及15之厚度方向的狀態而沿內部電極14及15的主面方向分布。再者，關於柱狀物22及23之定義，將參照圖3在下文中進行描述。在製造上述疊層陶瓷電容器11時，首先，準備欲成為陶瓷層13的陶瓷生片(ceramic green sheet),在陶瓷生片上,通過印刷而形成將成為內部電極14及15的導電性膏膜。其次，通過將多個陶瓷生片疊層而製作欲成為疊層體12的未燒制疊層體，該未燒制疊層體包含多個未燒制陶瓷層、及位於未燒制陶瓷層間的導電性膏膜。其次，實 施用以使未燒制疊層體燒結之燒制步驟。其次，在經燒結的疊層體12的端面16及17上分別形成外部電極18及19，從而完成疊層陶瓷電容器11。為了可有效且確實地形成上述柱狀物22及23，第一，使為了形成欲成為內部電極14及15的導電性膏膜而使用的導電性膏中含有陶瓷粉末。較佳為該陶瓷粉末與構成陶瓷層13之陶瓷之組成相同或近乎相同，例如，當陶瓷層13之主成分為鈦酸鋇系化合物時，陶瓷粉末之主成分亦為鈦酸鋇系化合物。第二，在上述燒制步驟中，實施應用有使自室溫至最高溫度之平均升溫速度為40°C /秒以上之溫度分布的熱處理步驟。較佳為，上述溫度分布為100°C /秒以上。通過上述條件下之燒制步驟，而使構成導電性膏中所含之陶瓷粉末之陶瓷向陶瓷層13與內部電極14及15之各自之界面20及21附近移動，從而製作出上述柱狀物22及23。該情形時，為了更有效地生成柱狀物22及23，陶瓷粉末之平均粒徑較佳為0.2 μ m以下。因通過上述結構而生成柱狀物22及23，故而柱狀物22及23之組成是與導電性膏中所含之陶瓷粉末之組成實質上為相同。因此，如上所述，當陶瓷層13之主成分為鈦酸鋇系化合物，且陶瓷粉末之主成分為鈦酸鋇系化合物時，柱狀物22及23之主成分亦為鈦酸鋇系化合物。若應用如上所述之使自室溫至最高溫度之平均升溫速度為40°C /秒以上之溫度分布，在陶瓷層13之部分產生較大的二次相(secondary phase)之情形受到極大抑制,其強化陶瓷層13與內部電極14及15之各自之界面，在抑制龜裂方面較為有效。與之相反，假設在將柱狀物22及23作為已產生之較大二次相的一部分而形成的情形時，陶瓷層13與內部電極14及15的各自之界面未得到強化，從而無法過於期待龜裂抑制效果。
再者，由下述實驗例可知，在燒制步驟中的熱處理步驟中，若應用使自室溫至最高溫度之平均升溫速度為小於40°C /秒的較慢之溫度分布，則雖會形成柱狀物，但所形成之柱狀物多成為貫通於內部電極14或15之厚度方向的狀態。另一方面，由下述實驗例可知，在導電性膏中未添加陶瓷粉末之情形時，無論熱處理步驟中之升溫速度如何，均難以形成柱狀物。 在燒制步驟中，較佳為在上述熱處理步驟之前，對未燒制疊層體進行脫脂處理。當內部電極14及15包含Ni之類的賤金屬作為導電成分時，熱處理步驟亦可於供給有相對於賤金屬之平衡氧分壓而為氧化側的環境氣體的環境中實施。另外，在熱處理步驟中，當到達上述最高溫度後，較佳為立即冷卻而並不保持該溫度。成為本發明之特徵的柱狀物應與僅僅突起加以區別。參照圖3可了解柱狀物之定義。圖3中，圖示有通過沿疊層方向研磨疊層體31而獲得之研磨剖面32。在研磨剖面32上，位於陶瓷層33及34間之內部電極與陶瓷層33及34 —並露出，但內部電極成為通過化學蝕刻而被溶解去除的 狀態，內部電極痕跡35 (internal electrode track)如圖3所示。圖3中，圖示有I個柱狀物36，該柱狀物36是通過如上所述的一面將焦點對準研磨剖面32—面用電子顯微鏡進行觀察的觀察方法而觀察到的。再者，柱狀物即便存在於較研磨剖面32更深之處而非研磨剖面32上，只要其是可用電子顯微鏡觀察到，則亦將其作為柱狀物或柱狀物的候補而計數。圖示的柱狀物31中，基端37位於陶瓷層33與內部電極(圖3中，內部電極痕跡35)之界面39上，且頂端38位於內部電極(內部電極痕跡35)中。S卩，柱狀物31中，首先將基端37與陶瓷層33接合。另一方面，頂端38是以基端37與陶瓷層33之接合點為基點而位於內部電極(內部電極痕跡35)之厚度的20%以上且90%以下之範圍內。上述條件成為形成柱狀物之第I必要條件。其次，就柱狀物31之寬度W而言，在自基端37至頂端38之50%以上的部分為
0.8μπι以下。此成為形成柱狀物之第2必要條件。再者，柱狀物31之寬度W如圖3所示，設為在與柱狀物31之中心軸線正交之方向上所測定出之尺寸。自穩定地維持取得靜電電容之觀點而言，柱狀物31之寬度W宜較小，更佳為例如500nm以下。進而，就柱狀物31之存在比率而言，需是在各內部電極存在的部分(內部電極痕跡35)每10 μ m長度為I個以上。再者，雖未圖示，但於內部電極中，亦可進而形成貫通該內部電極之由陶瓷構成之貫通體。該情形時，在以上述觀察方法進行觀察時，貫通體之佔有面積相對於內部電極之佔有面積之比率為3%以下，此在穩定地維持取得靜電電容之方面為較佳。如上所述，當本發明是關於圖1所示之疊層陶瓷電容器11時，陶瓷層13由介電陶瓷構成。然而，本發明之應用並不限於疊層陶瓷電容器，亦可為除此之外的電感器、熱敏電阻器、壓電元件等。因此，根據疊層陶瓷電子元件之功能，除介電陶瓷外，陶瓷層亦可由磁性陶瓷、半導體陶瓷、壓電體陶瓷等構成。另外，圖1所示之疊層陶瓷電容器11是包含2個外部端子18及19的2端子型，但對於多端子型的疊層陶瓷電子元件，亦可應用本發明。以下，對於為了確認本發明之效果而實施之實驗例進行說明。
(A)陶瓷原料粉末之製作準備BaC03粉末與Ti02粉末，以Ba/Ti重量比為1.001之方式稱量粉末，其次，利用使用有Zr02球之研磨機進行溼式混合粉碎處理。乾燥後，加熱至900°C以上之溫度，製作平均粒徑為0.20 μ m之BaTi03粉末。對該BaTi03粉末100莫耳份，分別以粉末之形式而添加0.6莫耳份之Dy203、1.2莫耳份之MgC03、0.2莫耳份之MnC03、及1.0莫耳份之BaC03，進而添加以Si02換算為0.7莫耳份之Si02溶膠，其次，利用使用有Zr02球之球磨機進行混合粉碎處理，製作陶瓷原料粉末。(B)內部電極用導電性膏之製作關於表I所示之試料I 3及6中之內部電極用導電性膏，以如下方式進行製作。向「(A)陶瓷原料粉末之製作」步驟之中途所製作之平均粒徑為0.2 μ m之BaTi03粉末中添加松油醇而形成混合物,對該混合物通過使用有Zr02球之球磨機進行分散混合處理，獲得陶瓷漿料。其次，準備平均粒徑為0.25 μ m之Ni粉末，將Ni粉末與上述陶瓷漿料混合，以使陶瓷漿料中之BaTi03相對於Ni粉末100重量份成為10重量份，進而，將有機媒劑(organicvehicle)(乙基纖維素 / 松油醇=1/9 (重量比))(ethyl cellulose/terpineol=l/9 (ratioby weight))與松油醇混合，並使用三輥研磨機對其等進行分散混合處理，由此製作表I所示之「向內部電極添加陶瓷」為「有」之試料I 3及6中之內部電極用導電性膏。另一方面，關於表I所示之「向內部電極添加陶瓷」為「無」之試料4及5中之內部電極用導電性膏，是通過將平均 粒徑為0.25 μ m之Ni粉末、有機媒劑(乙基纖維素/松油醇=1/9(重量比))、及松油醇混合，並使用三輥研磨機對其等進行分散混合處理而製作。(C)疊層陶瓷電容器之製作向在「(A)陶瓷原料粉末之製作」步驟中所製作之陶瓷原料粉末中添加聚縮丁醛系黏合劑與增塑劑(polybutyral-based binder and plasticizer),進而添加甲苯與乙醇(toluene ethyl alcohol),並利用使用有Zr02球之球磨機對其等進行分散混合處理由此漿料化，將所得之漿料通過凹版印刷塗布機而成形為薄片狀，獲得生片。其次，在上述生片上，網版印刷「(B)導電性膏之製作」步驟中所製作之內部電極用導電性膏，從而形成成為內部電極之導電性膏膜。其後，將形成有導電性膏膜之生片，以使導電性膏膜之引出之側彼此不同之方式疊層350片，進而以將其夾入的方式將未形成導電性膏膜的外層部用生片僅堆積特定片數，因此製作疊層體塊。以通過燒結而緻密化後之平面尺寸為2.0mmX 1.25mm之方式將該疊層體塊切開，從而獲得多個未燒制疊層體。將以此方式獲得之未燒制疊層體於N2氣流中以280°C之溫度進行熱處理，燃燒並去除黏合劑(binder)。對於試料I 4，繼而在N2-H2-H20氣流中燃燒去除黏合劑，直至以碳換算而成為IOOOppm以下為止。其後，對於試料I 4，在N2中，以表I之「升溫速度」之欄所示之平均升溫速度而升溫至最高溫度即1220°C為止，並立即進入冷卻步驟而並不以該溫度保持。對於試料5及6，在N2-H2-H20氣流中，如表I之「升溫速度」之欄所示，以10°C /分之平均升溫速度升溫至1220°C為止，並以此時之氧分壓為10-9.6MPa之條件保持I小時，其後，進入冷卻步驟。對以此方式獲得之燒結後之疊層體，在引出有內部電極之端面部形成外部電極。更詳細而言，塗布以銅為主成分之導電性膏，以800°C進行燒接，藉此形成基底層，並於其上通過溼式電鍍而形成鍍Ni膜及鍍Sn膜。以上述方式而獲得各試料之疊層陶瓷電容器。所獲得之疊層陶瓷電容器之內部電極間之陶瓷層之厚度約為2 μ m。⑶評價(I)內部電極中之柱狀物之形成狀態通過樹脂固化研磨而使疊層陶瓷電容器之疊層體剖面露出，通過化學蝕刻而溶出並去除剖面表層之內部電極，並利用掃描型電子顯微鏡(SEM)觀察柱狀物之形成狀態。在觀察時，如上所述，通過蝕刻而去除內部電極之原因在於，若研磨剖面上存在內部電極，則僅可觀察到位於研磨剖面上之柱狀物，而難以觀察到遍及陶瓷層與內部電極之整個界面上的柱狀物之形成狀態。表I之「內部電極中之柱形成狀態」之欄中顯示有觀察結果。「非貫通」是表示以未貫通於內部電極之厚度方向的狀態而形成柱狀物，「貫通」是表示以貫通於內部電極之厚度方向的狀態而形成柱狀物(貫通體)，「非形成」是表示未形成柱狀物。
另外，作為代表例，將試料1、試料4及試料6之SEM觀察像分別示於圖4、圖5及圖6中。(2)分層 / 龜裂產生率(Incidence of Delamination/Cracking)通過金屬顯微鏡觀察來觀察疊層陶瓷電容器之外觀，評估有無產生龜裂。進而，
通過樹脂固化研磨而使疊層陶瓷電容器之疊層體之剖面露出，評估有無產生分層及/或龜
m
ο對100個試料進行上述評估，求出產生分層及/或龜裂之試料數之比率。將其結果示於表I之「燒制後之分層、龜裂產生率」之欄中。(3)靜電電容使用LCR (電感、電容、電阻)儀，在120Hz、0.5Vrms之條件下測定各試料之疊層陶瓷電容器之靜電電容。表I之「靜電電容」之欄中，顯示100個疊層陶瓷電容器之平均值。(4)熱衝擊試驗實施將各試料之疊層陶瓷電容器浸潰於溫度為325°C之焊錫槽中2秒鐘之熱衝擊試驗，且通過金屬顯微鏡觀察來評估有無產生龜裂。對100個試料進行該評估，求出產生龜裂之試料數之比率。將其結果示於表I之「熱衝擊試驗之龜裂產生率」之「I次試驗」之欄中。另外，其間一面進入10分鐘冷卻之步驟，一面反覆進行5次上述熱衝擊試驗後，同樣地，通過金屬顯微鏡觀察而評估有無產生龜裂，求出100個試料中之龜裂產生試料數之比率。將其結果示於表I之「熱衝擊試驗之龜裂產生率」之「連續5次試驗」之欄中。[表I]
權利要求
1.一種疊層陶瓷電子元件，其包含疊層體，該疊層體具有層疊的多個陶瓷層及位於上述陶瓷層間的內部電極， 在上述內部電極中，形成有由陶瓷構成的多個柱狀物，柱狀物的基端位於上述陶瓷層與上述內部電極的界面，且其頂端位於上述內部電極中， 使上述內部電極從通過沿疊層方向研磨上述疊層體而獲得的研磨剖面露出後，通過一面將焦點對準以化學蝕刻溶解並去除上述內部電極後的狀態下的上述研磨剖面、一面使用電子顯微鏡進行觀察的觀察方法進行觀察時， (1)上述柱狀物的上述基端與上述陶瓷層接合，以上述基端與上述陶瓷層的接合點為基點時，上述頂端位於上述內部電極之厚度的20%以上且90%以下的範圍內， (2)在自上述基端至上述頂端的50%以上的部分，上述柱狀物的寬度為0.8μπι以下， (3)在存在有各上述內部電極的部分，上述柱狀物的存在比率是每10μ m長度中為I個以上。
2.如權利要求1所述的疊層陶瓷電子元件，其中在上述內部電極中，進而形成有貫通該內部電極的由陶瓷構成的貫通體，當以上述觀察方法進行觀察時，上述貫通體的佔有面積與上述內部電極的佔有面積之比率為3%以下。
3.如權利要求1或2所述的疊層陶瓷電子元件，其中上述柱狀物的主成分及上述陶瓷層的主成分均為鈦酸鋇系化合物。
4.如權利要求1至3中任一項所述的疊層陶瓷電子元件，其中上述內部電極的主成分為鎳。
5.一種疊層陶瓷電子元件的製造方法，其包含如下步驟: 準備未燒制疊層體的步驟，該未燒制疊層體包含層疊的多個未燒制陶瓷層、和位於上述未燒制陶瓷層間的將成為內部電極的導電性膏膜；和 燒制步驟，其用以使上述未燒制疊層體燒結， 在構成上述導電性膏膜的導電性膏中含有陶瓷粉末， 上述燒制步驟包含熱處理的步驟，該熱處理步驟中使自室溫至最高溫度的平均升溫速度為40°C /秒以上的溫度分布下進行熱處理。
6.如權利要求5的疊層陶瓷電子元件的製造方法，其中上述導電性膏中含有的上述陶瓷粉末的平均粒徑為0.2 μ m以下。
全文摘要
本發明提供一種難以產生分層或龜裂且能較高地維持靜電電容之疊層陶瓷電容器。本發明之疊層陶瓷電容器(11)包含具有疊層的多個陶瓷層(13)及位於陶瓷層(13)間之內部電極(14、15)的疊層體(12)，在內部電極(14、15)中，形成有由陶瓷構成之多個柱狀物(22、23)，該等多個柱狀物(22、23)自陶瓷層(13)與內部電極(14、15)之界面(20、21)向內部電極(14、15)中突出，但並未貫通於內部電極(14、15)之厚度方向。
文檔編號H01G4/30GK103229260SQ20118005678
公開日2013年7月31日 申請日期2011年11月8日 優先權日2010年11月24日
發明者和田博之, 平田陽介, 平松隆, 齊藤義人, 辻英昭, 鵜飼洋行 申請人:株式會社村田製作所