一種fpga加密的內部實現方法
2023-09-18 14:38:40 1
一種fpga加密的內部實現方法
【專利摘要】本發明涉及通信領域，特別設計FPGA邏輯設計領域，具體指一種FPGA加密的內部實現方法。本發明的FPGA內部包括解密模塊及功能模塊；其中解密模塊負責解密工作，並通過控制信號線與功能模塊相連；解密模塊通過控制信號線控制功能模塊的工作狀態，當解密正確之後，解密模塊開啟功能模塊，使功能模塊正常工作；功能模塊正常工作之後不再進行解密驗證。本發明，能夠保證降低了FPGA的邏輯佔用，提高了系統的系統資源利用率；另外本發明引入配置參數檢驗，相當於二次解密的過程提高了系統加密的安全性。本發明避免和阻止邏輯代碼在FPGA加載過程被捕獲、分析及複製的情況，保護了開發者的核心技術，具有廣泛的應用前景。
【專利說明】—種FPGA加密的內部實現方法
【技術領域】
[0001]本發明涉及FPGA邏輯設計領域，特別涉及一種FPGA加密實現方法。
【背景技術】
[0002]TDMoIP是通過IP網絡來承載TDM業務的接入設備，廣泛用於3G/4G傳輸網絡中接入2G業務，實現2G業務的兼容和過渡。CES電路仿真是TDMoIP設備核心技術，由於技術難度非常高，目前全球掌握CES核心技術的公司只有幾家。研發公司在研發的CES方案形成TDMoIP系列產品時，如何保護核心技術非常關鍵。對系統核心技術進行加密也就顯得尤為重要，通過對比分析常規加密方案，發現採用的FPGA系統加密及參數配置方法是保護系統核心技術最為有效的方式之一。
[0003]FPGA (Field Programmable Gate Array)現場可編程門陣列是最常用的複雜通信系統電路開發方式，CES電路仿真系統通常包含由CPU (Central Processing Unit)中央處理器、SWITCH交換、FPGA現場可編程門陣列，其中CPU主要負責數據處理、SWITCH主要負責上下行數據交換、FPGA主要負責系統邏輯處理。系統上電時，CPU從外部存儲器FLASH中讀取FPGA邏輯代碼，對FPGA進行加載，FPGA正常加載後，系統進入正常工作狀態。而現有技術很容易在CPU對FPGA加載過程捕獲邏輯代碼，進行分析和複製。
[0004]目前通過外接加密晶片來實現FPGA的加密，被廣泛使用，其原理為:FPGA外接專用加密晶片，如美信DS28E01，當系統上電後，DS28E01會產生一個由密鑰、隨機數、器件全球唯一識別號及附加數據在內的HASH運算結果，即160位的MAC (消息驗證碼)，同時，FPGA內部也會同安全存儲器一樣進行包含密鑰、隨機數、器件識別號及附加數據在內的HASH計算，並產生一個期望的MAC，然後在FPGA內對這兩個MAC進行比較，如果一樣，則FPGA認為電路「合法」，此時FPGA進入正常工作狀態，運行FPGA配置數據中的所有功能；如果兩個MAC不一致，FPGA進入非正常狀態，只執行部分功能。這種專用加密晶片採用國際通用算法，實現簡單，目前被廣泛應用。
[0005]但是DS28E01不適合CES電路仿真系列產品的參數配置控制，而且很多時候用戶只希望對FPGA系統工作進行加密控制，而不需要對所有運行過程進行加密驗證，以降低FPGA邏輯佔用，提高系統資源利用率，此時現有的FPGA加密方式就不能很好的滿足上述要求。
【發明內容】
[0006]本發明的目的是提供一種FPGA加密的內部實現方法，只需要在系統運行前進行解密驗證，而當解密完成，系統正常工作後，不再進行解密驗證，FPGA的邏輯佔用少，提高了系統的資源利用率。
[0007]基於上述發明目的，提供如下技術方案:
一種FPGA加密的內部實現方法，其中FPGA與加密晶片相連接，並將FPGA的加密信息及配置參數存儲與加密晶片中，通過加密晶片與FPGA相互通信，實現FPGA的密碼匹配及參數配置。
[0008]其中FPGA內部，包括解密模塊及功能模塊，其工作過程為系統上電後，解密模塊的運行指令被加載到FPGA的解密模塊中，在FPGA未完成解密工作時，所有FPGA內部的功能模塊處於關閉狀態，只有當解密模塊解密正確之後有解密模塊發出一個使能信號，開啟功能模塊，FPGA才進入正常工作狀態，正常工作後，解密模塊不再運行，這樣只是在系統工作的初期進行解密驗證，而且只需要解密模塊負責解密工作即可，降低了 FPGA的邏輯佔用，提高系統資源利用率。
[0009]具體的，FPGA內部的功能模塊包括，LIU、El-Deframer /El-Framer、包封裝/包解封裝、100/1000Ethenet接口、PHY接口、El告警接口、CAS信令處理、存儲器管理、全局輸入處理以及CPU接口。上述功能模塊均通過使能信號線與FPGA內部的解密模塊相連，當解密模塊工作解密未完成或者解密不正確時，上述功能模塊都處於關閉狀態，只有當解密模塊解密正確時，由解密模塊發送使能信號到上述模塊中，開啟上述模塊，使整個系統正常工作。
[0010]具體的，FPGA內部的解密模塊與加密晶片的信號傳輸關係為:
解密模塊通過SCR_TXC向加密晶片發送時鐘信號，解密模塊通過C0MM_D0向加密晶片發送數據信號；
相應的加密晶片通過C0MM_DI向解密模塊發送數據信號，加密晶片通過SCR_TFS向解密模塊發送加密數據頭，加密晶片還通過SCR_RXD向解密模塊發送加密數據信號；
當解密過程成功後解密模塊通過RST-MODE向FPGA內部的功能模塊發出使能信號，開啟各個功能模塊，使之正常工作。
[0011]進一步的，FPGA內部的解密過程，包含如下步驟:
(I)、系統上電，RESET復位FPGA與加密晶片；FPGA功能模塊使能RST-MODE為低電平，LIU,El-Deframer /E1-Framer、包封裝 / 包解封裝、100/1000Ethenet 接口、PHY 接口、El 告警接口、CAS信令處理、存儲器管理、全局輸入處理、CPU接口功能模塊處於關閉復位狀態。
[0012](2)、加密模塊根據外時鐘產生解密時鐘SCR_TXC，並將該時鐘信號傳輸到加密晶片中；加密晶片密鑰在解密時鐘SCR_TXC下工作，加密晶片根據自定義的密鑰多項式，比如說:X127+ X125+ X43+ X41+ X30+ X27+ X18+ X14+ X12+ X11+ X7+ X3+ X2+1 結合產品配置 ID 號，產生加密擾碼SCR_RXD ;(自定義多項式的算法相對與常用的HASH算更加靈活多變，同時結合產品的配置ID號，作為加密擾碼的計算參數，巧妙的解決了系統加密及產品參數識別的雙重功效，同時加強了系統加密的安全性)。
[0013](3)、解密模塊接收由加密晶片所發出的加密擾碼SCR_RXD，經解密多項式X127+X125+ X43+ X41+ X30+ X27+ X18+ X14+ X12+ X11+ X7+ X3+ X2+l，還原出產品配置 ID ;如果還原出產品配置ID正確，解密處理模塊解密成功，FPGA通過C0MM_D0向加密晶片發送數據請求讀取產品配置信息；如果還原的ID不正確，解密處理模塊解密不成功，FPGA各功能模塊仍處理關閉復位狀態。
[0014](4)、加密晶片通過C0MM_DI向解密模塊發送產品配置數據(配置數據包括:E1路數、工作模式(匯聚/點對點)、時鐘恢復精度等級、工作寄存器默認參數、產品出廠序列ID)，解密模塊將所接收到的產品配置數據與其中存儲的產品配置數據進行匹配驗證。
[0015](5)、如果產品配置數據匹配驗證成功，FPGA功能模塊使能RST-MODE變為高電平，開啟FPGA各功能模塊，否則FPGA各功能模塊仍處於關閉復位狀態；產品參數的配置驗證過程，相當於系統二次解密的過程，這樣的方式增加了系統的加密的可靠性，同時也將產品的配置參數納入系統的解密驗證中，使得針對不同系列的產品的系列智慧財產權的保護找到有效的管理途徑。
[0016](6)、FPGA進入正常工作狀態後，系統不再進行解密驗證，解密處理模塊始終保持FPGA各模塊處於開啟工作狀態。
[0017]進一步的，在上述步驟(3)中，在接收由加密晶片所發出的加密擾碼SCR_RXD之前，解密模塊通過SCR_TFS獲取加密晶片所發出的加密數據頭，並檢測定位加密數據頭，定位加密數據頭可以更好的確定解密數據信息的內容，避免加密信息的漏檢和誤檢。
[0018]與現有技術相比，本發明的有益效果:本發明提供一種FPGA加密的內部實現方法，本發明的FPGA內部包括解密模塊及功能模塊；其中解密模塊負責解密工作，並通過控制信號線與功能模塊相連；解密模塊通過控制信號線控制功能模塊的工作狀態，當解密正確之後，解密模塊開啟功能模塊，使功能模塊正常工作；功能模塊正常工作之後不再進行解密驗證。本發明，能夠保證降低了 FPGA的邏輯佔用，提高了系統的系統資源利用率；另外本發明引入配置參數檢驗，相當於二次解密的過程提高了系統加密的安全性。本發明避免和阻止邏輯代碼在FPGA加載過程被捕獲、分析及複製的情況，保護了開發者的核心技術，具有廣泛的應用前景。
[0019]本發明的目的是通過加密晶片私有算法加密和參數配置處理，實現系統加密安全可靠的情況下，可向客戶開放FPGA邏輯代碼，便於設備的更新維護和管理，很好解決了 CES電路仿真系列產品智慧財產權保護和參數配置問題。
[0020]【專利附圖】
【附圖說明】:
圖1為FPGA加密系統的模塊連接示意圖。
[0021]圖2為FPGA加密模塊與加密晶片信號傳輸示意圖。
[0022]圖3為FPGA內部加密模塊和功能模塊連接示意圖。
[0023]圖4為FPGA加密流程示意圖。
【具體實施方式】
[0024]下面結合試驗例及【具體實施方式】對本發明作進一步的詳細描述。但不應將此理解為本發明上述主題的範圍僅限於以下的實施例，凡基於本
【發明內容】
所實現的技術均屬於本發明的範圍。
[0025]本發明的目的是提供一種FPGA加密的內部實現方法，只需要在系統運行前進行解密驗證，而當解密完成，系統正常工作後，不再進行解密驗證，FPGA的邏輯佔比小，提高了系統的系統資源利用率。
[0026]一種FPGA加密的內部實現方法，如圖1所示:其中FPGA與加密晶片相連接，並將FPGA的加密信息及配置參數存儲與加密晶片中，通過加密晶片與FPGA相互通信，實現FPGA的密碼匹配及參數配置。
[0027]其中FPGA內部包括解密模塊及功能模塊，其工作過程為系統上電後，解密模塊的運行指令被加載到FPGA的解密模塊中，在FPGA未完成解密工作時，所有FPGA內部的功能模塊處於關閉狀態，只有當解密模塊解密正確之後有解密模塊發出一個使能信號，開啟功能模塊，FPGA才進入正常工作狀態，正常工作後，解密模塊不再運行，這樣只是在系統工作的初期進行解密驗證，而且只需要解密模塊負責解密工作即可，降低了 FPGA的邏輯佔比，提高系統資源利用率。
[0028]具體的，FPGA內部的功能模塊結構，如圖2所示，包括，LIU, El-Deframer /El-Framer、包封裝/包解封裝、100/1000Ethenet接口、PHY接口、El告警接口、CAS信令處理、存儲器管理、全局輸入處理、CPU接口。上述功能模塊均通過使能信號線與FPGA內部的解密模塊相連，當解密模塊工作解密未完成或者解密不正確時，上述功能模塊都處於關閉狀態，只有當解密模塊解密正確時，由解密模塊發送使能信號到上述模塊中，開啟上述模塊，使整個系統正常工作。
[0029]具體的，如圖3所示，FPGA內部的解密模塊與加密晶片的信號傳輸關係為: 解密模塊通過SCR_TXC向加密晶片發送時鐘信號，解密模塊通過C0MM_D0向加密晶片發送數據信號；
相應的加密晶片通過C0MM_DI向解密模塊發送數據信號，加密晶片通過SCR_TFS向解密模塊發送加密數據頭，加密晶片還通過SCR_RXD向解密模塊發送加密數據信號；
當解密過程成功後解密模塊通過RST-MODE向FPGA內部的功能模塊發出使能信號，開啟各個功能模塊，使之正常工作。
[0030]進一步的，FPGA內部的解密過程，包含如圖4所示的步驟:
(I)、系統上電，RESET復位FPGA與加密晶片；FPGA功能模塊使能RST-MODE為低電平，LIU、El-Deframer /El-Framer、包封裝 / 包解封裝、100/1000Ethenet 接口、PHY 接口、El告警接口、CAS信令處理、存儲器管理、全局輸入處理、CPU接口等功能模塊處於關閉復位狀態。
[0031](2)、加密模塊根據外時鐘產生解密時鐘SCR_TXC，並將該時鐘信號傳輸到加密晶片中；加密晶片密鑰在解密時鐘SCR_TXC下工作，加密晶片根據自定義的密鑰多項式，比如說:X127+ X125+ X43+ X41+ X30+ X27+ X18+ X14+ X12+ X11+ X7+ X3+ X2+1 結合產品配置 ID 號，產生加密擾碼SCR_RXD ;(自定義多項式的算法相對與常用的HASH算更加靈活多變，同時結合產品的配置ID號，作為加密擾碼的計算參數，巧妙的解決了系統加密及產品參數識別的雙重功效，同時加強了系統加密的安全性)。
[0032](3)、解密模塊接收由加密晶片所發出的加密擾碼SCR_RXD，經解密多項式X127+X125+ X43+ X41+ X30+ X27+ X18+ X14+ X12+ X11+ X7+ X3+ X2+l，還原出產品配置 ID ;如果還原出產品配置ID正確，解密處理模塊解密成功，FPGA通過C0MM_D0向加密晶片發送數據請求讀取產品配置信息；如果還原的ID不正確，解密處理模塊解密不成功，FPGA各功能模塊仍處理關閉復位狀態。
[0033](4)、加密晶片通過C0MM_DI向解密模塊發送產品配置數據(配置數據包括:E1路數、工作模式(匯聚/點對點)、時鐘恢復精度等級、工作寄存器默認參數、產品出廠序列ID)，解密模塊將所接收到的產品配置數據與其中存儲的產品配置數據進行匹配驗證。
[0034](5)、如果產品配置數據匹配驗證成功，FPGA功能模塊使能RST-MODE變為高電平，開啟FPGA各功能模塊，否則FPGA各功能模塊仍處於關閉復位狀態；產品參數的配置驗證過程，相當於系統二次解密的過程，這樣的方式增加了系統的加密的可靠性，同時也將產品的配置參數納入系統的解密驗證中，使得針對不同系列的產品的系列智慧財產權的保護找到有效的管理途徑。
[0035](6)、FPGA進入正常工作狀態後，系統不再進行解密驗證，解密處理模塊始終保持FPGA各模塊處於開啟工作狀態。
[0036]進一步的，在上述步驟(3)中，在接收由加密晶片所發出的加密擾碼SCR_RXD之前，解密模塊通過SCR_TFS獲取加密晶片所發出的加密數據頭，並檢測定位加密數據頭，定位加密數據頭可以更好的確定解密數據信息的內容，避免加密信息的漏檢和誤檢。
[0037]本發明提供一種FPGA加密的內部實現方法，本發明的FPGA內部包括解密模塊及功能模塊；其中解密模塊負責解密工作，並通過控制信號線與功能模塊相連；解密模塊通過控制信號線控制功能模塊的工作狀態，當解密正確之後，解密模塊開啟功能模塊，使功能模塊正常工作；功能模塊正常工作之後不再進行解密驗證。本發明，能夠保證降低了 FPGA的邏輯佔比，提高了系統的系統資源利用率；另外本發明引入配置參數檢驗，相當於二次解密的過程提高了系統加密的安全性。本發明避免和阻止邏輯代碼在FPGA加載過程被捕獲、分析及複製的情況，保護了開發者的核心技術，具有廣泛的應用前景。
【權利要求】
1.一種FPGA加密的內部實現方法，其特徵是，FPGA內部包括解密模塊及功能模塊； 解密模塊通過使能控制信號線與功能模塊相連； 系統上電後，解密模塊通使能過控制信號線關閉功能模塊，使FPGA的功能模塊處於復位的狀態中； 當解密模塊解密正確之後，由解密模塊通過使能控制信號線發出一個使能信號，開啟功能模塊，使功能模塊正常工作； 功能模塊正常工作之後不再進行解密驗證。
2.如權利要求1所述的一種FPGA加密的內部實現方法，其特徵是，FPGA內部的功能模塊包括，LIU、El-Deframer /El-Framer、包封裝、包解封裝、100/1000Ethenet 接口、PHY 接口、El告警接口、CAS信令處理、存儲器管理、全局輸入處理以及CPU接口 ；上述功能模塊均通過使能控制信號線與FPGA內部的解密模塊相連。
3.如權利要求1所述的一種FPGA加密的內部實現方法，其特徵是，FPGA內部的解密模塊與加密晶片的信號控制關係為: 解密模塊通過SCR_TXC信號向加密晶片發送時鐘信號，解密模塊通過C0MM_D0向加密晶片發送數據信號； 相應的加密晶片通過C0MM_DI向解密模塊發送數據信號，加密晶片通過SCR_TFS向解密模塊發送加密數據頭，加密晶片還通過SCR_RXD向解密模塊發送加密數據信號； 當解密過程成功後解密模塊通過RST-MODE向FPGA內部的功能模塊發出使能信號，開啟各個功能模塊，使各個功能模塊正常工作。
4.如權利要求3所述的一種FPGA加密的內部實現方法，其特徵是，所述外部加密晶片為 CPLD。
5.如權利要求1至4之一所述的一種FPGA加密的內部實現方法，其特徵是，FPGA的加密實現，包括以下步驟: (1)、系統上電，RESET復位FPGA和加密晶片，FPGA內部加密模塊發出使能控制信號關閉FPGA內部的功能模塊； (2)、加密模塊根據外時鐘產生解密時鐘SCR_TXC，並將該時鐘信號傳輸到加密晶片中，加密晶片根據加密算法產生加密擾碼SCR_RXD ； (3)、解密模塊接收由加密晶片所發出的加密擾碼SCR_RXD，進行解密驗證；如果解密正確，解密模塊通過C0MM_D0向加密晶片發送數據請求讀取產品配置信息；如果解密不正確，各功能模塊仍處理關閉復位狀態； (4)、加密晶片通過C0MM_DI向解密模塊發送產品配置數據，進行產品配置匹配驗證； (5)如產品配置數據匹配驗證成功；解密模塊發出使能信號開啟功能模塊；否則各個功能模塊處於關閉狀態； (6)、FPGA進入正常工作狀態後，系統不再進行解密驗證，解密處理模塊始終保持FPGA各模塊處於開啟工作狀態。
6.如權利要求5所述的一種FPGA加密的內部實現方法，其特徵是，所述步驟(I)中，FPGA功能模塊使能信號RST-MODE為低電平。
7.如權利要求5所述的一種FPGA加密的內部實現方法，其特徵是，所述步驟(2)中，力口密晶片的加密算法為自定義多項式。
8.如權利要求5所述的一種FPGA加密的內部實現方法，其特徵是，所述步驟(2)中加密擾碼SCR_RXD的計算參數包括產品配置ID號。
9.如權利要求5所述的一種FPGA加密的內部實現方法，其特徵是，所述步驟(4)和(5)中配置數據包括，El路數、工作模式、時鐘恢復精度等級、工作寄存器默認參數以及產品出廠序列ID。
10.如權利要求5所述的一種FPGA加密的內部實現方法，其特徵是，所述步驟(6)中，驗證成功後，FPGA功能模塊使能信號RST-MODE為高電平。
【文檔編號】G06F21/72GK104408382SQ201410600543
【公開日】2015年3月11日 申請日期:2014年10月31日 優先權日:2014年10月31日
【發明者】胡強, 劉思卓 申請人:成都朗銳芯科技發展有限公司