具有加性等待時間的半導體器件的製作方法

2023-09-16 09:35:05

專利名稱：具有加性等待時間的半導體器件的製作方法
技術領域：
本發明構思的實施例一般涉及半導體技術。更具體地，本發明構思的實施例涉及具有加性等待時間(additive latency)的半導體存儲器件。
背景技術：
近幾十年來，存儲器件被持續改進以獲得更高等級的存儲容量和操作速度。這些改進觸及存儲器件的幾乎全部方面，例如包括它們的材料組成、邏輯組織、和操作過程。同步存儲器件代表設計用於提高操作速度的一類存儲器技術。同步存儲器件中， 將存儲器存取操作與外部時鐘信號同步以提高數據存取和數據傳送的效率。過去幾年中，已經以各種方式增強同步存儲器件以改進功耗、有效數據傳輸速率、和噪聲產生。這些增強中的一些包括引入雙數據速率同步存儲器、各種數據預取方案、片上終結(on die termination)、和加性等待時間。加性等待時間是可以用於例如減少包含同步存儲器件的裝置的存儲器指令調度器的空閒時間的修改。加性等待時間包括接收存儲器存取命令的時間與對應的存儲器存取操作的執行開始的時間之間的同步存儲器件的內部延遲。內部延遲的使用允許存儲器指令調度器更頻繁地向同步存儲器件發送存取指令，這能夠導致改進的數據吞吐量。

發明內容
本發明構思的實施例提供具有加性等待時間的各種半導體器件。選擇的實施例提供與傳統器件相比減少的功耗。根據一個實施例，一種半導體器件接收命令並且在當接收命令時開始的加性等待時間期間的結束處執行對應的存儲器存取操作。半導體器件包括相位控制器，其控制時鐘信號的相位以產生相控時鐘信號；以及控制器，其產生具有第一邏輯狀態的控制信號以便在加性等待時間期間中的預定時間將相位控制器從禁止狀態改變為使能狀態。在特定實施例中，控制器在該預定時間與存儲器存取操作的完成時間之間的間隔期間將控制信號維持在第一邏輯狀態，並且在其他時間將控制信號改變為第二邏輯狀態以禁止該相位控制器。在特定實施例中，相位控制器包括延遲鎖定環，其控制時鐘信號的相位；以及連接單元，其根據控制信號促進或阻止向延遲鎖定環發送時鐘信號。在特定實施例中，相位控制器包括鎖相環，其控制時鐘信號的相位；以及連接單元，其根據控制信號促進或阻止向鎖相環發送時鐘信號。在特定實施例中，該命令是讀命令、寫命令、或片上終結命令。在特定實施例中，控制器包括多個延遲單元，其串聯連接，並根據時鐘信號延遲和輸出該命令；以及或門，其對從該命令和各個延遲單元的輸出信號當中選擇的至少兩個信號執行或操作，並且輸出作為或操作的結果的控制信號。在特定實施例中，該半導體器件進一步包括等待時間控制器，其基於相控時鐘信號產生多個等待時間控制信號，並且輸出所述等待時間控制信號；內部命令產生單元，其在加性等待時間期間結束之後基於該命令輸出內部命令；以及命令執行控制器，其基於內部命令和等待時間控制信號控制存儲器存取操作。該控制信號在加性等待時間期間中的預定時間進一步使能相位控制器、等待時間控制器、和命令執行控制器當中全部的被禁止的單兀。在特定實施例中，該控制信號從該預定時間直到存儲器存取操作的完成時間使能相位控制器、等待時間控制器、和命令執行控制器，並且在其他時間點禁止相位控制器、等待時間控制器、和命令執行控制器中的至少一個。在特定實施例中，控制器包括第一或門，其對該命令和該內部命令執行或操作； 多個延遲單元，其串聯連接，並根據時鐘信號延遲和輸出第一或門的輸出信號；以及第二或門，其對從第一或門的輸出信號和各個延遲單元的輸出信號當中選擇的至少兩個信號執行或操作，並且輸出作為或操作的結果的控制信號。在特定實施例中，內部命令產生單元包括多個延遲單元，其根據時鐘信號延遲和輸出該命令。在特定實施例中，等待時間控制器包括多個延遲單元，其串聯連接，並延遲相位控制器的輸出信號和輸出各個等待時間控制信號；以及連接單元，其根據控制信號控制相位控制器與多個延遲單元之間、或多個延遲單元之間的連接。在特定實施例中，命令執行控制器包括多個延遲單元，其串聯連接，並根據對應的一個等待時間控制信號延遲該內部命令；以及連接單元，其根據控制信號控制等待時間控制器與多個延遲單元之間、內部命令產生單元與多個延遲單元之間、或多個延遲單元之間的連接。根據本發明構思的另一個實施例，一種半導體器件被配置為接收讀或寫命令，並且在當該半導體器件接收讀/寫命令時開始的第一加性等待時間期間之後執行與讀或寫命令對應的操作，而且還配置為接收片上終結(ODT)命令並且在當該半導體器件接收片上終結命令時開始的第二加性等待時間期間之後執行片上終結命令。該半導體器件包括相位控制器，其控制時鐘信號的相位並輸出相控時鐘信號；第一控制器，其產生和輸出第一控制信號以便在第一加性等待時間期間中的預定時間將相位控制器從禁止狀態改變為使能狀態；以及第二控制器，其產生和輸出第二控制信號以便在第二加性等待時間期間中的預定時間將相位控制器從禁止狀態改變為使能狀態。在特定實施例中，第一控制器從第一加性等待時間期間中的預定時間直到與讀或寫命令對應的操作的完成時間產生和輸出具有第一邏輯狀態的第一控制信號以使能相位控制器，並且在其他時間點產生和輸出具有第二邏輯狀態的第一控制信號以禁止相位控制器，而且第二控制器從第二加性等待時間期間中的預定時間直到與ODT命令對應的操作的完成時間產生和輸出具有第一邏輯狀態的第二控制信號以使能相位控制器，並且在其他時間點產生和輸出具有第二邏輯狀態的第二控制信號以禁止相位控制器。在特定實施例中，第一控制器包括多個第一延遲單元，其串聯連接，並根據時鐘信號延遲和輸出讀或寫命令；以及第一或門，其對從讀或寫命令和第一延遲單元的輸出信號當中選擇的至少兩個信號執行或操作，並且輸出作為或操作的結果的第一控制信號。第二控制器包括多個第二延遲單元，其串聯連接，並根據時鐘信號延遲和輸出ODT命令；以
7及第二或門，其對從ODT命令和第二延遲單元的輸出信號當中選擇的至少兩個信號執行或操作，並且輸出作為或操作的結果的第二控制信號。根據本發明構思的另一個實施例，一種半導體器件被配置為接收讀或寫命令並且在當該半導體器件接收讀/寫命令時開始的第一加性等待時間期間之後執行與讀或寫命令對應的操作，而且還配置為接收片上終結(ODT)命令並且在當該半導體器件接收片上終結命令時開始的第二加性等待時間期間之後執行片上終結命令。該半導體器件包括相位控制器，配置為控制時鐘信號的相位並輸出相控時鐘信號；等待時間控制器，配置為基於相控時鐘信號產生和輸出多個等待時間控制信號。該半導體器件進一步包括第一內部命令產生單元，配置為在第一加性等待時間期間之後基於讀或寫命令輸出內部讀命令或內部寫命令；以及第一命令執行控制器，配置為基於內部讀命令和等待時間控制信號控制與讀命令對應的操作，或基於內部寫命令和等待時間控制信號控制與寫命令對應的操作。該半導體器件進一步包括第二內部命令產生單元，配置為在第二加性等待時間期間之後基於片上終結命令輸出內部片上終結命令；第二命令執行控制器，配置為基於內部ODT命令和等待時間控制信號控制與片上終結命令對應的操作。該半導體器件進一步包括第一控制器，配置為產生和輸出第一控制信號以便在第一加性等待時間期間中的預定時間使能相位控制器、等待時間控制器、和第一命令執行控制器當中全部的被禁止的單元；以及第二控制器，配置為產生和輸出第二控制信號以便在第二加性等待時間期間中的預定時間使能相位控制器、等待時間控制器、和第二命令執行控制器當中全部的被禁止的單元。在特定實施例中，第一控制器從第一加性等待時間期間中的預定時間直到與讀或寫命令對應的操作的完成時間產生和輸出第一控制信號以使能相位控制器、等待時間控制器、和第一命令執行控制器，並且在其他時間點產生和輸出第一控制信號以禁止相位控制器、等待時間控制器、和第一命令執行控制器中的至少一個。第二控制器從第二加性等待時間期間中的預定時間直到與片上終結命令對應的操作的完成時間產生和輸出第二控制信號以使能相位控制器、等待時間控制器、和第二命令執行控制器，並且在其他時間點產生和輸出第二控制信號以禁止在相位控制器、等待時間控制器、和第二命令執行控制器中選擇的至少一個。在特定實施例中，第一控制器包括第一或門，其對讀命令和內部讀命令、或對寫命令和內部寫命令執行或操作；多個第一延遲單元，其串聯連接，其中第一延遲單元中的每一個根據時鐘信號延遲和輸出第一或門的輸出信號；以及第二或門，其對第一或門的輸出信號和各個第一延遲單元的輸出信號當中的至少兩個信號執行或操作，然後輸出作為第二或門的或操作的結果的第一控制信號。第二控制器包括第三或門，其對ODT命令和內部 ODT命令執行或操作；多個第二延遲單元，其串聯連接，其中第二延遲單元中的每一個根據時鐘信號延遲和輸出第三或門的輸出信號；以及第四或門，其對第三或門的輸出信號和各個第二延遲單元的輸出信號當中的至少兩個信號執行或操作，然後輸出作為第四或門的或操作的結果的第二控制信號。在特定實施例中，等待時間控制器包括多個延遲單元，其串聯連接，其中每個延遲單元延遲相位控制器的輸出信號並輸出對應的一個等待時間控制信號；以及連接單元， 其根據第一控制信號或第二控制信號來控制相位控制器與延遲單元之間、或各延遲單元之間的連接。
在特定實施例中，第一命令執行控制器包括多個第一延遲單元，其串聯連接，並根據等待時間控制信號延遲該內部讀命令或該內部寫命令；以及第一連接單元，其根據第一控制信號控制等待時間控制器與第一延遲單元之間的連接、第一內部命令產生單元與第一延遲單元之間的連接、或第一延遲單元之間的連接。第二命令執行控制器包括多個第二延遲單元，其串聯連接，並根據等待時間控制信號延遲該內部ODT命令；以及第二連接單元，其根據第二控制信號控制等待時間控制器與第二延遲單元之間的連接、第二內部命令產生單元與第二延遲單元之間的連接、或第二延遲單元之間的連接。


本發明構思的各種實施例。附圖中，類似的參考數字指示類似的特徵。圖1是根據本發明構思的實施例的半導體器件的框圖；圖2是根據本發明構思的實施例的圖1的半導體器件中的控制器的電路圖；圖3A是根據本發明構思的實施例在圖1的半導體器件中的相位控制器的框圖；圖;3B是根據本發明構思的另一個實施例的圖1的半導體器件中的相位控制器的框圖；圖4是說明根據本發明構思的實施例的圖1的半導體器件的操作的時序圖；圖5是根據本發明構思的另一個實施例的半導體器件的框圖；圖6是根據本發明構思的實施例的圖5的半導體器件中的內部命令產生單元的電路圖；圖7是根據本發明構思的實施例的圖5的半導體器件中的控制器的電路圖；圖8是根據本發明構思的實施例的圖5的半導體器件中的相位控制器、等待時間控制器、和命令執行控制器的電路圖；圖9是說明根據本發明構思的實施例的圖5的半導體器件的操作的時序圖；圖10是根據本發明構思的另一個實施例的半導體器件的框圖；圖11是根據本發明構思的實施例的圖10的半導體器件中的第一控制器的電路圖；圖12是根據本發明構思的實施例的圖10的半導體器件中的第二控制器的電路圖；圖13是說明根據本發明構思的實施例的圖10的半導體器件的操作的時序圖；圖14是根據本發明構思的另一個實施例的半導體器件的框圖；圖15是根據本發明構思的實施例的圖14的半導體器件中的第一內部命令產生單元的電路圖；圖16是根據本發明構思的實施例的圖14的半導體器件中的第一控制器的電路圖；圖17是根據本發明構思的實施例的圖14的半導體器件中的第二內部命令產生單元的電路圖；圖18是根據本發明構思的實施例的圖14的半導體器件中的第二控制器的電路圖；圖19是根據本發明構思的實施例的圖14的半導體器件中的相位控制器、等待時間控制器、第一命令執行控制器、和第二命令執行控制器的電路圖；圖20是說明根據本發明構思的實施例的圖14的半導體器件的操作的時序圖；圖21是包含根據本發明構思的實施例的半導體器件的計算系統的框圖；以及圖22是包含根據本發明構思的實施例的半導體器件的存儲卡的框圖。
具體實施例方式下面參考附圖描述本發明構思的實施例。這些實施例展示為教示的示例而不理解為限制本發明構思的範圍。圖1是根據本發明構思的實施例的半導體器件100的框圖。參考圖1，半導體器件 100包括控制器110和相位控制器150。控制器110從加性等待時間期間中的預定時間起直到與命令CMD對應的操作完成為止產生和輸出具有第一邏輯狀態的控制信號CON以便使能(enable)相位控制器150。在其他時間，控制器110產生和輸出具有第二邏輯狀態的控制信號CON以便禁止(disable) 相位控制器150。為了解釋之故，將假定第一邏輯狀態是邏輯「高」狀態且第二邏輯狀態是邏輯「低」狀態。然而，在其他實施例中可以改變這些狀態分配。加性等待時間期間典型地包括包含半導體器件100的存儲器件接收命令CMD與對應的行地址選通(RAS)到列地址選通(CAS)延遲tRCD的結束之間的時間間隔。換句話說， 加性等待時間期間可以在存儲器件接收命令CMD時開始並且可以在RAS到CAS延遲tRCD 結束時結束。加性等待時間期間通常按控制半導體器件100的時序的時鐘信號CLK的周期來測量。包含半導體器件100的存儲器件(以下稱為「存儲器件」)可以是具有用於執行與命令CMD對應的操作所需的組件的任何器件。例如，當加性等待時間是『2』時，存儲器件在從讀命令輸入到存儲器件的時間開始過去兩個時鐘信號CLK周期之後執行讀操作。命令CMD典型地包括讀命令、寫命令、或片上終結(ODT)命令。讀命令指令存儲器件執行讀操作，而寫命令指令存儲器件執行寫操作。ODT命令指令存儲器件執行ODT操作以最小化當數據輸入到存儲器件或從其輸出時的信號反射。將參考圖2和4更詳細地描述控制器110的實施例。相位控制器150控制時鐘信號CLK的相位以產生相控時鐘信號CLKD，並且將相控時鐘信號CLKD輸出到存儲器件的預定單元。在加性等待時間期間的開始和與命令CMD對應的操作的完成之間根據控制信號CON使能相位控制器150。在與命令CMD對應的操作的完成之後根據控制信號CON禁止相位控制器150，並且維持禁止，即便存儲器件隨後被激活。 因為如上所述相位控制器150在特定時間被使能並且在其他時間被禁止，存儲器件可以執行與命令CMD對應的操作同時最小化功耗。將參考圖3A到4更詳細地描述相位控制器150的實施例。圖2是根據本發明構思的實施例的半導體器件100中的控制器110的電路圖。參考圖1和2，控制器110包括「η」個延遲單元210_1到210_η、以及或門(OR gate)250，其中 「η」是自然數。延遲單元210_1到210_η串聯連接，並且延遲單元210_1根據時鐘信號CLK延遲和輸出命令CMD。延遲單元210_2到210_η中的每一個根據時鐘信號CLK延遲和輸出其前
10一延遲單元的輸出信號。或門250接收命令CMD和從延遲單元210_1到210_n的輸出信號中選擇的至少兩個信號，對命令CMD和該至少兩個信號執行或操作，並且輸出控制信號CON 作為結果。圖2的實施例中，對命令CMD和延遲單元210_1到210_n的輸出信號執行或操作， 並且輸出控制信號CON作為結果。然而，在替換實施例中，控制器110可以對命令CMD和從延遲單元210_1到210_n的輸出信號中選擇的至少兩個信號執行或操作。同樣，圖2的實施例中，控制器110通過延遲命令CMD產生控制信號CON。然而，替換實施例中，控制器110 可以使用指示接收命令CMD的時間的另一信號來產生控制信號CON。另外，圖2的實施例中，延遲單元210_1到210_n是觸發器。然而，替換實施例中，延遲單元210_1到210_n可以由能夠產生具有如上所述的邏輯狀態的控制信號CON的其他器件形成。圖3A是根據本發明構思的實施例的半導體器件100中的相位控制器150的框圖。 圖3A的實施例中，相位控制器150包括連接單元310和延遲鎖定環(DLL)330。連接單元 310根據控制信號CON向DLL 330發送時鐘信號CLK或者阻止向DLL 330發送時鐘信號 CLK。更具體地，連接單元310在控制信號CON處於第一邏輯狀態時向DLL 330發送時鐘信號CLK，並且在控制信號CON處於第二邏輯狀態時阻止向DLL 330發送時鐘信號CLK。DLL 330包括相位檢測器331、延遲控制器332、和延遲單元333。相位檢測器331 通過比較時鐘信號CLK和相控時鐘信號CLKD來檢測時鐘信號CLK與相控時鐘信號CLKD之間的相位差，並且輸出指示該相位差的輸出信號。延遲控制器332根據相位檢測器331的輸出信號輸出延遲控制信號COND以控制延遲單元333。延遲單元333根據延遲控制信號 COND將時鐘信號CLK延遲預定時間，並且輸出相控時鐘信號CLKD。延遲單元333典型地包括多個延遲單元，每個延遲單元包括反相器或觸發器。圖;3B是根據本發明構思的另一個實施例的半導體器件100中的相位控制器150 的框圖。圖:3B的實施例中，相位控制器150包括連接單元350和鎖相環(PLL)370。連接單元350根據控制信號CON向PLL 370發送時鐘信號CLK或者阻止向PLL 370發送時鐘信號 CLK。更具體地，連接單元350在控制信號CON處於第一邏輯狀態時向PLL 370發送時鐘信號CLK，並且在控制信號CON處於第二邏輯狀態時阻止向PLL 370發送時鐘信號CLK。PLL 370包括相位頻率檢測器(PFD) 371、電荷泵/環路濾波器(CP/LP) 372、電壓控制振蕩器(VCO) 373、和分壓器(DIV) 374。PFD 371將時鐘信號CLK與分壓器374的輸出信號進行比較以檢測這些信號之間的相位差，然後產生指示該相位差的輸出信號。CP/LP 372 將PFD 371的輸出信號變換為用於VCO 373的控制電壓信號Vctrl。VCO 373根據控制電壓信號Vctrl輸出具有預定頻率的相控時鐘信號CLKD。分壓器374按照預定的比率將從 VCO 373接收的時鐘信號分壓，並且輸出分壓的結果。圖3A和;3B的實施例中，連接單元310和350包括根據控制信號CON導通或截止的開關。然而，其他實施例中，連接單元310和350可以包括能夠根據控制信號CON的邏輯狀態向DLL 330或PLL 370發送或阻止時鐘信號CLK的例如電晶體的其他類型的器件。同樣，圖3A的實施例中，連接單元310發送或阻止時鐘信號CLK。然而，其他實施例中，連接單元310可以發送或阻止DLL 330的單元(未示出)之間的信號。類似地，圖的實施例中，連接單元350發送或阻止時鐘信號CLK。然而，其他實施例中，連接單元350可以發送或阻止PLL 370的單元(未示出)之間的信號。
圖4是說明根據本發明構思的實施例的半導體器件100的操作的時序圖。將參考圖1到4描述圖4的實施例。為了解釋之故，將假定命令CMD是由包含半導體器件100的存儲器件執行的讀命令RD。還將假定加性等待時間期間AL是『4』個時鐘周期，而且列地址選通(CAS)等待時間期間CL是『5』個時鐘周期。存儲器件在時間t2處接收讀命令RD，並且在時間t2的四個時鐘信號CLK周期之後的時間t3執行讀操作。存儲器件在時間t3的五個時鐘信號CLK周期之後的時間t4處開始輸出讀數據。存儲器件繼續輸出讀數據直到時間t4的四個時鐘信號CLK周期之後的時間t5。控制器110產生控制信號C0N，其在時間t2之前具有第二邏輯狀態，從時間t2到時間t5具有第一邏輯狀態，並且在t5之後具有第二邏輯狀態。控制信號CON在時間tl與時間t2之間的激活時間段ACT期間處於第二邏輯狀態，並且在從時間t2到時間t3的加性等待時間期間AL的開始處從第二邏輯狀態變為第一邏輯狀態。當控制器110採用圖2所示的形式時，控制信號CON可以如圖4所示操作。例如， 圖2的控制器110的或門250可以對命令CMD和延遲單元210_1到210_n的輸出信號執行或操作，並且如圖4所示控制信號CON可以在時間t2從第二邏輯狀態變為第一邏輯狀態。 在或門250僅對延單元210_1到210_n的輸出信號執行或操作時，在從時間t2開始兩個時鐘信號CLK周期之後，控制信號CON可以從第二邏輯狀態變為第一邏輯狀態。因此，通過控制對其執行或操作的信號，可以控制控制信號CON從第二邏輯狀態變為第一邏輯狀態的時間。控制信號CON在時間t2與時間t5之間處於第一邏輯狀態，而且在其他時間點處於第二邏輯狀態。從而，相位控制器150在時間t2與時間t5之間被使能並且在其他時間點被禁止。結果，相位控制器150可以維持禁止直到加性等待時間期間AL中的預定時間以防止不必要的功耗。圖5是根據本發明構思的另一個實施例的半導體器件500的框圖。參考圖5，半導體器件500包括內部命令產生單元510、控制器520、相位控制器530、等待時間控制器M0、 和命令執行控制器550。內部命令產生單元510接收命令CMD，並且在加性等待時間期間AL結束之後根據命令CMD產生內部命令CMD_INT。將參考圖6和9更詳細地描述內部命令產生單元510的實施例。控制器520產生和輸出具有用於在加性等待時間期間AL的預定時間處使能相位控制器530、等待時間控制器M0、和命令執行控制器550的邏輯狀態的控制信號CON。例如，控制器520典型地從預定時間起直到與命令CMD對應的操作完成期間產生和輸出具有用於使能相位控制器530、等待時間控制器M0、和命令執行控制器550的第一邏輯狀態的控制信號C0N，然後產生和輸出具有第二邏輯狀態的控制信號CON以禁止相位控制器530、 等待時間控制器M0、和命令執行控制器550中的至少一個。將參考圖7和9更詳細地描述控制器520的實施例。相位控制器530通過控制時鐘信號CLK的相位來產生相控時鐘信號CLKD，並且向等待時間控制器540提供相控時鐘信號CLKD。相位控制器530根據控制信號CON而被使能或禁止。相位控制器530的結構可以與圖3A或圖;3B的相位控制器150的結構相同或相似。等待時間控制器540根據從相位控制器530接收的相控時鐘信號CLKD產生多個等待時間控制信號CLKL，並且向命令執行控制器550提供等待時間控制信號CLKL。等待時間控制器540根據控制信號CON而被使能或禁止。將參考圖8更詳細地描述等待時間控制器MO的實施例。命令執行控制器550產生和輸出使能信號CMD_EN以控制與命令CMD對應的操作。 使能信號CMD_EN的值是基於從內部命令產生單元510接收的內部命令CMD_INT和從等待時間控制器540接收的等待時間控制信號CLKL。命令執行控制器550根據控制信號CON而被使能或禁止。例如，當命令CMD是讀命令時，命令執行控制器550向存儲器件(未示出) 的數據輸出緩衝器(未示出)提供使能信號CMD_EN。數據輸出緩衝器根據使能信號CMD_ EN經由數據輸出焊盤(未示出)輸出從存儲器件的存儲單元讀取的數據。將參考圖8更詳細地描述命令執行控制器550的實施例。圖5的實施例中，在加性等待時間期間AL中的預定時間和與命令CMD對應的操作完成之間根據控制信號CON使能相位控制器530、等待時間控制器M0、和命令執行控制器陽0。然後，在完成與命令CMD對應的操作之後根據控制信號CON禁止相位控制器530、等待時間控制器M0、和命令執行控制器550中的至少一個，而且它們被維持禁止，即便包括半導體器件500的存儲器件被激活。從而，包括半導體器件500的存儲器件能夠在不執行存取操作時減少功耗。圖6是圖5的半導體器件500中的內部命令產生單元510的電路圖。參考圖5和 6，內部命令產生單元510包括「m」個第一延遲單元610_1到610_m，其中「m」是自然數。第一延遲單元610_1到610_m串聯連接，而且第一延遲單元610_1根據時鐘信號CLK延遲和輸出命令CMD。第一延遲單元610_2到610_m中的每一個根據時鐘信號CLK延遲和輸出其前一延遲單元的輸出信號。即，在內部命令產生單元510中，將命令CMD依次地輸入到第一延遲單元610_1到610_m以延遲預定的時間來產生內部命令CMD_INT。圖7是圖5的半導體器件500中的控制器520的電路圖。參考圖5和7，控制器 520包括第一或門710、「p」個第二延遲單元730_1到730_p、以及第二或門750，其中「ρ」是自然數。第一或門710接收命令CMD並且對命令CMD和內部命令CMD_INT執行或操作。第二延遲單元730_1到730_p串聯連接，而且第二延遲單元730_1根據時鐘信號CLK延遲和輸出第一或門710的輸出信號。第二延遲單元730_2到730_p中的每一個根據時鐘信號CLK 延遲和輸出其前一第二延遲單元的輸出信號以產生輸出信號。第二或門750接收來自第一或門710的輸出信號和各個第二延遲單元730_1到730_p的輸出信號中的至少兩個信號， 對該至少兩個輸出信號執行或操作，並且輸出控制信號CON作為或操作的結果。圖7的實施例中，對第一或門710的輸出信號和第二延遲單元730_1到730_p的全部輸出信號執行或操作，並且輸出控制信號CON作為或操作的結果。然而，其他實施例中， 控制器520可以通過對從第一或門710的輸出信號和各個第二延遲單元730_1到730_p的輸出信號中選擇的至少兩個信號執行或操作來產生控制信號CON。同樣，圖7的實施例中， 控制器520通過延遲第一或門710的輸出信號來產生控制信號CON。然而，其他實施例中，控制器520可以使用指示接收命令CMD和內部命令CMD_INT的時間點的任何其他信號來產生控制信號CON。雖然圖7示出第二延遲單元730_1到730_p是觸發器，但是它們可以替換地通過使用能夠產生具有如上所述的邏輯狀態的控制信號CON的任何其他器件實現。圖8是根據本發明構思的實施例的圖5的半導體器件550中的相位控制器530、等待時間控制器M0、和命令執行控制器550的電路圖。圖8的實施例中，相位控制器530通過控制時鐘信號CLK的相位來輸出相控時鐘信號CLKD。相位控制器530的結構與圖3A或圖3B的相位控制器150的結構相同或相似。等待時間控制器540包括第一連接單元800和「q」個第三延遲單元810_1到810_ q，其中「q」是自然數。第一連接單元800根據控制信號CON促進或阻止向第三延遲單元 810_q發送相控時鐘信號CLKD。更具體地，第一連接單元800在控制信號CON處於第一邏輯狀態時向第三延遲單元810_q發送相控時鐘信號CLKD，而且在控制信號CON處於第二邏輯狀態時阻止向第三延遲單元810_q發送相控時鐘信號CLKD。第三延遲單元810_1到810_q串聯連接，並且第三延遲單元810_q通過延遲相控時鐘信號CLKD來輸出等待時間控制信號CLKL_q。第三延遲單元810_1到810_q_l通過延遲各自前一延遲單元的輸出信號來輸出等待時間控制信號CLKL_1到CLKL_q_l。命令執行控制器550包括第二連接單元820和「q」個第四延遲單元830_1到830_ q。第二連接單元820根據控制信號CON促進或阻止向第四延遲單元830_1發送內部命令 CMD_INT。更具體地，第二連接單元820在控制信號CON具有第一邏輯狀態時向第四延遲單元830_1發送內部命令CMD_INT，而且在控制信號CON具有第二邏輯狀態時阻止向第四延遲單元830_1發送內部命令CMD_INT。第四延遲單元830_1到830_q串聯連接，並且第四延遲單元830_1根據從第三延遲單元810_1接收的等待時間控制信號CLKL_1來延遲和輸出內部命令CMD_INT。第四延遲單元830_2到830_q根據各自的等待時間控制信號CLKL_2到CLKL_q來延遲和輸出前一延遲單元的輸出信號。換句話說，在命令執行控制器550中，將內部命令CMD_INT依次輸入到第四延遲單元830_1到830_q以延遲預定的時間，由此產生使能信號CMD_EN。圖8的實施例中，第一連接單元800和第二連接單元820包括根據控制信號CON而導通或截止的開關。然而，其他實施例中，第一連接單元800和第二連接單元820可以包括用於根據控制信號CON的邏輯狀態使能或禁止等待時間控制器540或命令執行控制器550 的諸如電晶體的其他器件。雖然圖8示出第一連接單元800促進或阻止相控時鐘信號CLKD的發送，但是第一連接單元800可以替換地發送或阻止到第三延遲單元810_1到810_q的信號。另外，雖然圖8示出第二連接單元820發送或阻止發送內部命令CMD_INT，但是第二連接單元820可以替換地發送或阻止到第四延遲單元830_1到830_q的信號。另外，第二連接單元820可以發送或阻止發送到第三延遲單元810_1到810_q和第四延遲單元830_1到830_q的全部或一些等待時間控制信號CLKL_1到CLKL_q_l。圖8的實施例中，第三延遲單元810_1到810_q包括反相器，而且第四延遲單元 830_1到830_q包括觸發器。然而，其他實施例中，反相器或觸發器可以由能夠產生等待時間控制信號CLKL_1到CLKL_q或使能信號CMD_EN的其他器件替代。圖9是說明根據本發明構思的實施例的圖5的半導體器件500的操作的時序圖。將參考圖5到9來解釋圖9的時序圖。圖9的示例中，假定命令CMD是讀命令RD，加性等待時間期間AL是時鐘信號CLK 的『4』個周期，並且CAS等待時間期間CL是時鐘信號CLK的『5』個周期。在時間t2處接收讀命令RD，並且在從時間t2開始四個時鐘信號CLK周期之後的時間t3處內部命令產生單元510輸出內部命令CMD_INT而且包括半導體器件500的存儲器件執行讀操作。包括半導體器件500的存儲器件從自時間t3起五個時鐘信號CLK周期之後的時間t4到時間t5 輸出在讀操作期間讀取的數據。控制器520產生控制信號C0N，其在時間t2之前具有第二邏輯狀態，從時間t2到時間t5具有第一邏輯狀態，而且在時間t5之後具有第二邏輯狀態。控制信號CON在激活時間段中的時間tl處於第二邏輯狀態，並且在從時間t2到時間t3的加性等待時間期間AL 中從第二邏輯狀態變為第一邏輯狀態。在控制器520實現為圖7所示的情況下，控制信號CON可以具有圖9所示的時序。 從而，控制器520的第二或門750可以對第一或門710的輸出信號和各個延遲單元730_1 到730_p的全部輸出信號執行或操作，於是，如圖9所示控制信號CON在時間t2從第二邏輯狀態變為第一邏輯狀態。當第二或門750僅對各個延遲單元730_3到730_p的輸出信號執行或操作時，控制信號CON在從時間t2起三個時鐘信號CLK周期之後從第二邏輯狀態變為第一邏輯狀態。從而，第二或門750可以通過選擇對其執行或操作的信號來控制其中控制信號CON從第二邏輯狀態變為第一邏輯狀態的時間。控制信號CON從時間t2到時間t5維持第一邏輯狀態，而且在其他時間點維持第二邏輯狀態。從而，相位控制器530、等待時間控制器M0、和命令執行控制器550從時間t2 到時間t5被使能，並且在其他時間點被禁止。雖然如圖5所示，控制器520僅使用控制信號CON來控制相位控制器530、等待時間控制器M0、和命令執行控制器550，但是在其他實施例中控制器520可以使用多個獨立的控制信號來單獨控制這些組件。圖9的實施例中，即便在半導體器件500被激活的情況下，相位控制器530、等待時間控制器M0、和命令執行控制器550的一個或多個也可以維持禁止。這些組件接著可以在加性等待時間期間AL中的預定時間被使能。通過選擇地禁止這些組件，功耗被減少。圖10是根據本發明構思的另一個實施例的半導體器件1000的框圖。參考圖10， 半導體器件1000包括第一控制器1010、第二控制器1020、和相位控制器1050。第一控制器1010產生和輸出第一控制信號C0N_1以便在加性等待時間期間AL中的預定時間使能相位控制器1050。更具體地，第一控制器1010從預定時間直到與接收的讀命令RD或寫命令WR對應的操作的完成為止產生和輸出具有第一邏輯電平的第一控制信號 C0N_1以便使能相位控制器1050，並在其他時間點產生和輸出具有第二邏輯狀態的第一控制信號以便禁止相位控制器1050。將參考圖11和13更詳細地描述第一控制器1010的實施例。第二控制器1020在加性等待時間期間AL的預定時間和與ODT命令ODT對應的操作完成之間產生和輸出具有第一邏輯電平的第二控制信號C0N_2以便使能相位控制器 1050，並且在不同的其他時間產生和輸出具有第二邏輯電平的第二控制信號C0N_2以便禁止相位控制器1050。將參考圖12和13更詳細地描述第二控制器1020的實施例。相位控制器1050通過控制時鐘信號CLK的相位來產生相控時鐘信號CLKD。相位控制器1050根據第一控制信號C0N_1或第二控制信號C0N_2而被使能或禁止。相位控制器1050的結構與圖3A或圖;3B的相位控制器150的結構相同或相似。圖11是根據本發明構思的實施例的半導體器件1000中的第一控制器1010的電路圖。圖11的實施例中，第一控制器1010包括「η」個第一延遲單元1110_1到1110_η、以及第一或門1150，其中「η」是自然數。第一延遲單元1110_1到1110_η串聯連接，而且第一延遲單元1110_1根據時鐘信號CLK接收、延遲、和輸出讀命令RD或寫命令WR。第一延遲單元1110_2到1110_η中的每一個根據時鐘信號CLK延遲和輸出其前一延遲單元的輸出信號。第一或門1150接收從讀命令RD或寫命令WR、和各個第一延遲單元1110_1到1110_η的輸出信號中選擇的至少兩個信號，對該至少兩個輸出信號執行或操作，並且輸出第一控制信號C0N_1作為或操作的結果。圖12是根據本發明構思的實施例的半導體器件1000中的第二控制器1020的電路圖。參考圖10和12，第二控制器1020包括「η」個第二延遲單元1210_1到1210_η、以及第二或門1250，其中「η」是自然數。第二延遲單元1210_1到1210_η串聯連接，而且第二延遲單元1210_1根據時鐘信號CLK延遲、和輸出接收的ODT命令0DT。第二延遲單元1210_2到1210_η中的每一個根據時鐘信號CLK延遲和輸出前一延遲單元的輸出信號。第二或門1250接收從ODT命令0DT、 和各個第二延遲單元1210_1到1210_η的輸出信號中選擇的至少兩個信號，對該至少兩個輸出信號執行或操作，並且輸出第二控制信號C0N_2作為或操作的結果。圖11的實施例中，通過對各個第一延遲單元1110_1到1110_n的全部輸出信號執行或操作來產生第一控制信號C0N_1。然而，其他實施例中，可以通過對從讀/寫命令RD/ WR和各個第一延遲單元1110_1到1110_n的輸出信號中選擇的至少兩個信號執行或操作來產生第一控制信號C0N_1。類似地，圖12的實施例中，通過對各個第二延遲單元1210_1到 1210_n的全部輸出信號執行或操作來產生第二控制信號C0N_2。然而，其他實施例中，可以通過對從ODT命令ODT和各個第二延遲單元1210_1到1210_n的輸出信號中選擇的至少兩個信號執行或操作來產生第二控制信號C0N_2。同樣，圖11的實施例中，第一控制器1010通過延遲讀命令RD或寫命令WR來產生第一控制信號C0N_1。然而，其他實施例中，第一控制器1010可以使用指示接收讀命令RD 或寫命令WR的時間的任何其他信號來產生第一控制信號C0N_1。類似地，圖12的實施例中，第二控制器1020通過延遲ODT命令ODT來產生第二控制信號C0N_2。然而，其他實施例中，第二控制器1020可以使用指示接收ODT命令ODT的時間的任何其他信號來產生第二控制信號C0N_2。圖12的實施例中，第一延遲單元1110_1到1110_11和第二延遲單元1210_1到 1210_n包括觸發器。然而，其他實施例中，第一延遲單元1110_1到1110_n和第二延遲單元 1210_1到1210_n可以包括能夠產生具有如上所述的邏輯狀態的第一控制信號C0N_1和第二控制信號C0N_2的其他器件。圖13是說明根據本發明構思的實施例的圖10的半導體器件1000的操作的時序圖。將參考圖10到13描述圖13的時序圖。圖13的示例中，將假定存儲器件接收讀命令RD，加性等待時間期間AL是「4」個時鐘信號CL周期K，而CAS等待時間期間CL是「5」個時鐘信號CLK周期。在時間t2處接收讀命令RD，並且包含半導體器件1000的存儲器件在從時間t2開始四個時鐘信號CLK周期之後的時間t4執行讀操作。存儲器件在時間t5與時間t6之間輸出在讀操作RD期間讀取的數據，其中時間t5在時間t4五個時鐘信號CLK周期之後。第一控制器1010產生第一控制信號C0N_1，其在時間t3之前具有第二邏輯狀態， 從時間t3到時間t6具有第一邏輯狀態，而且在時間t6之後具有第二邏輯狀態。第一控制信號C0N_1在激活時間段中的時間tl處於第二邏輯狀態，並且在從時間t2到時間t4的加性等待時間期間AL中的時間t3從第二邏輯狀態變為第一邏輯狀態。在第一控制器1010實現為圖11所示的情況下，第一控制信號C0N_1具有圖13所示的邏輯狀態。具體地，第一控制器1010的第一或門1150對第一延遲單元1110_1到1110_ η的輸出信號執行或操作，於是，如圖13所示第一控制信號C0N_1在從時間t2開始一個時鐘信號CLK周期之後從第二邏輯狀態變為第一邏輯狀態。另一方面，當第一或門1150對讀命令RD和各個第一延遲單元1110_1到1110_n的輸出信號執行或操作時，第一控制信號 C0N_1在時間t2從第二邏輯狀態變為第一邏輯狀態。從而，第一或門1150可以通過選擇對其執行或操作的信號來控制第一控制信號C0N_1從第二邏輯狀態變為第一邏輯狀態的時間。因為第一控制信號C0N_1從時間t3到時間t6處於第一邏輯狀態，而且在其他時間點維持第二邏輯狀態，故可以減少半導體器件1000的功耗。因為圖13說明其中僅接收讀命令RD的情況，故只有第一控制信號C0N_1在加性等待時間期間AL中從第二邏輯狀態變為第一邏輯狀態。當接收ODT命令ODT而不是讀命令 RD時，只有第二控制信號C0N_2在加性等待時間期間AL中從第二邏輯狀態變為第一邏輯狀態。當接收讀命令RD和ODT命令ODT兩者時，第一控制信號C0N_1和第二控制信號C0N_2 二者在加性等待時間期間AL中從第二邏輯狀態變為第一邏輯狀態。圖14是根據本發明構思的另一個實施例的半導體器件1400的框圖。圖14的實施例中，半導體器件1400包括第一內部命令產生單元1410、第一控制器1420、相位控制器 1430、等待時間控制器1440、第一命令執行控制器1450、第二內部命令產生單元1460、第二控制器1470、和第二命令執行控制器1480。第一內部命令產生單元1410接收讀命令RD或寫命令WR，並且在加性等待時間期間AL期間結束處基於讀命令RD或寫命令WR產生和輸出內部讀命令RD_INT或內部寫命令 WR_INT。將參考圖15和20更詳細地描述第一內部命令產生單元1410的實施例。第一控制器1420產生和輸出第一控制信號C0N_1以在加性等待時間期間AL中的預定時間使能相位控制器1430、等待時間控制器1440、或第一命令執行控制器1450。艮口， 第一控制器1420從預定時間起直到與讀命令RD或寫命令WR對應的操作的完成時間產生和輸出具有第一邏輯狀態的第一控制信號C0N_1以使能相位控制器1430、等待時間控制器 1440、或第一命令執行控制器1450，並且在其他時間點產生和輸出具有第二邏輯狀態的第一控制信號C0N_1以禁止已使能的相位控制器1430、等待時間控制器1440、或第一命令執行控制器1450。將參考圖16和20更詳細地描述第一控制器1420的實施例。第二內部命令產生單元1460接收ODT命令0DT，並且在加性等待時間期間AL完成時基於ODT命令ODT產生和輸出內部ODT命令0DT_INT。將參考圖17和20更詳細地描述第二內部命令產生單元1460的實施例。
第二控制器1470產生和輸出第二控制信號C0N_2以在加性等待時間期間AL中的預定時間使能相位控制器1430、等待時間控制器1440、或第二命令執行控制器1480。S卩，第二控制器1470從預定時間起直到與ODT命令ODT對應的操作的完成時間產生和輸出具有第一邏輯狀態的第二控制信號C0N_2以使能相位控制器1430、等待時間控制器1440、和第二命令執行控制器1480，並且在其他時間點產生和輸出具有第二邏輯狀態的第二控制信號 C0N_2以禁止相位控制器1430、等待時間控制器1440、和第二命令執行控制器1480中的至少一個。將參考圖18和20更詳細地描述第二控制器1470的實施例。相位控制器1430通過控制時鐘信號CLK的相位來產生相控時鐘信號CLKD，並且向等待時間控制器1440提供相控時鐘信號CLKD。相位控制器1430根據第一控制信號C0N_1 或第二控制信號C0N_2而被使能或禁止。相位控制器1430的結構可以與圖3A或圖的相位控制器150的結構相同或相似。等待時間控制器1440根據從相位控制器1430接收的相控時鐘信號CLKD產生多個等待時間控制信號CLKL，並且向第一命令執行控制器1450或第二命令執行控制器1480 提供等待時間控制信號CLKL。等待時間控制器1440根據第一控制信號C0N_1或第二控制信號C0N_2而被使能或禁止。將參考圖19更詳細地描述等待時間控制器1440的實施例。第一命令執行控制器1450基於從第一內部命令產生單元1410接收的內部讀命令 RD.INT和從等待時間控制器1440接收的等待時間控制信號CLKL來產生和輸出讀使能信號RD_EN以控制與讀命令RD對應的操作。同樣，第一命令執行控制器1450基於從第一內部命令產生單元1410接收的內部寫命令WR_INT和從等待時間控制器1440接收的等待時間控制信號CLKL來產生和輸出寫使能信號WR_EN以控制與寫命令WR對應的操作。第一命令執行控制器1450根據第一控制信號C0N_1而被使能或禁止。例如，當接收讀命令RD時，第一命令執行控制器1450向存儲器件(未示出)的數據輸出緩衝器(未示出)提供讀使能信號RD_EN。數據輸出緩衝器根據讀使能信號RD_EN經由數據輸出焊盤 (未示出)輸出從存儲器件的存儲單元讀取的數據。將參考圖19更詳細地描述第一命令執行控制器1450的實施例。第二命令執行控制器1480基於從第二內部命令產生單元1460接收的內部ODT命令0DT_INT和從等待時間控制器1440接收的等待時間控制信號CLKL來產生和輸出ODT使能信號0DT_EN以控制與ODT命令ODT對應的操作。第二命令執行控制器1480根據第二控制信號C0N_2而被使能或禁止。將參考圖19更詳細地描述第二命令執行控制器1480的實施例。從加性等待時間期間AL中的預定時間到與讀命令RD或寫命令WR對應的操作的完成時間根據第一控制信號C0N_1使能相位控制器1430、等待時間控制器1440、和第一命令執行控制器1450。當完成與讀命令RD或寫命令WR對應的操作時，根據第一控制信號 C0N_1禁止相位控制器1430、等待時間控制器1440、和第一命令執行控制器1450中的至少一個，並且將它們維持禁止，即便包括半導體器件1400的存儲器件被激活。從加性等待時間期間AL中的預定時間到與ODT命令ODT對應的操作的完成時間根據第二控制信號C0N_2使能相位控制器1430、等待時間控制器1440、和第二命令執行控制器1480。當完成與ODT命令ODT對應的操作時，根據第二控制信號C0N_2禁止相位控制器1430、等待時間控制器1440、和第二命令執行控制器1480中的至少一個，並且將它們維持禁止，即便包括半導體器件1400的存儲器件被激活。如前述指示的，在包括半導體器件1400的存儲器件執行與讀命令RD、寫命令WR或 ODT命令ODT對應的操作之前，可以根據第一控制信號C0N_1或第二控制信號C0N_2來使能相位控制器1430、等待時間控制器1440、第一命令執行控制器1450、或第二命令執行控制器1480。從而，包括半導體器件1400的存儲器件可以正常地執行與讀命令RD、寫命令WR、 或ODT命令ODT對應的操作，同時最小化功耗。圖15是根據本發明構思的實施例的圖14的半導體器件1400中的第一內部命令產生單元1410的電路圖。參考圖14和15，第一內部命令產生單元1410包括「m」個第一延遲單元1510_1到1510_m，其中「m」是自然數。第一延遲單元1510_1到1510_m串聯連接， 並且第一延遲單元1510_1根據時鐘信號CLK延遲和輸出接收的讀命令RD或寫命令WR。第一延遲單元1510_2到1510_m中的每一個根據時鐘信號CLK延遲和輸出前一延遲單元的輸出信號。例如，可以將讀命令RD或寫命令WR依次地輸入到第一延遲單元1510_1到1510_ m以延遲預定的時間，並且輸出內部讀命令RD_INT或內部寫命令WR_INT作為延遲的結果。圖16是根據本發明構思的實施例的圖14的半導體器件1400中的第一控制器 1420的電路圖。參考圖14和16，第一控制器1420包括第一或門1610、「ρ」個第二延遲單元1630_1到1630_ρ、以及第二或門1650，其中「ρ」是自然數。第一或門1610對接收的讀命令RD和內部讀命令RD_INT執行或操作，或者可以對接收的寫命令WR和內部寫命令WR_INT執行或操作。第二延遲單元1630_1到1630_p串聯連接，並且第二延遲單元1630_1根據時鐘信號CLK延遲和輸出第一或門1610的輸出信號。 第二延遲單元1630_2到1630_p中的每一個根據時鐘信號CLK延遲和輸出前一延遲單元的輸出信號。第二或門1650接收從第一或門1610的輸出信號和各個第二延遲單元1630_1 到1630_p的輸出信號中選擇的至少兩個信號，對該至少兩個輸出信號執行或操作，並且輸出第一控制信號C0N_1作為或操作的結果。圖16的實施例中，通過對各個第二延遲單元1630_1到1630_p的全部輸出信號執行或操作來產生第一控制信號C0N_1。然而，其他實施例中，可以通過對從讀/寫命令RD/ WR和各個第二延遲單元1630_1到1630_p的輸出信號中選擇的至少兩個信號執行或操作來產生第一控制信號C0N_1。同樣，圖16的實施例中，第一控制器1420通過延遲讀命令RD 或寫命令WR來產生第一控制信號C0N_1。然而，其他實施例中，第一控制器1420可以使用指示接收讀命令RD或寫命令WR的時間的任何其他信號來產生第一控制信號C0N_1。圖16的實施例中，第二延遲單元1630_1到1630_p包括觸發器。然而，其他實施例中，第二延遲單元1630_1到1630_p可以包括能夠產生具有如上所述的邏輯狀態的第一控制信號C0N_1的其他器件。圖17是根據本發明構思的實施例的圖14的半導體器件1400中的第二內部命令產生單元1460的電路圖。參考圖14和17，第二內部命令產生單元1460包括「m」個第三延遲單元1710_1到1710_m，其中「m」是自然數。第三延遲單元1710_1到1710_m串聯連接， 並且第三延遲單元1710_1根據時鐘信號CLK延遲和輸出接收的ODT命令0DT。第三延遲單元1710_2到1710_m中的每一個根據時鐘信號CLK延遲和輸出其前一延遲單元的輸出信號。S卩，將ODT命令ODT依次地輸入到第三延遲單元1710_1到1710_m以延遲預定的時間， 並且輸出內部ODT命令0DT_INT作為延遲的結果。
19
圖18是根據本發明構思的實施例的圖14的半導體器件1400中的第二控制器 1470的電路圖。參考圖14和18，第二控制器1470包括第三或門1810、「p」個第四延遲單元1830_1到1830_p、以及第四或門1850，其中「ρ」是自然數。第三或門1810對ODT命令ODT和內部ODT命令0DT_INT執行或操作。第四延遲單元1830_1到1830_p串聯連接，並且第四延遲單元1830_1根據時鐘信號CLK延遲和輸出第三或門1810的輸出信號。第四延遲單元1830_2到1830_p中的每一個根據時鐘信號CLK 延遲和輸出前一第四延遲單元的輸出信號。第四或門1850接收第三或門1810的輸出信號和各個第四延遲單元1830_1到1830_p的輸出信號中的至少兩個信號，對該至少兩個信號執行或操作，並且輸出第二控制信號C0N_2作為或操作的結果。圖18的實施例中，通過對各個第四延遲單元1830_1到1830_p的全部輸出信號執行或操作來產生第二控制信號C0N_2。然而，其他實施例中，可以通過對ODT命令ODT和各個第四延遲單元1830_1到1830_p的輸出信號中的至少兩個輸出信號執行或操作來產生第二控制信號C0N_2。同樣，圖18的實施例中，第二控制器1470通過延遲ODT命令ODT來產生第二控制信號C0N_2。然而，其他實施例中，第二控制器1470可以使用指示接收ODT命令 ODT的時間的其他信號來產生第二控制信號C0N_2。同樣，圖18的實施例中，第四延遲單元 1830_1到1830_p包括觸發器。然而，其他實施例中，第四延遲單元1830_1到1830_p可以包括能夠產生具有如上所述的邏輯狀態的第二控制信號C0N_2的其他器件。圖19是根據本發明構思的實施例的圖14的半導體器件1400中的相位控制器 1430、等待時間控制器1440、第一命令執行控制器1450、和第二命令執行控制器1480的電路圖。參考圖14和19，相位控制器1430通過控制時鐘信號CLK的相位來輸出相控時鐘信號CLKD。相位控制器1430的結構可以與圖3A或圖的相位控制器150的結構相同或相似。等待時間控制器1440包括第一連接單元1900和「q」個第五延遲單元1910_1到 1910_q，其中「q」是自然數。第一連接單元1900根據第一控制信號C0N_1或第二控制信號 C0N_2向第五延遲單元1910_q發送相控時鐘信號CLKD或阻止發送相控時鐘信號CLKD。更具體地，第一連接單元1900在第一控制信號C0N_1或第二控制信號C0N_2處於第一邏輯狀態時向第五延遲單元1910_q發送相控時鐘信號CLKD，而且在第一控制信號C0N_1或第二控制信號C0N_2處於第二邏輯狀態時阻止向第五延遲單元1910_q發送相控時鐘信號CLKD。第五延遲單元1910_1到1910_q串聯連接，並且第五延遲單元1910_q通過延遲相控時鐘信號CLKD來輸出等待時間控制信號CLKL_q。第五延遲單元1910_1到1910_q_l延遲前一延遲單元並且輸出對應的等待時間控制信號CLKL_1到CLKL_q_l。第一命令執行控制器1450包括第二連接單元1920和「q」個第六延遲單元1930_1 到1930_q。第二連接單元1920根據第一控制信號C0N_1促進或阻止向第六延遲單元 1930_1發送內部讀命令RD_INT或內部寫命令WR_INT。更具體地，第二連接單元1920在第一控制信號C0N_1處於第一邏輯狀態時向第六延遲單元1930_1發送內部讀命令RD_INT或內部寫命令WR_INT，而且在第一控制信號C0N_1處於第二邏輯狀態時阻止向第六延遲單元 19301發送內部讀命令RD_INT或內部寫命令WR_INT。第六延遲單元1930_1到1930_q串聯連接，並且第六延遲單元1930_1根據從第五延遲單元1910_1接收的等待時間控制信號CLKL_1來延遲和輸出內部讀命令RD_INT或內部寫命令WR_INT。第六延遲單元1930_2到1930_q根據對應的等待時間控制信號CLKL_2 到CLKL_q來延遲和輸出前一延遲單元的輸出信號。即，在第一命令執行控制器1450中，將內部讀命令RD_INT或內部寫命令WR_INT依次輸入到第六延遲單元1930_1到1930_q以延遲預定的時間，並且輸出讀使能信號RD_EN或寫使能信號WR_EN作為延遲的結果。第二命令執行控制器1480包括第三連接單元1940和「q」個第七延遲單元1950_1 到1950_q。第三連接單元1940根據第二控制信號C0N_2促進或阻止向第七延遲單元 1950_1發送內部ODT命令0DT_INT。更具體地，第三連接單元1940在第二控制信號C0N_2 處於第一邏輯狀態時向第七延遲單元1950_1發送內部ODT命令0DT_INT，而且在第二控制信號C0N_21處於第二邏輯狀態時阻止向第七延遲單元1950_1發送內部ODT命令0DT_INT。第七延遲單元1950_1到1950_q串聯連接，並且第七延遲單元1950_1根據從第五延遲單元1910_1接收的等待時間控制信號CLKL_1來延遲和輸出內部ODT命令0DT_INT。 第七延遲單元1950_2到1950_q根據對應的等待時間控制信號CLKL_2到CLKL_q來延遲和輸出前一延遲單元的輸出信號。即，在第二命令執行控制器1480中，將內部ODT命令0DT_ INT依次輸入到第七延遲單元1950_1到1950_q以延遲預定的時間，然後輸出ODT使能信號 0DT_EN作為延遲的結果。圖19的實施例中，第一連接單元1900、第二連接單元1920、和第三連接單元1940 分別包括根據第一控制信號C0N_1和第二控制信號C0N_2導通或截止的開關。然而，其他實施例中，第一連接單元1900、第二連接單元1920、和第三連接單元1940能夠包括諸如電晶體的其他類型的器件，其能夠根據第一或第二控制信號C0N_1或C0N_2的邏輯狀態使能或禁止等待時間控制器1440、第一命令執行控制器1450、或第二命令執行控制器1480。圖19的實施例中，第一連接單元1900促進或阻止相控時鐘信號CLKD的發送。然而，其他實施例中，第一連接單元1900可以促進或阻止在第五延遲單元1910_1到1910_q 之間發送相控時鐘信號CLKD。類似地，雖然圖19說明其中第二連接單元1920發送或阻止內部讀命令RD_INT或內部寫命令WR_INT的發送，但是第二連接單元1920可以替換地在第六延遲單元1930_1到1930_q之間發送或阻止發送內部讀命令RD_INT或內部寫命令WR_ INT，或可以在第五延遲單元1910_1到1910_9和第六延遲單元1930_1到1930_9之間發送或阻止發送一些或全部等待時間控制信號CLKL_1到CLKL_q。圖19的實施例中，第三連接單元1940發送或阻止發送內部ODT命令0DT_INT。然而，其他實施例中，第三連接單元1940可以促進或阻止在第七延遲單元1950_1到1950_q 之間發送內部ODT命令0DT_INT，或者促進或阻止在第五延遲單元1910_1到1910_q和第七延遲單元1950_1到1950_q之間發送一些或全部等待時間控制信號CLKL_1到CLKL_q。圖19的實施例中，第五延遲單元1910_1到1910_q包括反相器，而且第六延遲單元1930_1到1930_q*第七延遲單元1950_1到1950_q包括觸發器。然而，其他實施例中， 反相器和觸發器可以由能夠產生如上所述的等待時間控制信號CLKL_1到CLKL_q、讀使能信號RD_EN、寫使能信號WR_EN、或ODT使能信號0DT_EN的其他器件替換。圖20是說明根據本發明構思的實施例的圖14的半導體器件1400的操作的時序圖。下面參考圖14到20描述圖20的時序圖。圖20的示例中，假定僅接收讀命令RD，加性等待時間期間AL是「4」個時鐘信號CLK周期，而CAS等待時間期間CL是「5」個時鐘信號CLK周期。在時間t2處接收讀命令 RD,而且包含圖14的半導體器件1400的存儲器件在從時間t2開始四個時鐘信號CLK周期之後的時間t4執行讀操作。包含半導體器件1400的存儲器件從自時間t4開始五個時鐘信號CLK周期之後的時間t5到時間t6輸出在讀操作期間讀取的數據。第一控制器1420產生第一控制信號C0N_1，其在時間t3之前具有第二邏輯狀態， 從時間t3到時間t6具有第一邏輯狀態，而且在時間t6之後具有第二邏輯狀態。第一控制信號C0N_1在激活時間段中的時間tl處於第二邏輯狀態，並且在從時間t2到時間t4的加性等待時間期間AL中的時間t3從第二邏輯狀態變為第一邏輯狀態。在第一控制器1420實現為圖16所示的情況下，第一控制信號C0N_1可以具有圖 20所示的邏輯狀態。例如，參考圖16，第一控制器1420的第二或門1650可以對各個第二延遲單元1630_1到1630_n的輸出信號執行或操作以便在一個時鐘信號CLK周期之後將第一控制信號CON從第二邏輯狀態變為第一邏輯狀態，如圖20所示。另一方面，當第二或門 1650對全部讀命令RD和各個第二延遲單元1630_1到1630_n的輸出信號執行或操作時，第一控制信號C0N_1在時間t2從第二邏輯狀態變為第一邏輯狀態。因此，第二或門1650可以通過選擇對其執行或操作的信號來控制第一控制信號C0N_1從第二邏輯狀態變為第一邏輯狀態的時間。因為第一控制信號C0N_1從時間t3到讀數據的輸出結束的時間t6維持第一邏輯狀態，而且在其他時間點維持第二邏輯狀態，相位控制器1430、等待時間控制器1440、和第一命令執行控制器1450從時間t3到時間t6被使能，並且在其他時間點被禁止。圖14的實施例中，第一控制器1420僅使用第一控制信號C0N_1來控制相位控制器1430、等待時間控制器1440、和第一命令執行控制器1450。然而，其他實施例中，第一控制器1420可以使用多個獨立的控制信號來控制這些組件。因為圖20說明其中僅接收讀命令RD的情況，故只有第一控制信號C0N_1在加性等待時間期間AL從第二邏輯狀態變為第一邏輯狀態。在接收ODT命令ODT而非讀命令RD 時，僅第二控制信號C0N_2可以在加性等待時間期間AL從第二邏輯狀態變為第一邏輯狀態。當接收讀命令RD和ODT命令ODT兩者時，第一控制信號C0N_1和第二控制信號C0N_2 二者在加性等待時間期間AL從第二邏輯狀態變為第一邏輯狀態。圖20的實施例中，即便半導體器件1400被激活，除了在上述的開始於加性等待時間期間AL的間隔期間之外，從由相位控制器1430、等待時間控制器1440、第一命令執行控制器1450、和第二命令執行控制器1480組成的組中選擇的至少一個器件也被保持禁止。通過禁止這些所述的組件，能夠減少半導體器件1400的功耗。圖21是包含根據本發明構思的實施例的半導體器件的計算系統2100的框圖。參考圖21，計算系統2100包括電連接到總線2160的微處理器2130、用戶接口單元2150、以及包含存儲器控制器2112和存儲器件2111的存儲器系統設備2110。存儲器件2111包括多個用於存儲數據的存儲單元。存儲器件2111包括根據參考圖1到20提出的實施例之一的半導體器件。存儲器控制器2112控制存儲器件2111。計算系統2100還包括隨機存取存儲器(RAM) 2140和電源設備2120。在計算系統2100是移動裝置的情況下，計算系統2100還可以包括用於向其供電的電池、以及諸如基帶晶片組的數據機。同樣，計算系統2100還可以包括其他設備，諸如應用晶片組、照相機圖像傳感器(CIS)、和移動動態RAM(DRAM)。存儲器控制器2112和存儲器件2111可以形成例如使用非易失性存儲器的固態驅動器/盤(SSD)以便存儲數據。圖22是包含根據本發明構思的實施例的半導體器件的存儲卡2200的框圖。參考圖22，存儲卡2200包括存儲器件2210和存儲器控制器2220。存儲器件2210包括多個用於存儲數據的存儲單元。存儲器件2210包括根據圖1到20的以上實施例之一的半導體器件。存儲控制器2220控制存儲器件2210。存儲器控制器2220可以構造為經由諸如通用串行總線(USB)、多媒體卡(MMC)、外圍組件互連快線(PCI-E)、串行高級技術附件(SATA)、並行高級技術附件(PATA)、小型計算機系統接口(SCSI)、增強小型設備接口(ESDI)、或集成設備電子(IDE)的各種接口協議之一來與諸如主機的外部設備通信。上述的存儲器件可以使用幾種類型的封裝中的任意一種進行封裝。示例封裝類型包括層疊封裝(PoP)、球柵陣列(BGA)、晶片尺寸封裝(CSP)、塑料引線晶片載體(PLCC)、 塑料雙列直插式封裝(PDIP)、晶片中華夫封裝(die in Waffle pack)、晶圓中管芯形式 (die in wafer form)、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料四方扁平封裝 (MQFP)、薄型四方扁平封裝(TQFP)、小外形集成電路(SOIC)、收縮型小外形封裝(SSOP)J^ 型小外形封裝(TSOP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶圓級製作封裝(WFP)、晶圓級堆疊封裝(WSP)。前述為實施例的說明且不應推斷為限制本發明。雖然已經描述若干實施例，但是本領域技術人員不難理解，可以在這些實施例中進行許多修改而不在實質上背離本發明構思的新穎性教導和優點。因此，意在將全部這樣的修改包括在如權利要求書限定的本發明構思的範圍內。相關申請的交叉引用本發明要求2009年11月13日提交的韓國專利申請No. 10-2009-0109694的優先權，其公開內容通過弓I入在此整體併入。
權利要求
1.一種半導體器件，其接收命令並且在當接收命令時開始的加性等待時間期間的結束處執行對應的存儲器存取操作，該半導體器件包括相位控制器，其控制時鐘信號的相位以產生相控時鐘信號；以及控制器，其產生具有第一邏輯狀態的控制信號以便在加性等待時間期間中的預定時間將相位控制器從禁止狀態改變為使能狀態。
2.根據權利要求1所述的半導體器件，其中控制器在該預定時間與存儲器存取操作的完成時間之間的間隔期間將控制信號維持在第一邏輯狀態，並且在其他時間將控制信號改變為第二邏輯狀態以禁止相位控制器。
3.根據權利要求1所述的半導體器件，其中相位控制器包括 延遲鎖定環，其控制時鐘信號的相位；以及連接單元，其根據控制信號促進或阻止向延遲鎖定環發送時鐘信號。
4.根據權利要求1所述的半導體器件，其中相位控制器包括 鎖相環，其控制時鐘信號的相位；以及連接單元，其根據控制信號促進或阻止向鎖相環發送時鐘信號。
5.根據權利要求1所述的半導體器件，其中該命令是讀命令、寫命令、或片上終結 (ODT)命令。
6.根據權利要求1所述的半導體器件，其中控制器包括多個延遲單元，其串聯連接，並根據時鐘信號延遲和輸出該命令；以及或門，其對從該命令和各個延遲單元的輸出信號當中選擇的至少兩個信號執行或操作，並且輸出作為或操作的結果的控制信號。
7.根據權利要求1所述的半導體器件，進一步包括等待時間控制器，其基於相控時鐘信號產生多個等待時間控制信號，並且輸出所述等待時間控制信號；內部命令產生單元，其在加性等待時間期間結束之後基於該命令輸出內部命令；以及命令執行控制器，其基於內部命令和等待時間控制信號控制存儲器存取操作， 其中該控制信號在加性等待時間期間的該預定時間進一步使能相位控制器、等待時間控制器、和命令執行控制器當中全部的被禁止的單元。
8.根據權利要求7所述的半導體器件，其中該控制信號從該預定時間直到存儲器存取操作的完成時間使能相位控制器、等待時間控制器、和命令執行控制器，並且在其他時間點禁止相位控制器、等待時間控制器、和命令執行控制器中的至少一個。
9.根據權利要求7所述的半導體器件，其中控制器包括 第一或門，其對該命令和該內部命令執行或操作；多個延遲單元，其串聯連接，並根據時鐘信號延遲和輸出第一或門的輸出信號；以及第二或門，其對從第一或門的輸出信號和各個延遲單元的輸出信號當中選擇的至少兩個信號執行或操作，並且輸出作為或操作的結果的控制信號。
10.根據權利要求7所述的半導體器件，其中內部命令產生單元包括多個延遲單元，其根據時鐘信號延遲和輸出該命令。
11.根據權利要求7所述的半導體器件，其中等待時間控制器包括多個延遲單元，其串聯連接，並延遲相位控制器的輸出信號和輸出各個等待時間控制信號；以及連接單元，其根據控制信號控制相位控制器與多個延遲單元之間、或多個延遲單元之間的連接。
12.根據權利要求7所述的半導體器件，其中命令執行控制器包括多個延遲單元，其串聯連接，並根據對應的一個等待時間控制信號延遲該內部命令；以及連接單元，其根據控制信號控制等待時間控制器與多個延遲單元之間、內部命令產生單元與多個延遲單元之間、或多個延遲單元之間的連接。
13.一種半導體器件，配置為接收讀或寫命令並且在當該半導體器件接收讀/寫命令時開始的第一加性等待時間期間之後執行與讀或寫命令對應的操作，還配置為接收片上終結(ODT)命令並且在當該半導體器件接收ODT命令時開始的第二加性等待時間期間之後執行ODT命令，該半導體器件包括相位控制器，其控制時鐘信號的相位並輸出相控時鐘信號；以及第一控制器，其產生和輸出第一控制信號以便在第一加性等待時間期間中的預定時間將相位控制器從禁止狀態改變為使能狀態；以及第二控制器，其產生和輸出第二控制信號以便在第二加性等待時間期間中的預定時間將相位控制器從禁止狀態改變為使能狀態。
14.根據權利要求13所述的半導體器件，其中第一控制器從第一加性等待時間期間的該預定時間直到與讀或寫命令對應的操作的完成時間產生和輸出具有第一邏輯狀態的第一控制信號以使能相位控制器，並且在其他時間點產生和輸出具有第二邏輯狀態的第一控制信號以禁止相位控制器，以及其中第二控制器從第二加性等待時間期間的該預定時間直到與ODT命令對應的操作的完成時間產生和輸出具有第一邏輯狀態的第二控制信號以使能相位控制器，並且在其他時間點產生和輸出具有第二邏輯狀態的第二控制信號以禁止相位控制器。
15.根據權利要求13所述的半導體器件，其中第一控制器包括多個第一延遲單元，其串聯連接，並根據時鐘信號延遲和輸出讀或寫命令；以及第一或門，其對從讀或寫命令和第一延遲單元的輸出信號當中選擇的至少兩個信號執行或操作，並且輸出作為或操作的結果的第一控制信號，而且其中第二控制器包括多個第二延遲單元，其串聯連接，並根據時鐘信號延遲和輸出ODT命令；以及第二或門，其對從ODT命令和第二延遲單元的輸出信號當中選擇的至少兩個信號執行或操作，並且輸出作為或操作的結果的第二控制信號。
16.一種半導體器件，配置為接收讀或寫命令並且在當該半導體器件接收讀/寫命令時開始的第一加性等待時間期間之後執行與讀或寫命令對應的操作，還配置為接收片上終結(ODT)命令並且在當該半導體器件接收ODT命令時開始的第二加性等待時間期間之後執行ODT命令，該半導體器件包括相位控制器，其配置為控制時鐘信號的相位並產生相控時鐘信號； 等待時間控制器，基於相控時鐘信號產生和輸出多個等待時間控制信號； 第一內部命令產生單元，配置為在第一加性等待時間期間之後基於讀或寫命令輸出內部讀命令或內部寫命令；第一命令執行控制器，配置為基於內部讀命令和等待時間控制信號控制與讀命令對應的操作，或基於內部寫命令和等待時間控制信號控制與寫命令對應的操作；第二內部命令產生單元，配置為在第二加性等待時間期間之後基於ODT命令輸出內部 ODT命令；第二命令執行控制器，配置為基於內部ODT命令和等待時間控制信號控制與ODT命令對應的操作；第一控制器，配置為產生和輸出第一控制信號以便在第一加性等待時間期間中的預定時間使能相位控制器、等待時間控制器、和第一命令執行控制器當中的全部的被禁止的單元；以及第二控制器，配置為產生和輸出第二控制信號以便在第二加性等待時間期間中的預定時間使能相位控制器、等待時間控制器、和第二命令執行控制器當中的全部的被禁止的單兀。
17.根據權利要求16所述的半導體器件，其中第一控制器從第一加性等待時間期間的該預定時間直到與讀或寫命令對應的操作的完成時間產生和輸出第一控制信號以使能相位控制器、等待時間控制器、和第一命令執行控制器，並且在其他時間點產生和輸出第一控制信號以禁止相位控制器、等待時間控制器、和第一命令執行控制器中的至少一個，以及其中第二控制器從第二加性等待時間期間的該預定時間直到與ODT命令對應的操作的完成時間產生和輸出第二控制信號以使能相位控制器、等待時間控制器、和第二命令執行控制器，並且在其他時間點產生和輸出第二控制信號以禁止在相位控制器、等待時間控制器、和第二命令執行控制器中選擇的至少一個。
18.根據權利要求16所述的半導體器件，其中第一控制器包括第一或門，其對讀命令和內部讀命令、或對寫命令和內部寫命令執行或操作； 多個第一延遲單元，其串聯連接，其中第一延遲單元中的每一個根據時鐘信號延遲和輸出第一或門的輸出信號；以及第二或門，其對第一或門的輸出信號和各個第一延遲單元的輸出信號當中的至少兩個信號執行或操作，然後輸出作為第二或門的或操作的結果的第一控制信號，而且其中第二控制器包括第三或門，其對ODT命令和內部ODT命令執行或操作；多個第二延遲單元，其串聯連接，其中第二延遲單元中的每一個根據時鐘信號延遲和輸出第三或門的輸出信號；以及第四或門，其對第三或門的輸出信號和各個第二延遲單元的輸出信號當中的至少兩個信號執行或操作，然後輸出作為第四或門的或操作的結果的第二控制信號。
19.根據權利要求16所述的半導體器件，其中等待時間控制器包括多個延遲單元，其串聯連接，其中每個延遲單元延遲相位控制器的輸出信號並輸出對應的一個等待時間控制信號；以及連接單元，其根據第一控制信號或第二控制信號來控制相位控制器與延遲單元之間、 或各延遲單元之間的連接。
20.根據權利要求16所述的半導體器件，其中第一命令執行控制器包括多個第一延遲單元，其串聯連接，並根據等待時間控制信號延遲該內部讀命令或該內部寫命令；以及第一連接單元，其根據第一控制信號控制等待時間控制器與第一延遲單元之間的連接、第一內部命令產生單元與第一延遲單元之間的連接、或第一延遲單元之間的連接，而且其中第二命令執行控制器包括多個第二延遲單元，其串聯連接，並根據等待時間控制信號延遲該內部ODT命令；以及第二連接單元，其根據第二控制信號控制等待時間控制器與第二延遲單元之間的連接、第二內部命令產生單元與第二延遲單元之間的連接、或第二延遲單元之間的連接。
全文摘要
一種半導體器件接收與存儲器存取操作對應的命令並且在加性等待時間期間之後執行該存儲器存取操作。該加性等待時間期間在接收命令時開始。該半導體器件包括相位控制器，用於控制時鐘信號的相位並輸出相控時鐘信號；以及控制器，用於產生並輸出用於在加性等待時間期間中的預定時間使能被禁止的相位控制器的控制信號。
文檔編號G11C16/06GK102157200SQ20101054988
公開日2011年8月17日 申請日期2010年11月15日 優先權日2009年11月13日
發明者崔楨煥, 金梁基 申請人:三星電子株式會社