一種基於二極體選通的電阻存儲器件及其製造方法
2023-08-22 10:09:06
專利名稱：一種基於二極體選通的電阻存儲器件及其製造方法
技術領域：
本發明屬於微電子技術領域，具體提供一種基於二極體選通的高密度電阻隨機存儲 器(RRAM)及其製造方法。
技術背景存儲器在半導體市場中佔有重要的地位，由於可攜式電子設備的不斷普及，不揮發存 儲器在整個存儲器市場中的份額也越來越大。最近不揮發電阻存儲器件(Resistive Switching Memory)因為其高密度、低成本、可突破技術代發展限制的特點引起高度關注。 電阻存儲器利用存儲介質的電阻在電信號作用下、在高阻和低阻間可逆轉換的特性來存儲 信號，存儲介質可以有很多種，包括二元或多元金屬氧化物，甚至有機物，其中，CUx0 (1 <x《2)、 W0x( 1《x〈3)由於易於不含有對常規CM0S工藝會造成汙染的元素、低功耗等 特性而受到高度關注。同時，在利用電阻變化來存儲信息的阻性存儲器中，已有的選通管技術包括基於M0S 管選通技術、基於三極體選通技術、基於二極體選通技術。選通管滿足存儲器的編程操作 特性前提下，在三種技術的存儲單元面積方面，基於M0S管選通的存儲單元的面積最大(約 12F2-30F2)，基於三極體選通技術次之(約8F2-24F2)，基於二極體選通的最小(約4 F2_8 F2)。 為通過減小存儲單元的面積來提高存儲密度，基於二極體的選通技術成為研究的熱點。目前，三星公司製造出了存儲單元面積為5.8 F2的相變存儲器w，其方法是在襯底上 形成字線，然後外延生長單晶矽形成pn結二極體與字線相連接，二極體為選通管，再依 次形成下電極、相變存儲層、上電極以及位線。由於外延生長單晶矽技術相對昂貴，並且 必須在900。C以上形成，不利於45nm特徵尺寸以下技術代形成超淺結pn結。同時，意法 半導體公司製造出了基於三極體選通的存儲單元面積為10^的相變存儲器[2]，其三極體是 採用成熟技術形成與襯底矽中。由於二極體相比三極體具有跟簡單的結構和低成本製造優勢，並具有較大的正向電流 密度能滿足電阻存儲單元的編程要求，因此提出了一種其選通二極體直接形成於襯底的並 與電阻存儲單元集成製造形成的電阻隨機存儲器件。 發明內容本發明的目的在於提出一種存儲單元結構簡單、存儲密度高的電阻隨機存儲器及其制 備方法。本發明提出的電阻隨機存儲器是一種基於二極體選通的高密度電阻隨機存儲器件，其 中與襯底字線相連接的選通二極體直接通過慘雜形成於襯底矽中。該電阻隨機存儲器件包 括第一導電型的半導體襯底；在所述半導體襯底上的構圖形成的多條平行字線，所述字線具有不同於第一導電型的 第二導電型；所述多條平行字線之間的形成於襯底矽中的第一絕緣隔離層；在各條所述字線的厚度方向的上表面層構圖摻雜形成的、沿字線長度方向上一維構圖 排列的、具有第二導電型的第一半導體；在所述第一半導體的厚度方向的上表層構圖摻雜形成的、具有第二導電型的第二半導體；填充於所述第一半導體之間間隙區和所述第二半導體之間間隙區的第二絕緣隔離層；形成於第二半導體上表層的金屬矽化物層；與所述金屬矽化物層電導通連接的金屬層；通過氧化形成於所述金屬層之上的金屬氧化物電阻存儲層；多條電連接於所述金屬氧化物電阻存儲材料的空間垂直於字線的多條位線。在本發明的一些實施例中，第一導電型可以是p型，第二導電型可以是n型；第一半 導體和第二半導體可以具有相同的構圖，並且都是基於半導體襯底中形成。在其他實施例中，所述半導體襯底中每個字線和第一半導體之間的界面具有基本相同 的高度；第二絕緣隔離層與字線之間的界面比字線和半導體之間的界面高。所述電阻隨機 存儲器件還包括形成於所述半導體襯底和所述字線之間的和半導體襯底有相同導電型的 緩衝層，該緩衝層具有與所述字線相同的構圖；所述緩衝層和半導體襯底之間的界面高於 半導體襯底和第一絕緣隔離層之間的界面。所述電阻隨機存儲器件還包括形成於金屬矽化物層和氧化形成金屬氧化物電阻存儲 層的金屬構圖層之間的導電插塞，以及形成於金屬氧化物電阻存儲層和字線之間的上電極; 所述金屬氧化物電阻存儲層材料可以為CuxO (l<x《2)、或者W0x( 1《x〈3)等金屬氧化 物。本發明的另一個方面是所述電阻隨機存儲器件的製造方法，包括 在第一導電型的半導體襯底上構圖形成第一絕緣隔離層，以第一絕緣隔離層為掩膜摻 雜形成多條第二導電型平行字線；在所述字線上構圖刻蝕，形成第二絕緣隔離層；以第一絕緣隔離層和第二絕緣隔離層為掩膜，對字線上表層構圖摻雜形成第二導電型 的第一半導體；以第一絕緣隔離層和第二絕緣隔離層為掩膜，對第一半導體上表層構圖摻雜形成第一 導電型的第二半導體；在第二半導體表面形成金屬矽化物層；在金屬矽化物層上形成第一成型層，構圖形成金屬層電連接金屬矽化物層； 進一步在金屬層上構圖氧化形成金屬氧化物電阻存儲層； 在第一成型層上形成第二成型層，構圖形成垂直於位線的多條平行位線。 在本發明的一些實施例中，第一絕緣隔離層和第二絕緣隔離層為不相同的介質材料； 第一導電型可以是p型，第二導電型可以是n型。所述電阻隨機存儲器件的製造方法還包 括在摻雜形成字線之前，以第一絕緣介質層為掩膜慘雜形成與半導體襯底相同導電型的緩 衝層；第一成型層和第二成型層是不同材料的絕緣介質層。本發明提供的電阻隨機存儲器件及其製造方法，其選通二極體是通過與CMOS工藝兼 容的技術形成於襯底矽中，並與電阻存儲單元集成製造形成電阻存儲器，存儲單元結構簡 單，相比三極體和場效應管選通的存儲器件具有更高的存儲密度，同時製造工藝過程相對 簡單可靠。
圖l為電阻隨機存儲器4X4陣列示意圖。圖2為電阻隨機存儲器三維示意圖。圖3a為電阻隨機存儲器實施例XZ平面截面圖。圖3b為電阻隨機存儲器實施例YZ平面截面圖。圖4a為電阻隨機存儲器又一實施例XZ平面截面圖。圖4b為電阻隨機存儲器又一實施例YZ平面截面圖。圖5為半導體襯底橫截面圖。圖6為形成第一絕緣隔離層後橫截面圖。圖7為形成字線摻雜以後橫截面圖。圖8為形成第二絕緣隔離層後橫截面圖。圖9為構圖形成一層刻蝕終止層後橫截面圖。圖10為形成第一半導體後橫截面圖。圖ll為形成第二半導體後橫截面圖。圖12為去除刻蝕終止層後橫截面圖。圖13a為形成金屬矽化物後XZ平面橫截面圖。圖13b為形成金屬矽化物後YZ平面橫截面圖。圖14為沉積PMD層後橫截面圖。圖15為導電插塞形成後橫截面圖。圖16為金屬層形成後橫截面圖。圖17為蓋帽層構圖形成後橫截面圖。圖18為氧化形成存儲電阻後橫截面圖。圖19為上電極形成後橫截面圖。圖20a為位線形成後XZ平面橫截面圖。圖20b為位線形成後YZ平面橫截面圖。圖21 為又一實施例中金屬層形成後橫截面圖。圖22 為又一實施例中蓋帽層構圖形成後橫截面圖。圖23 為又一實施例中氧化形成存儲電阻後橫截面圖。圖24 為又一實施例中上電極形成後橫截面圖。圖25 為又一實施例中層間介質層形成後橫截面圖。圖26 為又一實施例中字線金屬形成以後橫截面圖。圖27 為又一實施例中第二成型層和刻蝕終止層形成後橫截面圖。圖28a為又一實施例中位線形成後XZ平面橫截面圖。圖28b為又一實施例中位線形成後YZ平面橫截面圖。圖中標號4 二極體，6位線，7存儲電阻，9字線，10電阻隨機存儲單元，11電阻隨機存儲 器，100襯底，101緩衝層，200字線，300第一絕緣隔離層，301第二絕緣隔離層，302a 刻蝕終止層，302b刻蝕終止層，302刻蝕終止層，303為PMD層，304蓋帽層，305第一 成型層，306第二成型層，307層間介質層，401第一半導體，402第二半導體，500金 屬矽化物，303 PMD介質層，600導電插塞，601擴散阻擋層，602氧化形成存儲介質的 金屬層，603字線金屬線，700電阻存儲層，800上電極層，900位線。
具體實施方式
在下文中結合圖示在參考實施例中更完全地描述本發明，本發明提供優選實施例，但 不應該被認為僅限於在此闡述的實施例。在圖中，為了清楚起見，可以誇張或放大層和區 的長度和厚度。在此參考圖是本發明的理想化實施例的示意圖，本發明所示的實施例不應該被認為僅限於圖中所示的區域的特定形狀，而是包括所得到的形狀，比如製造引起的偏差。例如幹 法刻蝕得到的曲線通常具有彎曲或圓潤的特點，但在本發明實施例圖示中，均以矩形表示， 圖中的表示是示意性的，但這不應該被認為限制本發明的範圍。圖中相似的參考標號可以 表示相似的結構部分。圖l是圖示包括使用單元二極體的電阻隨機存儲單元和電阻隨機存儲器件(RRAM)的 示意圖，20為四行四列的整列示意的電阻隨機存儲器，6為位線，9為字線，其中10為電 阻隨機存儲單元，它包括二極體4和存儲電阻7。其中二極體4一端與位線6連接，另一 端與存儲電阻7連接，主要起選通管的作用，存儲電阻7其中一端與字線9連接，主要起 存儲作用。圖2是根據本發明實施方式的電阻隨機存儲器三維示意圖。平行字線的方向為X方向， 平行位線的方向為Y方向，向上堆疊方向為Z方向。圖3為根據本發明電阻隨機存儲器的一實施例的剖面圖，其中圖3a為XZ平面剖面圖的一部分，圖3b YZ平面剖面圖的一部分。根據圖3a和圖3b和圖1，其中100為半導體襯底，用以形成選通二極體7以及字線6，它可是p型單晶矽襯底。200為形成於半導體襯底上的字線，主要通過構圖摻雜實現，它具有不同於半導體襯底100的導電類型，它可以為N++重摻雜，具有較高的摻雜濃度和很低的電阻率；多條字線200在Y方向相互平行排列。101為位於字線200和半導體襯底100之間的緩衝層，具有與半導體襯底相同的導電類型，可以是具有比襯底更高摻雜濃度的P型半導體層，它主要用來提高不同字線200之間的電隔離效果。301為第二絕緣隔離層，它可以是Si02、 Si3N4等絕緣介質，平行於字線200，主要在實現字線200摻雜過程中用作掩膜，並實現不同字線200之間絕緣隔離。300為第一絕緣隔離層，它可以是Si02、 Si3N4等絕緣介質但不同於第一絕緣隔離層301的材料，第一絕緣隔離層300和第二絕緣隔離層301共同作用定義二極體D的面積並實現XY平面陣列上不同二極體D之間的絕緣隔離。401是第一半導體，它具有與字線200相同的導電類型，但比字線200具有較低的摻雜濃度，它可以是n摻雜單晶襯底矽，用以形成二極體D的N區。402是第二半導體，它具有與第一 半導體401不相同的導電類型，它可以是P型摻雜單晶襯底矽，用以形成二極體D的P區。500為形成於402之上的金屬矽化物，它可以是NiSi、 CoSi、 WSi、 TiSi等材料，它主要用來實現第二半導體402和導電插塞601之間的歐姆接觸。其中緩衝層101和半導體襯底100之間的界面定義為Fl，第二絕緣隔離層302與半導體襯底100之間的界面定義為F2，字線200和緩衝層101之間的界面定義為F3，字線200和第一絕緣隔離層301之間的界面定義為F4，第一半導體401和字線200之間的界面定義為F5;在Z方向上，為實現更好的不同字線200之間的電隔離效果,F2低於F1;為實現不同二極體之間的電隔離，F4不高於F5;為實現不同字線200之間的 電阻的差異縮小，不同F3在同一平面高度，不同F5也在同一平面高度。303為PMD層， 它可以是摻磷的氧化矽PSG等介質材料，可以用來實現導電插塞600之間的絕緣隔離。600 為導電插塞，它可以W等金屬材料，連接金屬層602金屬矽化物層500。 305為第一成型 層，它可以為Si02或摻F或C的Si02等低k介質材料，用來實現不同金屬層602之間的電 隔離。602為氧化形成存儲介質的金屬層，它可是Cu或者W，通過定義其區域面積氧化來 形成電阻存儲層700。 601為擴散阻擋層，用以防止金屬層602的金屬向第一成型層305 擴散，它可以是TaN、 Ta/TaN複合層或是Ti/TiN複合層，或是其它起到同樣作用的導電 材料，如TiSiN、 WNx、 WNxCy、 TiZr/TiZrN等。700為電阻存儲層，它是通過金屬層氧化 形成，可以是CuxO (l<x《2)、 WOx( 1《x〈3)金屬氧化物，它具有在不同電信號作用下 實現高阻態和低阻態轉變的特性，從而實現電阻存儲功能。304為蓋帽層，可以為Si^、 SiON等介質材料，通過蓋帽層304開孔，可以定義電阻存儲層700以及上電極層800的 圖案。800為上電極層，直接覆蓋於電阻存儲層700之上，可以為Ta、 TaN 、 Al、 Ti、 TiN 或W等單層金屬材料，也可以為Ta/TaN、 Ti/TiN或Cu/Ta/TaN等複合層材料，它同時具有 保護電阻存儲層700在後序工藝中免受影響的作用。900為位線，在X方向多條在同一平 面平行排列，它可以是良導體的金屬材料。306為第二成型層，它可以為Si02或摻F或C 的Si02等低k介質材料，用來實現不同位線900之間的電隔離。其中位線200通過導電插 塞602從襯底引出，在第一成型層中形成連接字線金屬線603。當電阻存儲器作用時，電 信號從位線900、上電極800、電阻存儲層700、金屬層602、導電插塞600、金屬矽化物 層500、第二半導體402和第一半導體401形成的二極體、字線200到字線金屬線603方 向正嚮導通。圖4為根據本發明電阻隨機存儲器的又一實施例的剖面圖，其中圖4a為XZ平面剖面 圖的一部分，圖4b YZ平面剖面圖的一部分圖。根據圖4a和圖4b實施例與圖3a和圖3b 中實施例的比較，其主要差別在於金屬矽化物層500以上的結構變化。圖4a和圖4b實施 例中省去了導電插塞600和PMD層303，金屬矽化物層500以下與圖3a和圖3b中實施例 結構相同，第一成型層直接形成於金屬矽化物層500之上，金屬層602以通孔的形式直接 與金屬矽化物層500電連接。307為層間介質層，它可以為它可以為Si02或摻F或C的Si02 等低k介質材料，並用來實現字線銅線602之間的電隔離。其他各部分功能與作用與圖3 實施例所說明情況相同。圖5到圖20為圖示為實現圖3實施例電阻存儲器的製造方法的一個實施方式。接下 來，將以圖5到圖21所示橫截面剖面圖解釋本實施方式的製作方法步驟。參考圖5，選擇一p型襯底單晶矽，摻雜濃度在lX10"—lX10'8原子/平方釐米。本發明的進一步實施，參考圖6，通過構圖刻蝕矽形成多條平行溝槽，然後CVD沉積 Si02介質材料，進行CMP，形成第二絕緣隔離層301。本發明的進一步實施，參考圖7，以第二絕緣隔離層301為掩膜進行離子注入和或者 擴散摻雜，先p型摻雜形成緩衝層101，再n型摻雜形成字線層200，緩衝層101的摻雜 濃度稍高於半導體襯底100，字線層200具有最高的摻雜濃度。以半導體襯底100的p型 摻雜濃度為1X10"原子/平方釐米為例，緩衝層101的p型摻雜濃度可以為1X10"原子/ 平方釐米為例，字線層200的n型摻雜濃度達lX10w原子/平方釐米或者更高，這樣可以 實現不同字線層的電隔離，並且實現較低的字線電阻率。本發明的進一步實施，參考圖8，通過光刻構圖，刻蝕字線200形成溝槽，然後沉積 Si美介質材料填充溝槽，進行CMP，形成第一絕緣隔離層300。本發明的進一步實施，參考圖9，沉積一層Si美刻蝕終止層302，構圖刻蝕定義下一 步摻雜區域。本發明的進一步實施，參考圖10，以Si3N4刻蝕終止層302為掩膜，對字線200上表 層進行補償摻雜形成第一半導體401，第一半導體401的n型原子摻雜濃度為1X10"—1 X10"原子/平方釐米。通過控制摻雜的離子注入能量，來控制第一半導體401和字線200 之間的界面，使其在Z高度方向高於第一絕緣隔離層300與字線200的界面。本發明的進一步實施，參考圖11，以Si3N4刻蝕終止層302為掩膜，對第一半導體上 表層進行P型摻雜，形成第二半導體402，第二半導體402的p型原子摻雜濃度為lX1018 原子/平方釐米左右。通過控制摻雜的離子子注入能量，來控制第一半導體401和第二半 導體402之間的界面。本發明的進一步實施，參考圖12，刻蝕去除Si3N4刻蝕終止302。本發明的進一步實施，參考圖13a和圖13b，圖13a為XZ平面剖面圖，圖13b為YZ 平面剖面圖，先沉積一層Ni金屬層，退火處理使Ni與第二半導體402表層Si形成金屬 矽化物NiSi，然後去除剩餘的金屬Ni。本發明的進一步實施，參考圖14， CVD沉積PSG層作為PMD層303。本發明的進一步實施，參考圖15，先刻蝕形成通孔，沉積Ti/TiN層，在沉積W填充 通孔，然後CMP，形成導電插塞600。本發明的進一步實施，參考圖16， CVD沉積Si3N4刻蝕終止層302，然後再沉積Si02 第一成型層305，先光刻構圖刻蝕SiO2第一成型層305至Si3N4刻蝕終止層302，再以第一 成型層305為掩膜刻蝕Si.具刻蝕終止層302至PMD層303，打開導電插塞600然後沉積Ta/TaN層601 ，沉積籽晶層Cu再電鍍生長Cu， CMP形成金屬層602。本發明的進一步實施，參考圖17， CVD沉積Si3N4100nm形成蓋帽層304，光刻定義存儲電阻層的圖案，第一步先刻蝕Si3N4蓋帽層50nm，然後去除光刻膠，再刻蝕去除Si美蓋帽層直至金屬層600完全打開。本發明的進一步實施，參考圖18，以蓋帽層為掩膜，通過等離子氧化或者熱氧化的方法，氧化金屬層600的Cu，形成CuxO存儲電阻層700。本發明的進一步實施，參考圖19， PVD沉積TaN金屬層100nm，然後CMP，形成上電極800。本發明的進一步實施，參考圖20, CVD沉積Si3N4刻蝕終止層302，然後再沉積Si02 為第二成型層306，先光刻構圖刻蝕Si02第一成型層305至Si3N4刻蝕終止層302,再以第 二成型層306為掩膜刻蝕Si3N4刻蝕終止層302至蓋帽層304，打開上電極800，然後沉積 Ta/TaN層601,沉積籽晶層Cu再電鍍生長Cu， CMP形成位線900。至此，本實施例電阻隨機存儲器形成。圖21到圖27為圖示為實現圖4實施例電阻存儲器的製造方法的一個實施方式。接下 來，將結合圖5到圖13以及圖21到圖28所示橫截面剖面圖解釋本實施方式的製作方法 步驟。參考圖5到圖13，具有與以上實施方式中圖5到圖13的相同的方法步驟及其結構。本發明的進一步實施，參考圖21，沉積Si02第一成型層305，構圖刻蝕形成通孔，然 後，進一步沉積Ti/TiN阻擋層，沉積W填充通孔，然後CMP，形成W金屬層600。本發明的進一步實施，參考圖22， CVD沉積Si3N4l00nm形成蓋帽層304，光刻定義存 儲電阻層的圖案，第一步先刻蝕Si3N4蓋帽層50nm，然後去除光刻膠，再刻蝕去除51晶蓋 帽層直至W金屬層600完全打開。本發明的進一步實施，參考圖23，以蓋帽層為掩膜，通過等離子氧化或者熱氧化的方 法，氧化金屬層600的W，形成W0x存儲電阻層700。本發明的進一步實施，參考圖24， PVD沉積Al金屬層100nm，然後CMP，形成上電極800。本發明的進一步實施，參考圖25， CVD沉積Si02層間介質層307。本發明的進一步實施，參考圖26，構圖刻蝕Si02層間介質層307形成溝槽，沉積Ta/TaN擴散阻擋層601，沉積籽晶層Cu再電鍍生長Cu， CMP形成位線金屬線603。本發明的進一步實施，參考圖27， CVD沉積Si3N4刻蝕終止層302a，然後再沉積Si02為第二成型層306，再CVD沉積Si3N4刻蝕終止層302b，本發明的進一步實施，參考圖28，其中圖28a是XZ平面剖圖，圖28b是YZ平面剖圖， 先光刻刻蝕終止層302b，然後以Si02為第二成型層306形成溝槽，再構圖光刻刻蝕刻蝕終 止層302a，再以刻蝕終止層302a為掩膜刻蝕層間介質層307形成通孔，打開上電極800， 然後沉積Ta/TaN擴散阻擋層601，沉積籽晶層Cu再電鍍生長Cu，退火，CMP形成位線900。至此，又一實施例電阻隨機存儲器形成。參考文獻[1] Kwang-Jin Lee， Beak-Hyung Cho, Woo-Yeong Cho， Sangbeom Kang, el. "A 90咖1. 8V512Mb Diode-Switch PRAM with 266MB/s Read Throughput " , IEEE ISSCC p. 473， 2007[2] F. Bedeschi， C. Resta， et al，"An 8Mb Demonstrator for High-Density 1.8V Phase—Change Memories" , Symp. on VLSI Circuits pp. 442—445， J"une, 2004.
權利要求
1.一種基於二極體選通的電阻隨機存儲器件，其特徵包括第一導電型的半導體襯底；在所述半導體襯底上的構圖形成的多條平行字線，所述字線具有不同於第一導電型的第二導電型；多條所述平行字線之間的形成於襯底矽中的第一絕緣隔離層；在各條所述字線的厚度方向的上表面層構圖摻雜形成的、沿字線長度方向上一維構圖排列的、具有第二導電型的第一半導體；在所述第一半導體的厚度方向的上表層構圖摻雜形成的、具有第二導電型的第二半導體；填充於所述第一半導體之間間隙區和所述第二半導體之間間隙區的第二絕緣隔離層；形成於第二半導體上表層的金屬矽化物層；與所述金屬矽化物層電導通連接的金屬層；通過氧化形成於所述金屬層之上的金屬氧化物電阻存儲層；多條電連接於所述金屬氧化物電阻存儲材料的空間垂直於字線的多條位線。
2. 根據權利要求1的電阻存儲器件，其特徵在於所述第一導電型是P型，第二導電 型是n型；所述第一半導體和第二半導體具有相同的構圖，並且都是基於半導體襯底中形 成。
3. 根據權利要求1的電阻存儲器件，其特徵在於所述每個字線和第一半導體之間的 界面具有基本相同的高度；所述第二絕緣隔離層與字線之間的界面比字線和半導體之間的 界面高。
4. 根據權利要求1的電阻存儲器件，其特徵在於還包括形成於所述半導體襯底和所 述字線之間的和半導體襯底有相同導電型的緩衝層，該緩衝層具有與所述字線相同的構 圖，所述緩衝層和半導體襯底之間的界面高於半導體襯底和第一絕緣隔離層之間的界面。
5. 根據權利要求1的電阻存儲器件，其特徵在於所述金屬氧化物電阻存儲層材料可 以為CuxO， l<x《2，或者W0x， l《x<3。
6. 根據權利要求1的電阻存儲器件，其特徵在於還包括形成於金屬矽化物層和氧化 形成金屬氧化物電阻存儲層的金屬構圖層之間的導電插塞，以及形成於金屬氧化物電阻存 儲層和字線之間的上電極。
7. 根據權利要求l所述電阻存儲器件的製造方法，其特徵在於具體步驟如下 在第一導電型的半導體襯底上構圖形成第一絕緣隔離層，以第一絕緣隔離層為掩膜摻雜形成多條第二導電型平行字線；在所述字線上構圖刻蝕，形成第二絕緣隔離層；以第一絕緣隔離層和第二絕緣隔離層為掩膜，對字線上表層構圖摻雜形成第二導電型 的第一半導體；以第一絕緣隔離層和第二絕緣隔離層為掩膜，對第一半導體上表層構圖摻雜形成第一 導電型的第二半導體；在第二半導體表面形成金屬矽化物層；在金屬矽化物層上形成第一成型層，構圖形成金屬層電連接金屬矽化物層； 進一步在金屬層上構圖氧化形成金屬氧化物電阻存儲層； 在第一成型層上形成第二成型層，構圖形成垂直於位線的多條平行位線。
8. 根據權利要求7所述方法，其特徵在於所述第一導電型是p型，第二導電型是n型。
9. 根據權利要求7所述方法，其中第一絕緣隔離層和第二絕緣隔離層為不同材料的 絕緣介質層。
10. 根據權利要求7所述方法，其特徵在於還包括在摻雜形成字線之前，以第一絕緣 隔離層為掩膜摻雜形成與半導體襯底相同導電型的緩衝層。
全文摘要
本發明屬微電子技術領域，具體為一種基於二極體選通的電阻隨機存儲器件及其製造方法。其選通二極體是通過與CMOS工藝兼容的技術形成於襯底矽中，並與電阻存儲單元集成製造形成電阻存儲器，存儲單元結構簡單，相比三極體和場效應管選通的存儲器件具有更高的存儲密度，同時製造工藝過程相對簡單可靠。
文檔編號H01L21/768GK101241927SQ20081003454
公開日2008年8月13日 申請日期2008年3月13日 優先權日2008年3月13日
發明者立 唐, 林殷茵 申請人:復旦大學