形成具有不對稱電介質區域的半導體器件的方法及其結構的製作方法

2023-09-15 03:54:35 3

專利名稱：形成具有不對稱電介質區域的半導體器件的方法及其結構的製作方法
技術領域：
本發明總的涉及半導體器件，更具體地說涉及具有非對稱電介質 區域的半導體器件。
背景技術：
諸如MOSFET(金屬氧化物半導體場效應電晶體)的半導體器件 可以具有非對稱的摻雜源極和漏極區以增加驅動電流並減少宇稱 (parity)。在現有技術中，非對稱的源極和漏極摻雜區可以具有不同的 摻雜劑或不同數量的注入區。此外，為了形成不同的摻雜劑區域，柵 電極兩側上的間隔件可以具有不同的形狀或尺寸。雖然這些現有技術 允許增加驅動電流，但是為了形成這些非對稱摻雜的半導體器件，要 採用另外的加工步驟，從而不期望地增加了循環時間。因此，需要獲 得非對稱摻雜的源極和漏極區的優點而又不會顯著增加循環時間。


通過舉例來說明本發明，但本發明不限於附圖，在附圖中相同的 附圖標記表示相似的元素。
圖1示出在根據本發明的實施例注入氧化增強核素(species)時工 件一部分的截面視圖2示出在按照本發明的實施例注入氧化增強核素之後的圖1的
工件；
圖3示出在按照本發明實施例形成電介質層之後的圖2的工件； 圖4示出在按照本發明實施例進行額外的處理以形成半導體器件 之後的圖3的工件；
圖5示出在按照本發明實施例注入氧化減弱(reduction)核素時的 圖2的工件；
圖6示出在按照本發明實施例注入氧化減弱物質之後的圖5的工件。
本領域的技術人員應當理解，附圖中的元素是為簡單和清楚起見 而示出的，不一定按比例繪製。例如，附圖中某些元素的尺度可以相 對於其它元素誇大，以幫助理解本發明的實施例。
具體實施例方式
圖1示出執行摻雜時工件10的一部分的截面視圖，該工件具有 半導體襯底12、第一電介質層14、柵電極16、源極區18和漏極區20。 工件10是半導體晶片的一部分，並且將經歷各種處理以形成半導體器 件。半導體襯底12可以是任何半導體材料或材料的組合，如砷化鎵、 矽鍺、絕緣體上矽(SOI)(例如完全耗盡的SOI(FDSOI))、矽、單晶矽 等以及上述材料的組合。第一電介質層14可以是二氧化矽、高介電常 數(hi-k)電介質(如氧化鉿或氧化鋯)等，或它們的組合。在一個實施例 中，第一電介質層14是氧化鉿，其中底層是二氧化矽，它可以是天然 的二氧化矽。儘管如圖1所示第一電介質層14沒有被構圖，但是其可 以被構圖。例如，可以在對柵電極層構圖以形成柵電極16對去除第一 電介質層14的不在柵電極16之下的部分。柵電極16可以是任何合適 的材料，如多矽(其隨後可以被摻雜)、金屬柵極等，或它們的組合。 第一電介質層14和柵電極16通過任何合適的過程如熱氧化、化學汽 相沉積(CVD)、物理汽相沉積(PVD)等以及它們的組合來形成。本領域 的技術人員應當認識到，源極區18和漏極區20可以交換，從而源極 區18位於柵電極16的右側，而漏極區20位於柵電極16的左側。在 一個實施例中，在處理的該時刻還沒有摻雜以便在源極區18或漏極區 20中形成源極和漏極區。換句話說，還沒有進行延伸或暈環注入。
用氧化增強核素22注入圖1中的工件10。在進一步說明之後就 將更好地理解，該氧化增強核素22被注入半導體村底12和柵電極16 加強氧化生長。儘管未示出，可以在工
件10上(以及在半導體襯底12上)形成諸如光致抗蝕劑的掩模，並且 對其構圖以暴露工件10內將設置氧化增強核素22的區域。如果使用 掩模，則可以垂直於工件10或以傾斜從而半導體村底12和注入之間 的角度小於90度的方式進行注入。如果不使用掩模或者掩模被構圖為 既暴露源極區18又暴露漏極區20，則優選傾斜，從而可以在其中一 個區域——在優選實施例中是源極區18——中形成陰影區域24。陰影 區域24是其中沒有氧化增強核素22經過的區域，從而陰影區域24 周圍的區域不會被注入氧化增強核素22。在圖l所示的實施例中，陰 影區域24防止氧化增強核素22注入第一電介質層14、柵電極16和 半導體襯底12的部分中，在討論了圖2之後將更好的理解這一點。在 一個實施例中，所述傾斜角大約等於5至30度。但是最令人滿意的傾 斜角取決於柵電極16的高度和密度。柵電極16越高和密度越大，則 令人滿意的是使用越小的傾斜角。
氧化增強核素22可以是氧、鍺、氟、氯等等或它們的組合。所 使用的能量最好足夠低，使得氧化增強核素22在半導體襯底12和柵 電極16中到達期望的深度。在一個實施例中，所期望的深度大約是5 至10nm。在一個實施例中，能量在大約2至8 keV之間。所選擇的 實際能量取決於期望的深度，而該深度可以根據特徵的尺度、可能發 生的其它處理以及所使用的核素而改變。此外，可以使用任何劑量。 在一個實施例中，使用1E15/cii^的劑量。在優選實施例中，用鍺作為 5keV且lE15/cn^劑量的氧化增強核素22。在一個實施例中，令人滿 意的是對於N型半導體器件使用氟，對於P型半導體器件使用鍺。
圖2示出按照圖1所示的實施例傾斜注入氧化增強核素22之後 產生的注入的氧化增強區域26。氧化增強區域26存在於漏極區20、 柵電極16的上表面和柵電極16的第一側面中。氧化增強區域26還存 在於源極區18的第一部分和柵電極16的第二側面的第一部分中。在 源極區18的第二部分和柵電極16的第二側面的第二部分中沒有氧化 增強區域26是因為陰影區域。因此，在柵電極第二側面之下和鄰近的
區域以及柵電極的位於柵電極第二側面鄰近的一部分區域不包括氧化
增強區域26。相反，在柵電極第一側面之下和鄰近的一部分區域以及 柵電極的位於柵電極第一側面鄰近的一部分區域包括氧化增強區域 26。
如圖3所示，在形成氧化增強區域26之後，半導體襯底12的部 分，以及可選地，柵電極16的部分，轉換為笫二電介質層40。如果 選擇用於柵電極16的材料在暴露於用於氧化部分半導體襯底12的環 境中時不發生氧化，則柵電極16的部分可能無法轉換。因此，所產生 的電介質材料取決於用於柵電極16和半導體襯底12的材料。在一個 實施例中，在柵電極16和半導體襯底12包括矽的情況下，第二電介 質層40是二氧化矽。第二電介質層40可以與用於第一電介質層14 的材料相同或不同。
在一個實施例中，所述轉換是通過對工件IO退火來進行的。例 如，該轉換可以通過在幹氧環境中以大約700到IOOO攝氏度之間的溫 度進行熱氧化來進行。可以使用氮氣以及可能的氧氣的環境。熱氧化 的時間根據使用的溫度而變化。例如，熱氧化的持續時間可以是在10 分鐘至2小時之間。但是，如果熱氧化的溫度大約為IOOO攝氏度，則 熱氧化的持續時間可以短，如10分鐘。隨著溫度降低，持續時間將增 加。但是笫二電介質層40可以通過任何合適的方法來形成，如除熱氧 化之外的其它氧化過程。
如圖3所示，第二電介質層40的形成在柵電極16和半導體襯底 12的氧化增強區域26中的部分具有大於第二電介質層40其餘部分的 厚度。如果柵電極16的部分被轉換為第二電介質層40,則由於在柵 電極16的第一側面上存在氧化增強區域26而在鄰近柵電極16的區域 中不存在氧化增強區域26，在柵電極16的第二側面上的第二電介質 層40的厚度小於在柵電極16的第一側面上的笫二電介質層40的厚 度。
由於氧化增強區域26，源極區18中的區域46比漏極區20中的 區域48厚。在柵電極16、第一電介質層14和鄰近柵電極16的第一
側面的半導體襯底12相交之處是第一電介質區域44。在柵電極16、 第一電介質層14和鄰近柵電極16的第二側面的半導體襯底12相交之 處是第二電介質區域42。第一電介質區域44和第二電介質區域42都 形成鳥嘴(bird's beak)，鳥嘴是賦予具有鳥嘴形狀的電介質區域的名 稱，如在用於形成隔離區域的LOCOS(局部氧化)處理期間產生的鳥 嘴。由於在第二電介質區域42中以及附近沒有氧化增強區域26，第 二電介質區域42小於第一電介質區域44。在一個實施例中，第二電 介質區域42的厚度大約是第一電介質區域44的l/2。在一個實施例中， 第二電介質區域42的厚度大約是2nm，第一電介質區域44的厚度大 約是4nm。如圖3所示，第三電介質區域位於第一電介質區域44和 第二電介質區域42之間，第三電介質區域比第一電介質區域44和第 二電介質區域42都薄，因為第三電介質區域在轉換處理期間沒有被充 分氧化。第三電介質區域是第一電介質層14的一部分。因此，柵極電 介質，即柵電極16下方的電介質，包括第一電介質區域44、第二電 介質區域42和第一電介質層14的一部分。因此，柵極電介質是具有 非對稱鳥嘴或電介質區域的電介質，其中一端的電介質區域比另一端 的電介質區域厚。第一電介質層14可以是與第二電介質層40相同的 材料。可替換地，可以使用不同的材料。在一個實施例中，柵極電介 質由兩個電介質製成，其中端部是相同的材料，而端部之間的區域是 不同的材料；此外，端部是非對稱的電介質區域，其中一端的電介質 區域比另一端的電介質區域厚。
第一電介質區域44和第二電介質區域42作為柵極電介質的部分 的存在，減小了半導體器件中的延遲和電容而沒有降低電流。隨著第 一電介質區域44和第二電介質區域42的寬度增加，驅動電流下降。 由於第一電介質區域44的厚度大於形成柵極電介質的第一電介質層 14的厚度，因此在半導體器件工作期間形成的反型層在漏極飽和區域 附近被夾斷，使得飽和漏極電流對柵極-漏極重疊不敏感。柵極-漏 極重疊電容在第一電介質區域44的厚度增加時改善。能夠獲得的最大 斜度(steep)改善大約是3.4%。
第一電介質區域44和第二電介質區域42可以完全位於柵電極之 下或者柵電極16和圍繞柵電極16的第二電介質層40之下，但是這些 區域中的一些可以延伸到被柵電極和第二電介質層40覆蓋的區域之 外。無論如何，第一電介質區域44和第二電介質區域42的至少部分 將位於柵電極16之下。
在形成了第二電介質層40之後，繼續傳統的處理以形成半導體 器件，如圖4所示。首先，分別在源極區18和漏極區20中形成源極 延伸50和漏極延伸52。在形成了源極延伸50和漏極延伸52之後， 例如通過CVD形成諸如氮化矽的第三電介質層，並對其構圖以形成 間隔件54。接著，在源極區18中形成深源極區56，在漏極區20中形 成深漏極區58。在形成間隔件54時或在形成深源極區56和深漏極區 58之後，可以去除第二電介質層40的部分以形成第四電介質49和第 五電介質43。第四電介質49比第五電介質43薄，因為在轉換為第五 電介質43的區域中存在比在轉換為第四電介質49的區域中更多的氧 化增強核素。
接著，在深源極區56和深漏極區58上形成珪化物60。此外，如 果柵電極16包括矽，則在柵電極16上形成矽化物。然後，在工件IO 上形成層間電介質層64，並對其構圖以形成開口，稍後將在該開口中 填充導電材料以形成觸點62。在圖4所示的截面中，觸點62形成在 源極區18和漏極區20中。此外，形成觸點(未示出)並與柵電極16連 接。
在圖l-4所示的實施例中，注入氧化增強核素。可替換地，注入 氧化減弱核素。在另一個實施例中，除了氧化增強核素之外還注入氧 化減弱核素，如圖5和6所示。換句話說，在一個實施例中執行氧化 增強核素和氧化減弱核素的共同注入。
如圖5所示，在形成氧化增強區域26之後將氧化減弱核素28如 氮注入工件10。氧化減弱核素28注入半導體襯底12和柵電極16的 部分中從而在這些區域中抑制氧化生長。儘管未示出，可以在工件IO 上(以及在半導體襯底12上)形成諸如光致抗蝕劑的掩模，並且對其構
圖以暴露氧化減弱核素28將要注入的區域。如果使用掩模，則可以垂 直於工件10或以傾斜從而半導體襯底12和注入之間的角度小於卯 度的方式進行注入。如果不使用掩模或者掩模被構圖為既暴露源極區 18又暴露漏極區20,則優選傾斜，從而可以在其中一個區域——在優 選實施例中是漏極區20——中形成陰影區域30。陰影區域30類似於 圖1的陰影區域24，因為它是其中沒有氧化減弱核素28經過的區域， 從而陰影區域30附近的區域不會被注入氧化減弱核素28。在圖5所 示的實施例中，陰影區域30防止氧化減弱核素28注入第一電介質層 14、柵電極16和半導體襯底12的部分中，在討論了圖6之後將更好 的理解這一點。在一個實施例中，所述傾斜角大約等於5至30度。但 是最令人滿意的傾斜角取決於柵電極16的高度和密度。柵電極16越 高和密度越大，則令人滿意的是使用越小的傾斜角。
在一個實施例中，氧化減弱核素28是氮。所使用的能量最好足 夠低，使得氧化減弱核素28在半導體襯底12和柵電極16中到達期望 的深度。在一個實施例中，所期望的深度在大約5至10nm之間。在 一個實施例中，能量在大約1至3keV之間。所選擇的能量取決於期 望的深度，而該深度可以根據特徵的尺度、可能發生的其它處理以及 所使用的核素而改變。此外，可以使用任何劑量。在一個實施例中， 使用1E15/cm2的劑量。
圖6示出在傾斜注入氧化減弱核素28和氧化增強核素22之後所 產生的注入的氧化增強區域26、氧化減弱區域32以及包括氧化增強 核素和氧化減弱核素的組合區域34。氧化增強區域26存在於暴露給 氧化增強核素並且靠近陰影區域30的區域中。氧化增強區域26靠近 柵電極16的第一側面，氧化減弱區域32是暴露給氧化減弱核素並且 靠近陰影區域24的區域。氧化減弱區域靠近柵電極16的第一側面。 組合區域34位於漏極區20中離位於柵電極16之下的區域一定距離 處，位於源極區18中離位於柵電極16之下的區域一定距離處，以及 位於柵電極16的最頂部區域中。
在形成氧化減弱區域32之後，半導體襯底12的部分，以及可選
地，柵電極16的部分，利用參照圖3討論的任何工藝轉換為電介質層。 氧化減弱區域32抑制電介質的生長，而氧化增強區域26加強電介質 生長。組合區域34對氧化物生長的影響將取決於氧化減弱核素和氧化 增強核素的相對量。組合區域34可以抑制或加強電介質生長。作為替 代，氧化減弱核素和氧化增強核素的影響可以相互抵消，因此組合區
此，組合;域34的存在可以不影響電介質生長。在形成電;質層之後， 執行參照圖4討論的附加處理。
在一個實施例中，用於形成半導體器件的方法包括形成半導體襯 底，在半導體襯底上形成具有第一側面和第二側面的柵電極，在柵電 極之下形成柵極電介質，其中柵極電介質具有位於柵電極之下並鄰近 柵電極的第一側面的第一區域、位於柵電極之下並鄰近柵電極的第二 側面的笫二區域、以及位於柵電極之下並介於第一區域和第二區域之 間的第三區域，其中第一區域比第二區域薄，第三區域比第一區域薄 且比第二區域薄。在一個實施例中，在柵電極之下形成柵極電介質還 包括形成第一電介質層，向半導體襯底注入氧化增強核素以形成氧化 增強區域，以及氧化該氧化增強區域；在一個實施例中，注入氧化增 強核素還包括向柵電極注入氧化增強核素以形成氧化增強區域；在一 個實施例中，該注入是傾斜地執行的。在一個實施例中，在柵電極之 下形成柵極電介質還包括形成第一電介質層，向半導體襯底注入氧化 減弱核素以形成氧化減弱區域，以及氧化該半導體襯底。在一個實施 例中，注入氧化減弱核素還包括向柵電極注入氧化減弱核素以形成氧 化減弱區域，在一個實施例中，該注入是傾斜地執行的。在一個實施 例中，在柵電極之下形成柵極電介質還包括形成第一電介質層，向半 導體襯底注入氧化增強核素以形成氧化增強區域，向半導體襯底注入 氧化減弱核素以形成氧化減弱區域，以及氧化半導體襯底，其中氧化 包括在氧化增強區域中形成電介質。在一個實施例中，該方法還包括 在形成柵極電介質之後形成源極延伸區域和漏極延伸區域，其中源極 延伸區域比漏極延伸區域深。在一個實施例中，該方法還包括在形成
柵極電介質之後，形成鄰近柵電極的第一側面的第一間隔件和鄰近柵 電極的第二側面的第二間隔件。
在一個實施例中，用於形成半導體器件的方法包括提供半導體襯 底，在該半導體襯底上形成電介質層，在該電介質層上形成柵電極， 其中該柵電極具有第一側面和與第一側面相對的第二側面，向柵電極 的第一側面和半導體襯底的第一區域注入氧化增強核素，其中該第一 區域位於柵電極之下並且鄰近柵電極的第一側面，將第一區域轉換為 第一電介質，將半導體襯底的第二區域轉換為第二電介質，其中該第 二區域位於柵電極之下並且鄰近柵電極的笫二側面，第一電介質的厚 度大於第二電介質的厚度。在一個實施例中，轉換包括對半導體襯底 進行退火。在一個實施例中，注入包括注入從鍺、氧、氟和氯中選擇 的至少一種核素。在一個實施例中，該方法還包括向第二區域注入氧 化減弱核素.在一個實施例中，注入氧化減弱核素包括注入氮。在一 個實施例中，該方法還包括在轉換第一區域和第二區域之後形成源極 延伸區域和漏極延伸區域，其中源極延伸區域比漏極延伸區域深。在 一個實施例中，該方法還包括在轉換之後形成鄰近柵電極的第一側面 的第 一 間隔件和鄰近柵電極的第二側面的第二間隔件。在一個實施例 中，傾斜執行注入。
在一個實施例中，半導體器件包括半導體襯底、半導體襯底上具 有第一側面和第二側面的柵電極、以及位於柵電極之下的柵極電介質， 其中柵極電介質具有位於柵電極之下並鄰近柵電極的第一側面的第一 區域、位於柵電極之下並鄰近柵電極的第二側面的第二區域、以及位 於柵電極之下並介於第一區域和第二區域之間的第三區域，其中第一 區域比第二區域薄，第三區域比第一區域薄且比第二區域薄。在一個 實施例中，柵電極的第一側面包括第一電介質，第二側面包括第二電 介質，其中第二電介質比第一電介質厚。在一個實施例中，第一區域
的厚度是第二區域的厚度的至少2倍。在一個實施例中，半導體器件 還包括延伸區域，其中第一區域之下的延伸區域比笫二區域之下的延 伸區域深。在一個實施例中，第一區域是源極區，第二區域是漏極區。
在一個實施例中，第一區域是漏極區，第二區域是源極區。
到現在應當理解已經提供了一種鳥嘴電介質在柵極電介質的一 側(如半導體器件的漏極側)形成得較厚的結構。可替換地，該較厚的 電解質可以在源極側。此外，講述了一種通過執行氧化增強注入、氧 化減弱注入或兩者都進行來製作這種結構的方法。在一個實施例中， 採用成角度的注入，使得能夠在一側形成陰影而在另一側注入氧化增 強或氧化減弱核素。該方法的實施是成本低廉的，因為使用的是無掩 模注入過程或只釆用 一個附加掩模的工藝。所產生的結構提供了增強
的性能，如減小了延遲並降低了電容(Cgd和密勒(Miller)電容)而沒有 減小電流。此外，在最高場(field)(例如柵電極附近的漏極區)之處具有 厚氧化物將減小洩漏並提高可靠性。
在上面的說明中，本發明是參照具體實施例來描述的。但是，本 領域的技術人員可以理解，在不脫離如所附權利要求提出的本發明範 圍的情況下，可以作出各種修改和變化。例如，可以使用與圖中所示 的不同的半導體器件。例如，該半導體器件可以是FinFET或非易失 性存儲器(NVM)器件。
因此，說明書和附圖被認為是說明性的而非限制性的，而且期望 所有這樣的修改都涵蓋在本發明的範圍內。
此外，說明書和權利要求中的術語"前面"、"後面"、"頂部"、"底 部"、"之上"、"之下，，等等，如果有的話，是用於描述目的而不是一定 在描述永久的相對位置。應當理解，這樣使用的術語可以在適當情況 下互換，使得在此描述的本發明實施例例如可以在與這裡示出或描述 的不同的方向上操作。
上面參照具體實施例描述了益處、其它優點和對問題的解決方 案。但是，這些益處、優點、對問題的解決方案和可能導致任何益處、 優點或解決方案發生或變得更為顯著的元素不能解釋為任何或全部權 利要求的關鍵的、必須的或基本的特徵或元素。在這裡使用的術語"包 括(comprises、 comprising)，，或其它變形意欲涵蓋非排他性包含，使得 包括一系列元素的過程、方法、物品或裝置不僅包括這些元素，而且
還可以包括其它沒有明確列出或這些過程，方法，物品或裝置所固有
的元素。術語"一"、"一個"("a"、 "an，，)在此定義為一個或多個。
權利要求
1. 一種用於形成半導體器件的方法，該方法包括:形成半導體襯底；在該半導體襯底上形成具有第一側面和第二側面的柵電極；在柵電極之下形成柵極電介質，其中柵極電介質具有位於柵電極之下並鄰近柵電極的第一側面的第一區域、位於柵電極之下並鄰近柵電極的第二側面的第二區域、以及位於柵電極之下並介於第一區域和第二區域之間的第三區域；其中第一區域比第二區域薄，第三區域比第一區域薄且比第二區域薄。
2. 根據權利要求1所述的方法，其中在柵電極之下形成柵極電 介質還包括形成第一電介質層；向半導體襯底注入氧化增強核素以形成氧化增強區域；以及 氧化該氧化增強區域。
3. 根據權利要求2所述的方法，其中注入氧化增強核素還包括 向柵電極注入氧化增強核素以形成氧化增強區域。
4. 根據權利要求2所述的方法，其中所述注入是傾斜地執行的。
5. 根據權利要求1所述的方法，其中在柵電極之下形成柵極電 介質還包括形成第一電介質層；向半導體村底注入氧化減弱核素以形成氧化減弱區域；以及 氧化該半導體襯底。
6. 根據權利要求5所述的方法，其中注入氧化增強核素還包括 向柵電極注入氧化減弱核素以形成氧化減弱區域。
7. 根據權利要求5所述的方法，其中所述注入是傾斜地執行的。
8. 根據權利要求1所述的方法，其中在柵電極之下形成柵極電 介質還包括形成第一電介質層；向半導體襯底注入氧化增強核素以形成氧化增強區域； 向半導體襯底注入氧化減弱核素以形成氧化減弱區域；以及氧化半導體襯底，其中氧化包括在氧化增強區域中形成電介質。
9. 根據權利要求l所述的方法，還包括 在形成柵極電介質之後形成源極延伸區域和漏極延伸區域，其中源極延伸區域比漏極延伸區域深。
10. 根據權利要求l所述的方法，還包括 在形成柵極電介質之後，形成鄰近柵電極的第一側面的第一間隔件和鄰近柵電極的第二側面的第二間隔件。
11. 一種用於形成半導體器件的方法，該方法包括 提供半導體襯底；在該半導體襯底上形成電介質層；在該電介質層上形成柵電極，其中該柵電極具有第一側面和與第 一側面相對的第二側面；向柵電極的第一側面和半導體村底的第一區域注入氧化增強核 素，其中該第一區域位於柵電極之下並且鄰近柵電極的第一側面；以 及將半導體襯底的第一區域轉換為第一電介質，將半導體襯底的第 二區域轉換為第二電介質，其中該第二區域位於柵電極之下並且鄰近 柵電極的第二側面，其中第一電介質的厚度大於第二電介質的厚度。
12. 根據權利要求11所述的方法，其中所述轉換包括對半導體 襯底進行退火。
13. 根據權利要求ll所述的方法，其中所述注入包括注入從鍺、 氧、氟和氯中選擇的至少一種核素。
14. 4艮據權利要求11所述的方法，還包括向第二區域注入氧化 減弱核素。
15. 根據權利要求14所述的方法，其中注入氧化減弱核素包括 注入氮。
16. 根據權利要求ll所述的方法，還包括 在轉換第一區域和第二區域之後形成源極延伸區域和漏極延伸區域，其中源極延伸區域比漏極延伸區域深。
17. 根據權利要求ll所述的方法，還包括在轉換之後形成鄰近柵電極的第一側面的笫一 間隔件和鄰近柵 電極的第二側面的第二間隔件。
18. 根據權利要求ll所述的方法，其中傾斜地執行注入。
19. 一種半導體器件，包括 半導體襯底；半導體襯底上具有第一側面和第二側面的柵電極；以及 位於柵電極之下的柵極電介質，其中柵極電介質具有位於柵電極 之下並鄰近柵電極的第一側面的笫一區域、位於柵電極之下並鄰近柵電極的第二側面的第二區域、以及位於柵電極之下並介於第一區域和 第二區域之間的第三區域，其中第一區域比第二區域薄，笫三區域比 第一區域薄且比第二區域薄。
20.根據權利要求19所述的半導體器件，其中所述柵電極的第 一側面包括第一電介質，第二側面包括第二電介質，其中第二電介質 比第一電介質厚。
全文摘要
一種用於形成半導體器件(10)的方法，包括形成半導體襯底(2)；在該半導體襯底上形成具有第一側面和第二側面的柵電極(16)；在柵電極之下形成柵極電介質。該柵極電介質具有位於柵電極之下並鄰近柵電極的第一側面的第一區域(42)、位於柵電極之下並鄰近柵電極的第二側面的第二區域(44)、以及位於柵電極之下並介於第一區域和第二區域之間的第三區域(14)，其中第一區域比第二區域薄，第三區域比第一區域薄且比第二區域薄。
文檔編號H01L23/58GK101385133SQ200680003369
公開日2009年3月11日 申請日期2006年2月1日 優先權日2005年3月29日
發明者D.·C.·辛格, L.·馬修, V.·R.·克拉岡塔 申請人:飛思卡爾半導體公司