抑制與非門電荷捕捉存儲器邊緣電場幹擾的方法與裝置的製作方法

2023-09-18 07:35:50 1

專利名稱：抑制與非門電荷捕捉存儲器邊緣電場幹擾的方法與裝置的製作方法
技術領域：
本發明是關於一種非揮發與非門存儲器，特別是關於一種具有60納米或以下間 距的非揮發與非門存儲器。
背景技術：
使用90納米設計準則的存儲單元，一個與非門非揮發存儲器在將電荷儲存於浮 動柵極時會遇到在此與非門非揮發存儲器中相鄰存儲單元浮動柵極之間的寄生電容問題。 此相鄰存儲單元浮動柵極之間的寄生電容問題的一個解決方案是，使用空氣間隔物於此與 非門非揮發存儲器中相鄰存儲單元浮動柵極之間。此解決方案可以參閱，舉例而言，美國專 利公開號2008/0283898的申請案中其引述由Daewoong Kang等人的「 Improving theCell characteristics Using Low-k Gate spacer in IGb NAND Flash」於 2006 年 12 月在國際 電子裝置會議，技術文摘中所提到的技術。與非門非揮發存儲器可由使用例如是氮化矽的電荷捕捉材料來取代浮動柵極而 提升效能。浮動柵極是濃摻雜的多晶矽，其為一種高度導電性的材料。與浮動柵極相反的 是，例如是氮化矽的電荷捕捉柵極是一介電層，且不是高度導電性的材料。因為電荷捕捉與 非門非揮發存儲器並不依靠浮動柵極來儲存電荷，所以電荷捕捉與非門非揮發存儲器並不 會有相鄰存儲單元浮動柵極之間的寄生電容問題。因此，電荷捕捉與非門非揮發存儲器並 不需要使用空氣間隔物於與非門非揮發存儲器中相鄰存儲單元之間來解決相鄰浮動柵極 之間的寄生電容問題。在Kang等人論文中揭露存儲單元的深寬比，或是柵極高度/通道寬度，約等於1。 因為用來分隔相鄰存儲單元之間的溝渠是相對寬的，此論文揭露需要許多步驟以在相鄰存 儲單元之間形成空氣間隙。另一種與非門非揮發存儲器的演進方式是持續的將尺寸縮小。使用小於20納 米及30納米尺寸的與非門非揮發存儲器已被製造出及測量其特性。請參閱本案發明 人呂函庭 2008 年 6 月發表於 2008Symposium on VLSItechnology, Digest of Papers 的，，Scaling Evaluation of BE-S0N0S NANDFlash Beyond 20nm，，，在此引為參考資料。在 如此小或更小的尺寸時，例如雙圖案化的技術可以用來製造與非門非揮發存儲器。可參 閱 Yi-Shiang Chang 等人 2009 年發表於 Optical Microlithogrphy XXII，Proceedings of SPIE, Volume 7274, pp.72743E-1-72743E-8 ^"PatternDecomposition and Process Intergration of Self-Aligned DoublePatterning for 30nm Node NAND Flash Process and Beyond」 ；參閱 DaiHuixiong 等人 2009 年發表於 Proceedings of SPIE, Volume 7275, pp.72751E-1-72751E-11 W Implementation Self-Aligned DoublePatterning on Non-Gridded Design Layouts，，；及參閱 Andrew J. Hazelton 等人 2009 年發表於 J. Micro/Nanolith. MEMS MOEMS, Vol. 8, pp. 011003-1-011003-11 的」Double patterning requirements for opticallithography and prospects for optical extension without doublepatterning」 ；在此皆引為參考資料。

發明內容
此處的分析結果顯示30納米節點以下的電荷捕捉與非門非揮發存儲器會因為不 同的幹擾分布而受到影響。因為施加於相鄰字符線的偏壓所造成的邊緣電場不但是影響此 裝置初始存儲單元特性，同時也是影響程序化/擦除效率的表現的主要因素。此處的分析 結果也顯示20納米節點以下時，於字符線的間距有氧化矽間隔物的裝置在字符線偏壓為 7V的情況下具有超過2V的臨界電壓偏移。此外，30納米節點以下的相鄰裝置的程序化電 荷的幹擾是小於200mV。此處所描述的低介電常數間隔物可以抑制邊緣電場及改善表現。此外，此低介電 常數間隔物可以將電場局限在存儲單元的底隧穿介電層之內，其可以進一步改善程序化/ 擦除效率。因此，此處所描述的存儲單元可以應用於20納米節點或以下，包括15納米節點 或以下。本發明的一目的為提供一種集成電路存儲裝置，包括一半導體主體、電荷捕捉結 構、柵極及絕緣結構相對於真空而言具有一介電常數是小於氧化矽的介電常數。這些電荷儲存結構串聯安排於該半導體主體之上，所述電荷儲存結構由絕緣結構 所分隔。這些電荷儲存結構包含介電電荷捕捉位置於多個柵極的下方，所述電荷儲存結構 包含一隧穿介電結構於該半導體主體之上，一電荷儲存層於該隧穿介電結構之上，以及一 絕緣層於該電荷儲存層之上。這些柵極是串聯安排，以控制該柵極下方的該電荷儲存結構。在某些實施例中，這 些柵極具有深寬比大於3，此深寬比是柵極的高度與介於相鄰柵極間一通道寬度的比值。
在某些實施例中，這些柵極放置足夠地接近，而可以響應一個或多個的該柵極具 有一通過柵極電壓，所述具有通過柵極電壓的柵極具有邊緣電場其佔據將相鄰電荷儲存結 構與具有通過柵極電壓的柵極下方的該電荷儲存結構分隔的至少一個絕緣結構的絕大部 分。邊緣電場由該邊緣電場所佔據的該絕緣結構而抑制進入該相鄰電荷儲存結構中。 在某些實施例中，絕緣結構是抑制邊緣電場進入一通道區域中。如此可以在此裝置具有一 較小尺寸下仍能抑制短通道效應。在某些實施例中，為了響應一個或多個的該柵極具有一程序化柵極電壓，所述具 有程序化柵極電壓的柵極具有邊緣電場其佔據將相鄰電荷儲存結構與具有程序化柵極電 壓的柵極下方的該電荷儲存結構分隔的至少一個絕緣結構的絕大部分，而由該邊緣電場所 佔據的該絕緣結構而抑制邊緣電場進入該相鄰電荷儲存結構中。在某些實施例中，在鄰近 該絕緣層的至少隧穿介電結構部份的邊緣電場被抑制。在某些實施例中，因為在鄰近該絕 緣層的至少隧穿介電結構部份的邊緣電場被抑制，導致該隧穿介電結構具有由該邊緣電場 造成的一電壓變異在該隧穿介電結構的中央處與邊緣處的差值是小於1伏特。此絕緣結構具有不同的實施例。其它的實施例具有一介電常數是小於氮化矽的介 電常數。其它的實施例具有一介電常數是小於隧穿介電結構材料的介電常數。絕緣結構的 不同實施例可以包括含氟矽玻璃、摻雜碳的氧化矽以及旋塗高分子介電層之一。在某些實 施例中，介於相鄰電荷儲存結構間的該絕緣結構是空氣，且缺乏側邊間隔物。此絕緣結構可以在不同的實施例具有不同的結構。在一實施例中，一高分子薄膜覆蓋於該絕緣結構與該多個柵極之上，其中該絕緣結構是空氣。在另一實施例中，多個香菇 狀的介電結構覆蓋於該絕緣結構與該多個柵極之上，其中該絕緣結構是空氣。在某些實施例中，具有一控制器用以施加多個柵極電壓來設置該多個柵極。在某些實施例中具有BE-SONOS結構存儲單元，其中該半導體主體之上的該隧穿介電結構含一第一氧化矽層鄰近該半導體主體的一通道且具有一小於等於18埃的厚度， 一位於該第一氧化矽層上的氮化矽層具有一小於等於30埃的厚度，以及一位於該氮化矽 層上的第二氧化矽層具有一小於等於35埃的厚度；以及該電荷儲存層包含氮化矽層具有 一大於等於50埃的厚度；以及該絕緣層包含一氧化矽的阻擋介電層。本發明的另一目的為提供一種集成電路存儲裝置，包括一半導體主體、電荷捕捉 結構、柵極及一絕緣結構。此目的是與之前的目的類似。然而，這些柵極放置足夠地接近， 而可以響應一個或多個的該柵極具有一程序化柵極電壓，所述具有程序化柵極電壓的柵極 具有邊緣電場其佔據將相鄰電荷儲存結構與具有程序化柵極電壓的柵極下方的該電荷儲 存結構分隔的至少一個絕緣結構的絕大部分，而藉由該邊緣電場所佔據的該絕緣結構而抑 制邊緣電場進入該相鄰電荷儲存結構中。在此處所描述的某些實施例中是響應程序化柵極 電壓，而之前的實施例是響應通過柵極電壓。本發明的又一目的為提供一種形成一集成電路存儲裝置的方法，包括形成多個電荷儲存結構串聯安排於一半導體主體之上，這些電荷儲存結構包含介 電電荷捕捉位置，所述電荷儲存結構包含一隧穿介電結構於該半導體主體之上，一電荷儲 存層於該隧穿介電結構之上，以及一絕緣層於該電荷儲存層之上；以及形成該多個柵極串聯安排，以控制該柵極下方的該電荷儲存結構；以及形成絕緣結構以將該多個電荷儲存結構分隔，其中所述柵極放置足夠地接近，而可以響應一個或多個的該柵極具有一通過柵極 電壓，所述具有通過柵極電壓的柵極具有邊緣電場其佔據將相鄰電荷儲存結構與具有通過 柵極電壓的柵極下方的該電荷儲存結構分隔的至少一個絕緣結構的絕大部分，其中該邊緣 電場由該邊緣電場所佔據的該絕緣結構而抑制進入該相鄰電荷儲存結構中。本發明的再一目的為提供一種形成一集成電路存儲裝置的方法，包括形成多個電荷儲存結構串聯安排於一半導體主體之上，這些電荷儲存結構包含介 電電荷捕捉位置，所述電荷儲存結構包含一隧穿介電結構於該半導體主體之上，一電荷儲 存層於該隧穿介電結構之上，以及一絕緣層於該電荷儲存層之上；以及形成該多個柵極串聯安排，以控制該柵極下方的該電荷儲存結構；以及形成絕緣結構以將該多個電荷儲存結構分隔，其中所述柵極放置足夠地接近，而可以響應一個或多個的該柵極具有一程序化柵 極電壓，所述具有程序化柵極電壓的柵極具有邊緣電場其佔據將相鄰電荷儲存結構與具有 程序化柵極電壓的柵極下方的該電荷儲存結構分隔的至少一個絕緣結構的絕大部分，其中 該邊緣電場由該邊緣電場所佔據的該絕緣結構而抑制進入該相鄰電荷儲存結構中。本發明的再一目的為提供一種操作一與非門非揮發電荷捕捉存儲裝置的方法，包 括抑制一與非門非揮發電荷捕捉存儲單元的邊緣電場與該與非門非揮發電荷捕捉 存儲裝置中的相鄰與非門非揮發電荷捕捉存儲單元的一臨界電壓產生幹擾，而具有絕緣結構將該與非門非揮發電荷捕捉存儲裝置中的與非門非揮發電荷捕捉存儲單元彼此分隔，該 絕緣結構具有一相對於真空的介電常數是小於相對於氧化矽的介電常數。本發明的再一目的為提供一種集成電路存儲裝置，包括多個電荷儲存結構串聯安排於一半導體主體之上，所述存儲單元由絕緣結構所分隔；多個控制終端串聯安排以控制 所述存儲單元；以及該絕緣結構相對於真空而言具有一介電常數是小於氧化矽的介電常 數。在不同的實施例中，此絕緣結構可以包括含氟矽玻璃、摻雜碳的氧化矽以及旋塗 高分子介電層之一。在某些實施例中，一高分子薄膜覆蓋於該絕緣結構與該多個柵極之上，其中該絕 緣結構是空氣。本發明的再一目的為提供一種集成電路裝置，包括多個存儲單元串聯安排於一半 導體主體之上，所述存儲單元由絕緣結構所分隔；多個控制終端具有一深寬比大於3，該深 寬比是等於該多個控制終端的一高度與相鄰控制終端間的一寬度的一比值，該多個控制終 端是串聯安排以控制所述存儲單元；以及該絕緣結構相對於真空而言具有一介電常數是小 於氧化矽的介電常數。


為了能進一步說明本發明所採取的方式、手段及功效。而有關本發明的其它目的 及優點，將在後續的說明及附圖中加以闡述，其中圖1顯示一與非門存儲裝置的剖面示意圖。圖2A為一電荷捕捉與非門電荷捕捉存儲裝置的結構圖。圖2B顯示存儲裝置在預設偏壓條件下的一等效電路圖。圖3A顯示對圖2B中選定的存儲單元5鄰近被程序化存儲單元的不同幹擾模式表。圖3B顯示對第2B圖中選定的存儲單元5(初始為擦除狀態)其因為圖3A中的每 一幹擾模式的讀取電壓所造成的幹擾分布示意圖。。圖4顯示施加至鄰近存儲單元5的字符線偏壓的幹擾結果。圖5A顯示低介電常數間隔物於字符線WL之間具有抑制相鄰通過字符線WL的功 效示意圖。圖5B顯示具有抑制相鄰通過字符線WL幹擾的電位分布示意圖。。圖6A顯示不同間隔物材料的底隧穿介電結構的電場分布示意圖。圖6B顯示在不同程序化電壓施加於被選取存儲單元時的底隧穿介電結構的電場 示意圖。圖7A顯示根據本發明第一實施例具有低介電常數間隔物於字符線之間的存儲陣 列剖面圖。圖7B顯示根據本發明第二實施例具有低介電常數間隔物於字符線之間的存儲陣 列簡化剖面圖。圖8A顯示根據本發明第三實施例具有低介電常數間隔物於字符線之間的存儲陣 列剖面圖。
圖8B顯示根據本發明第四實施例具有低介電常數間隔物於字符線之間的存儲陣 列簡化剖面圖。圖9為包含此處所描述的使用具有低介電常數間隔物的介電電荷捕捉存儲單元 的存儲陣列的集成電路的簡化方塊圖。圖10為一 NAND陣列中介電電荷捕捉存儲單元的簡化示意圖。圖11為低電場下介電隧穿結構的傳導帶與價帶的能階示意圖。圖12顯示於包含能帶補償技術的一介電隧穿層於施加高電場下的能帶圖。圖13為本發明一實施例的一電荷捕捉存儲單元於擦除操作時的電場及隧穿電流 示意圖。圖14A到圖14D顯示阻擋介電層的傳導帶圖式，其中圖14A是單一氧化矽層、圖 14B是單一氧化鋁層、圖14C是氧化矽/氧化鋁層疊層的第一範例、而圖14D是氧化矽/氧 化鋁層疊層的第二範例，其具有較厚的氧化鋁厚度。
具體實施例方式本發明提供一種可以抑制在次30納米節點以下與非門非揮發電荷捕捉快快閃記憶體儲 裝置幹擾的技術，可產生具有改善表現的高密度電荷捕捉存儲單元。此處所示的分析結果 顯示出，因為此電荷捕捉存儲單元的等效氧化層(EOT)厚度(大於15納米)是與此存儲單 元的尺寸(F)相當，由施加電壓至相鄰字符線所導致的邊緣場幹擾效應會比於相鄰存儲單 元內程序化電荷所導致的幹擾效應更嚴重。等效氧化層厚度(EOT)的定義是此介電材料的 厚度乘上氧化矽與此介電材料介電常數的比值。此處所描述的介於字符線之間的低介電常數間隔物同時對於由施加偏壓至相鄰 字符線所導致的邊緣場幹擾效應，以及於相鄰存儲單元內程序化電荷所導致的幹擾效應兩 者皆具有非常好的抑制功效。其結果是，具有半間距為15納米及以下的與非門陣列存儲單 元顯示出具有較低的幹擾。此處所使用的「低介電常數」一詞是指介電常數小於二氧化矽的介電常數，其約為 3. 9。此處所使用的「低介電常數間隔物」是指包含一種或多種介電常數小於二氧化矽的介 電常數(K <3. 9)的介電材料填充於字符線之間的空間中，也可以是間隙填充的孔洞其可 以大致或完全填滿介於字符線之間的空間，因此間隔物的等效介電常數會小於二氧化矽的 介電常數。使用此處所使用的低介電常數間隔物亦顯示出其也可以抑制短通道效應。此外，程序化/擦除效率也因為將電場局限在此存儲單元的底隧穿介電層內而被改善。圖1顯示本發明形成於一半導體基板100的與非門存儲裝置的剖面示意圖(並非 依照比例繪示)。不同的與非門存儲裝置實施例可以是沒有接面的或是有接面為基礎的，根 據在一給定的與非門存儲單元串行中介於相鄰的存儲單元之間是否有接面存在於半導體 基板100內而定。此與非門存儲單元串行包含存儲單元101、102和103，彼此之間由填入空 隙間的低介電常數介電結構111和112所分隔。隧穿介電層131包含，舉例而言，氧化矽或氮氧化矽，形成於此基板100的通道區 域之上，一介電電荷儲存層141包含氮化矽，形成於隧穿介電層131之上，一阻擋介電層151 在此例示中包含二氧化矽，形成於介電電荷儲存層141之上，一柵極161在此例示中包含P型或N型多晶矽，形成於阻擋介電層151之上。替代實施例中也可以使用多層的阻擋層。高功函數材料可以額外形成於柵極上或是取代柵極而與阻擋介電層151連接。這些高功函數材料可以是鉭、鈦、鉬、氮化鉭、氮化鈦等材料。各種可應用在柵極的高功函數材料可參見美國專利第6,912, 163號。此存儲單元可以由施加合適的電壓至存儲單元的柵極161及基板100以誘發一介於柵極161與基板100之間的電場。一個具有接面的實施例亦可以在基板內的摻雜區域具有偏壓。此存儲單元可以由，舉例而言，使用業界所熟知的技術之一(例如富勒-諾得漢(FN)隧穿，通道熱電子(CHE)等)，使電子隧穿進入電荷儲存層141中而進行程序化。此存儲單元可以由，舉例而言，使電洞自基板100隧穿進入電荷儲存層141中或是電子自電荷儲存層141中逃脫捕捉，而進行擦除。在此所示的與非門存儲裝置，此存儲單元102在柵極162接收一通過柵極電壓。沒有被局限在存儲單元102內柵極和電荷儲存結構間的邊緣電場會產生。這些邊緣電場充滿了大部分的相鄰介電/絕緣結構111和112。因為選擇了低介電常數的材料來作為絕緣結構111和112，這些邊緣電場會被抑制進入相鄰存儲裝置101和103的電荷儲存結構中。在之前較大尺寸光刻節點的技術世代中，因為電荷儲存結構的高度，以及其等效氧化層厚度相較於與非門存儲裝置的間距是遠遠小於的關係，這些邊緣電場並不會如此地充滿相鄰電荷儲存結構之間的空隙中。在此處所描述的設計中，電荷儲存結構具有等效氧化層厚度示至少為與非門存儲裝置間距的三分之一。如何可以抑制邊緣電場的解釋如下述。根據法拉第定律，以下兩式相等1) 一輪廓內的線性積分是(a)電場與(b)沿著此輪廓的向量增量dl兩者的向量乘積2) 一封閉於一輪廓內的表面負向積分是(a)磁場對時間的微分與(b)此表面的向量增量dS兩者的向量乘積應用法拉第定律至分隔兩不同材料的一圓柱狀表面時，此電場的正切分量在沿著此兩個材料之間的接口是連續的。根據高斯定律，以下兩式相等1)封閉於一體積內的表面積分是(a)電通量密度D與(b)此表面的向量增量dS兩者的向量乘積2)在封閉於一體積內的每一體積增量dv的電荷密度的體積積分應用高斯定律至分隔兩不同材料的一圓柱狀表面時，此電通量密度D的正交分量在沿著此兩個材料之間的接口是連續的，除了在此接口的表面電荷之外。電通量密度D是相當於電場E乘上介電常數ε，其中介電常數ε是相對介電常數K與真空介電常數ε C1的乘積。因此，當應用高斯定律至一包含一低介電常數間隔物與一高介電常數字符線疊層的一圓柱狀表面時，在此低介電常數間隔物中的一特定正交電場會與此高介電常數字符線疊層的一較小正交電場對應，而以此低介電常數間隔物與高介電常數字符線疊層的相對介電常數的比值等比例降低。圖2Α為一電荷捕捉與非門電荷捕捉存儲裝置的結構圖，其仿真結果將會在以下顯示。在替代實施例中，其它型態的陣列組態也可以被使用。此裝置200包含作為裝置200中電荷捕捉存儲單元柵極之用的字符線220。此字符線220是在此陣列中存儲單元的隧穿介電層230、介電電荷儲存層232和阻擋介電層234 之上。間隔物240是分隔字符線220。此裝置200亦包含位線250，其是由淺溝渠隔離結構 270分隔。在以下顯示的仿真結果中，除了有特別說明之外，其字符線220包含P+摻雜多晶 矽，此隧穿介電層230包含具有5納米厚度的氧化矽層，此介電電荷儲存層232包含具有6 納米厚度的氮化矽層，此阻擋介電層234包含具有6納米厚度的氧化矽層，此淺溝渠隔離結 構包含氧化矽，及此基板/接面的摻雜濃度分別為IO+18與5X10+19/Cm3。在以下顯示的仿真 結果中，半間距是介於50到15納米之間，而整個間距則為此存儲單元圖案的周期。可以理 解的是，存儲裝置200中所使用這些材料、厚度、摻雜濃度等可以根據實施例的不同而作調圖2B顯示圖2A中的存儲裝置200在預設偏壓條件下的一等效電路圖，是施加一 讀取電壓於一選定的存儲單元5來評估其幹擾問題。圖2B中的讀取電壓包含施加7V至字 符線220a和220c，施加OV至位線250a和250c，施加IV至位線250b，及將存儲單元3、6和 9的源極接地。替代地，這些讀取電壓也可以是不同的。圖3A顯示對圖2B中選定的存儲單元5鄰近被程序化存儲單元的不同幹擾模式 表。第一欄是此處所使用的幹擾模式名稱，而第二欄列出每一幹擾模式中存儲裝置200的 哪些存儲單元被程序化。舉例而言，在「WL」幹擾模式中，存儲單元4和6是在被程序化狀 態，而存儲單元1、2、3、7、8和9是在擦除狀態。在以下顯示的仿真結果中，在被程序化狀態的每一存儲單元，其介電電荷儲存層 232具有2X10+19/Cm3(相當於4. 2V的臨界電壓偏移)的電子密度，而其它處於擦除狀態的 存儲單元並沒有電荷儲存在層232中。替代地，每一狀態中的電子密度可以不相同。圖3B顯示對圖2B中選定的存儲單元5 (初始為擦除狀態)其因為圖3A中的每一 幹擾模式的讀取電壓所造成的臨界電壓VT(幹擾)的仿真改變示意圖。在圖3B的結果中， 介於字符線220之間的間隔物240包含介電是數為3. 9的二氧化矽，及半間距(特徵尺寸) 為25納米。在圖3B中，最大幹擾是小於200mV。上述仿真資料證明自相鄰存儲單元中被程序化的電荷儲存層所造成的臨界電壓 幹擾是可以忽略的。即使是在最糟糕的幹擾模式「All」之下，所有的相鄰存儲單元皆被程 序化，導致最大的臨界電壓幹擾仍是小於0. 2V。圖4顯示使用二氧化矽作為介於字符線220之間的間隔物240，存儲單元5與相鄰 通過柵極字符線偏壓之間的幹擾仿真結果。可以由圖4看出，在半間距小於20納米以下之 後，由字符線偏壓所導致的幹擾變得比較嚴重。也可以由圖中看出，較大的電壓施加在字符 線220時，也會導致較大的臨界電壓偏移。當通過柵極電壓大於5V會對相鄰存儲單元產生 顯著的臨界電壓幹擾。在半間距為25納米時，臨界電壓幹擾大約是-0.5V。在半間距為15 納米時，臨界電壓幹擾在通過柵極電壓為5V時大約是-1. 3V，而在通過柵極電壓為7V時大 約是-2. IV。因此，在半間距小於20納米以下及通過柵極電壓大於5V以後，會導致通過柵 極幫助開啟相鄰的存儲單元。當間距向下微縮時且具有固定的等效氧化層厚度，等效氧化 層厚度與間距的比值會變得較大。而邊緣電場的影響也因此對應地變大，且一嚴重地Vt變 動趨勢可以在傳統的氧化矽間隔物發現。圖5A顯示低介電常數間隔物於字符線WL之間具有抑制相鄰通過字符線WL的功效示意圖。特別是，圖5A顯示具有空氣填充間隔物240 (介電常數k大約是1)對於存儲單 元5的仿真幹擾圖。可以由圖5A中看出，其相較於圖4幹擾被顯著的抑制。在半間距為25 納米時，臨界電壓幹擾大約是-0. 2V。在半間距為15納米時，臨界電壓幹擾在通過柵極電壓 為5V時大約是-0. 3V，而在通過柵極電壓為7V時大約是-0. 7V。與圖4相反的是，由使用 低介電常數間隔物，此Vt變動趨勢可以被減緩。因此，介於相鄰非門極存儲單元之間具有 可接受邊緣電場的最小距離可以在具有可接受幹擾值的間距中發現。介於相鄰非門極存儲 單元之間的最大距離，其中此低介電常數間隔物對抑制邊緣電場變得很有幫助，可以由比 較圖4與圖5A而特徵化。圖5B顯示高介電常數氮化矽間隔物(介電常數k大約是7)，顯示於下方，與圖5A具有空氣填充間隔物240 (介電常數k大約是1)，顯示於上方，的抑制相鄰通過字符線WL幹 擾的電位分布示意圖。可以由圖5B中看出，具有空氣而不是氮化矽的填充間隔物240，會使 得存儲單元5的通道及電荷儲存結構上具有較小的靜電電位。具有空氣間隔物的電荷儲存 結構上具有大致為OV的電位分布，而在通道的右端及隧穿介電結構的右下端會有約IV的 些許電場穿透。對照而言，具有氮化矽間隔物的電荷儲存結構上僅在字符線及絕緣層上具 有大致為OV的電位分布，而在整個電荷儲存結構、通道及隧穿介電結構上均會有約IV的電 場穿透。圖6A顯示不同間隔物材料的底隧穿介電結構的電場分布示意圖。圖6A顯示一個 25納米與非門存儲裝置在+FN程序化條件(Vpgm/Vpass = 20/10V)下，存儲單元5的介電 電荷儲存層232的電場。可以由圖6A中看出，當間隔物材料的介電常數降低時，則介電電 荷儲存層232的電場會增加，且也會在字符線方向上變得更寬，因為間隔物會抑制邊緣電 場在電荷儲存結構中存在。具有空氣間隔物的狀況下，上絕緣層及底隧穿介電結構兩者皆 具有一側向大致均勻的約14V電壓。在具有氮化矽間隔物的狀況下，邊緣電場大致自電荷 儲存結構進入間隔物，因此底隧穿介電結構具有一側向改變的電壓，在中央處約為13V，而 在邊緣處約為11V。圖6B顯示在變動的+FN程序化條件下，存儲單元5的介電電荷儲存層 232在底隧穿介電結構中央處的仿真電場。此低介電常數間隔物增加了中央處的電場而減 少了中央與邊緣之間的(電場)變化，暗示低介電常數間隔物可以改善程序化/擦除效率。 這是因為低介電常數間隔物幫助將電場局限住而因此在隧穿介電結構的中央處具有一較 少劣化的電場。圖7A顯示根據本發明第一實施例具有低介電常數間隔物於字符線之間的存儲陣 列剖面圖，字符線是作為電荷捕捉存儲單元的柵極之用。於圖案化字符線以在其間形成間 隙之後，沉積具有良好間隙填充能力的材料700於字符線之上，所以包含沉積所使用氣體 的空洞會保留在字符線之間，造成如圖7A所示的香菇狀結構。一 ONO疊層介於柵極與基板 之間。圖7B顯示根據本發明第二實施例具有低介電常數間隔物於字符線之間的存儲陣 列簡化剖面圖。圖7B中的字符線是較圖7A中的更厚，造成介於字符線之間的開口具有更 大的深寬比。此介於字符線之間的開口具有較大的深寬比可以防止後續形成的介電層800 填入字符線之間的空間中而產生如圖所示的空洞。一 ONO疊層介於柵極與基板之間。若 是高度/寬度比大於10的話會很難蝕刻。一深寬比，或是柵極高度/通道寬度，大於3的 話，會是比較好的，因為相對窄的溝渠會在相鄰的存儲單元之間，使得較容易在相鄰的存儲單元之間形成空氣間隙。假如深寬比大於3的話，可以較容易在相鄰的存儲單元之間形成 空氣間隙，因為比較難在溝渠中填入低介電常數材料。因此，在Kang等人論文中的額外步 驟就變得不需要了。舉例而言，此絕緣結構(用來分隔相鄰存儲單元之間的電荷儲存結構) 並不需要具有氮化矽側邊間隔物。圖8A顯示根據本發明第三實施例具有低介電常數間隔物於字符線之間的存儲陣 列簡化剖面圖。在圖8A中一薄膜高分子薄片形成在字符線之上而沒有填入開口之中，而產 生如圖所示的空洞。一 ONO疊層介於柵極與基板之間。圖8B顯示根據本發明第四實施例具有低介電常數間隔物於字符線之間的存儲陣列簡化剖面圖。在圖8B中字符線之間的空間是填入一種或多種介電常數小於二氧化矽的 材料。這些空間可以由沉積低介電常數材料於字符線上及其之間的開口中，然後進行平坦 化或是回蝕刻以裸露字符線的上表面。可以使用的低介電常數材料的範例為FSG(含氟矽 玻璃，k<3. 5)、黑鑽石(應用材料公司的商品，k = 2.6-3.0)、SilK(k = 2.6-2.8)以及 Coral (k = 2. 7-2. 9)。關於本發明的額外細節可以參考本案發明人蕭先生等人發表名稱為「A Study of Stored Charge Interference and Fringing Field Effectsin Sub_30nm Charge Trapping NAND Flash」的論文，在此引用作為參考資料。此處所描述的存儲單元裝置是被用於矽-氧化矽-氮化矽-氧化矽-矽(SONOS) 型態的存儲單元中。替代地，此低介電常數間隔物可以被用於其它型態的電荷捕捉存儲單 元陣列中。舉例而言，此低介電常數間隔物可以被用於能隙工程矽_氧化矽_氮化矽_氧化 矽-矽(BE-SONOS)裝置中。在一如此的實施例中，圖2A中的隧穿介電層230可以由一多層 疊層隧穿介電結構取代，其包含一厚度最好小於2納米(例如為1. 3納米)氧化矽層的底介 電層，一厚度最好小於2. 5納米(例如為2納米)氮化矽層的中間介電層於底介電層之上， 及一厚度最好小於3. 5納米(例如為2. 5納米)氧化矽層的頂介電層於中間介電層之上。 其它的厚度也可以被使用。能隙工程矽-氧化矽_氮化矽-氧化矽-矽(BE-SONOS)技術 已被證明可以提供絕佳的表現，以克服其它傳統矽-氧化矽_氮化矽-氧化矽-矽(SONOS) 型態的存儲單元所會遇到的擦除速度、持續力及電荷保存等問題。關於能隙工程矽-氧化矽-氮化矽-氧化矽-矽(BE-SONOS)裝置的進一步信息， 可以參閱 2008年7月 30 日所申請的名稱為「High-K CappedBlocking Dielectric Bandgap Engineering SONOS and MONOS"申請號 12/182318 的美國專利申請案。圖9為包含此處所描述的使用具有低介電常數間隔物的介電電荷捕捉存儲單元 的存儲陣列912的集成電路900的簡化方塊圖。一字符線(或列)和區塊選擇解碼器914 是耦接至，且與其電性通訊，多條字符線916及串行選擇線。一位線(或行)解碼器和驅動 器918是耦接至，且與其電性通訊，多條字符線920，其是沿著存儲單元陣列912的行方向排 列以自讀取資料，或是寫入資料至，存儲單元陣列912的存儲單元中。地址是通過總線922 提供至字符線和區塊選擇解碼器914及位線解碼器918。方塊924中的感應放大器與資料 輸入結構，包含作為讀取、程序化和擦除模式的電流源，是通過總線926耦接至位線解碼器 918。資料是由集成電路900上的輸入/輸出埠通過資料輸入線928傳送至方塊924的 資料輸入結構。在此例示的實施例中，其它電路930也包括在此集成電路900內，例如通 用目的處理器或特殊用途電路，或是由此存儲陣列所支持的組合模塊以提供單晶片系統功能。資料是由方塊924中的感應放大器，通過資料輸出線932，傳送至集成電路900上的輸入/輸出埠或其它集成電路900內或外的資料目的地。此處所描述的存儲陣列912可以組態使用於NAND陣列、AND陣列或是NOR陣列， 端視特定應用而定。在此例示實施例中所使用的控制器，為一偏壓調整狀態機構934控制偏壓調整供 應電壓及電流源936，例如提供給字符線和位線的讀取、程序化、擦除、擦除確認及程序化確 認電壓或電流，及使用一存取控制流程來控制字符線/源極線的操作。控制器934的應用 可以使用，業界所熟知的技術，如特殊目的邏輯電路來實施。在另一實施例中，該控制器934 包含一通用目的處理器，其可以實施在相同集成電路上，其執行一電腦程式以控制該裝 置的操作。在另一實施例中，特殊目的邏輯電路和一通用目的處理器的組合可以被用來實 施該控制器934。圖10為一 NAND陣列中介電電荷捕捉存儲單元100的簡化示意圖，其使用一多層 疊層阻擋介電層及一能隙工程介電隧穿層。此存儲單元包括一通道10、一源極11與一漏 極12於鄰接此通道的半導體主體內。一柵極於18電荷儲存結構之上，其包含多層疊層介 電材料的阻擋介電層、電荷捕捉層及隧穿層。作為一代表性實施例中的柵極18，包括ρ+多晶矽。但也可以使用N+多晶矽。其 它實施例中，柵極可使用金屬、金屬化合物或前二者的組合，像是鉬、氮化鉭、金屬矽化物、 鋁或其它金屬或金屬化合物柵極材料(如鈦、氮化鈦、鉭、釕、銥、二氧化釕、二氧化銥、鎢、 氮化鎢及其它物材料)。於某些實施例中，較佳是使用功函數大於4電子伏特的材料，更佳 是使用功函數大於4. 5電子伏特的材料。各種可應用在柵極終端的高功函數材料可參見美 國專利第6，912，163號。所述材料通常是使用濺鍍或物理氣相沉積技術來沉積，且可利用 活性離子蝕刻來進行圖案化。在圖10所示的實施例中，介電隧穿層包含複合材料，包括稱為電洞隧穿層的一第 一層13，其為二氧化矽層於通道10的表面10a，是利用如現場蒸汽產生(in-situ steam generation, ISSG)的方法形成，並選擇性地利用沉積後一氧化氮退火或於沉積過程中加入 一氧化氮的方式來進行氮化。第一層13中的二氧化矽的厚度是小於20埃，最好是15埃或 更小。在一代表性實施例中為10埃或是12埃厚。第二層(稱為能帶補償層)14的氮化矽層是位於第一層13之上，且其是利用像是 低壓化學氣相沉積LPCVD的技術，於680°C下使用二氯矽烷(dichl0r0Silane，DCS)與氨的 前驅物來形成。於其它工藝中，能帶補償層包括氮氧化矽，其是利用類似的工藝及一氧化二 氮前驅物來形成。氮化矽層14的厚度是小於30埃，且較佳為25埃或更小。第二二氧化矽層15 (稱為隔離層)是位於氮化矽層14上，且其是利用像是LPCVD 高溫氧化物HTO沉積的方式形成。第二二氧化矽層15是小於35埃，且較佳為25埃或更 小。第一處的價帶能階是可使電場足以誘發電洞隧穿通過該第一處與半導體本體接口間的 薄區域，且其亦足以提升第一處後的價帶能階，以有效消除第一處後的經處理的隧穿介電 層內的電洞隧穿現象。此種結構，具有「倒U」形狀的價帶，除了可達成電場輔助的高速電 洞隧穿外，其亦可在電場不存在或為了其它操作目的(像是從存儲單元讀取資料或程序化 鄰近的存儲單元)而僅誘發小電場的情形下，有效的預防電荷流失通過經工程隧穿阻障結 構。
於一代表性的裝置中，經工程隧穿介電層包含一超薄氧化矽層01 (例如小於等於 18埃)、超薄氮化矽層m (例如小於等於30埃)以及超薄氧化矽層02(例如小於等於35 埃)所組成，且其可在和半導體本體的接口起算的一個15埃或更小的補償下，增加約2. 6電子伏特的價帶能階。由一低價帶能階區域(高電洞隧穿阻障)與高傳導帶能階，02層可 將m層與電荷捕捉層分開一第二補償(例如從接口起算約30埃至45埃)。由於第二處距離接口較遠，足以誘發電洞隧穿的電場可提高第二處後的價帶能階，以使其有效地消除電洞隧穿阻障。因此，02層並不會嚴重幹擾電場輔助的電洞隧穿，同時又可增進經工程隧穿介電層在低電場時阻絕電荷流失的能力。此處所描述的存儲單元包括柵極通常是多晶矽，例如η+多晶矽，或是例如是鋁的金屬。在替代實施例中，柵極可以包含功函數大於η+多晶矽的材料，例如ρ+多晶矽、鉬、氮化鉭、及其它具有合適的功函數、導電性和工藝兼容的材料。關於工程介電隧穿層的詳細說明請同時配合參考圖11和圖12。於本實施例中，一電荷捕捉層16包括厚度大於等於50埃的氮化矽，舉例來說，厚度約70埃的氮化矽，且其是利用如LPCVD方式形成。本發明也可使用其它電荷 捕捉材料與結構，包括像是氮氧化矽(SixOyNz)、高含矽量的氮化物、高含矽量的氧化物， 包括內嵌納米粒子的捕捉層等等。2006年11月23號公開，名稱為「Novel Low Power Non-Volatile Memory andGate Stack」，發明人為 Bhattacharyya 的美國專利申請公開號 第US2006/0261401A1號揭露了多種可使用的電荷捕捉材料。在此實施例中的阻擋介電層包含一疊層，其包括一緩衝層17A及一高介電常數覆 蓋層17B。此處的高介電常數是指介電常數大於7，像是以下這些材料均具有此特性三氧 化二鋁、二氧化鉿、二氧化鋯、三氧化二鑭、氧矽化鋁、氧矽化鉿、氧矽化鋯等。緩衝層是氧化矽，可以使用將氮化矽進行溼式轉換的溼爐管氧化工藝。在其它實 施例中則可以使用高溫氧化物(HTO)或是LPCVD沉積方式形成的氧化矽。一氧化鋁覆蓋介電層可先進行原子氣相沉積，之後並配合在約900°C下進行60秒快速熱退火以強化形成的 薄膜。
由採用前述工藝，得以形成缺陷極少的氧化矽層以及由高介電常數和高傳導帶補償材料(如氧化鋁)的覆蓋層，二者一同提供具有良好電荷維持特性與低擦除飽和電壓的阻擋介電層。因此，不但可降低Ε0Τ，還可降低操作電壓。在一代表性實施例中，第一層13中的二氧化矽的厚度是為13埃；能帶補償層14 的氮化矽層厚度是為20埃；隔離層15的二氧化矽層層厚度是為25埃；電荷捕捉層16的氮化矽層厚度是為70埃；及阻擋介電層17A、17B可以是厚度介於5到90埃之間的氧化矽，和具有厚度介於5到90埃之間的氧化鋁作為一覆蓋層。柵極材料可以是ρ+多晶矽(其功函 數為5. 1電子伏特)。為了改善保持特性，氧化矽的厚度最好是大於30埃。此外，對於氧化矽(介電常數為3.9)與氧化鋁(介電常數約為8)的結合，發現阻擋介電層頂層17B的厚度與底層17B的厚度比值可以小於2。一般來說，頂層17B的厚度可以小於兩者之間介電常數的比值(8/3. 9)乘上底層17A的厚度。因此，本實施例的阻擋介電層包括一與電荷捕捉介電層接觸的第一層17A以及一和通道表面與門極的另一者接觸的第二層17B，其中第一層17A具有一介電常數κ1，第二層17B具有一大於κ1的介電 常數κ 2，且第二層的厚度是小於該第一層的厚度乘以κ2/κ1。對於氧化鋁作為頂覆蓋層，其介電常數約為8而電子阻障高度或傳導帶補償為大於3電子伏特以獲得擦除飽和Vfb < -2V。由於氧化鋁的阻障高度通常與二氧化矽約略相等，具有N+多晶矽柵極的氧化鋁的 電子阻障高度或傳導帶補償為約3. 1電子伏特。
在此處所描述的存儲單元範例中，為了在低於20伏特獲得丨合理的操作速度(程 序化及擦除)，此介於柵極與通道之間的多層疊層的整體等效氧化層厚度(EOT)(例如，高 介電是數層-0-Ν-0-Ν-0，及高介電是數層-O-N-O高介電是數層-0-N-0)應小於160埃。此 能隙工程(BE) ONO隧穿阻障層或是單一氧化矽隧穿氧化層的等效氧化層厚度(EOT)通常在 40到55埃範圍之間，最好是在45到50埃範圍之間，及氮化矽電荷捕捉層的等效氧化層厚 度(EOT)通常在25到40埃範圍之間，最好是在30到35埃範圍之間。因此，此處所描述的 存儲單元其多層疊層(例如氧化矽緩衝層和氧化鋁)的整體等效氧化層厚度(EOT)是小於 95埃，最好是在75到85埃範圍之間。圖11為低電場下介電隧穿結構的傳導帶與價帶的能階示意圖，其中該介電隧穿 結構包括圖10所示的層13-15的疊層，圖中可看出一「U形」傳導帶與一「倒U形」價帶。 由圖右側開始，半導體本體的能隙乃於區域30，電洞隧穿層的價帶與傳導帶乃於區域31， 補償層的能隙乃於區域32，隔離層的價帶與傳導帶乃於區域33，而電荷捕捉層的價帶與傳 導帶乃於區域34。由於區域31、32、33內隧穿介電層的傳導帶相較於能陷的能階而言較高， 故捕捉於電荷捕捉區34的電子(以一個圓圈內包著負號來表示)並無法隧穿至通道內的 傳導帶。電子隧穿的機率與隧穿介電層內「U形」傳導帶下的區域相關聯，也與具有能陷的 能階的一條至通道的水平線上的區域相關聯。因此，在低電場的條件下，電子隧穿現象不太 可能發生。相同地，區域30內通道的價帶中的電洞則受到區域31、32、33全部厚度以及通 道接口處高電洞隧穿阻障高度的阻擋，以致其無法隧穿至電荷捕捉層(區域34)。電洞隧穿 的機率與隧穿介電層內「反U形」價帶上的區域相關聯，也與具有通道的能階的一條至電荷 捕捉層的水平線下的區域相關聯。因此，在低電場的條件下，電洞隧穿現象不太可能發生。 在一代表性實施例中，其中電洞隧穿層包括二氧化矽，約4. 5電子伏特的電洞隧穿阻障高 度可防止電洞隧穿。氮化矽內的價帶(1.9電子伏特)仍低於通道內的價帶，因此，隧穿介 電結構的區域31、32、33內的價帶仍遠低於通道區域30內的價帶。據此，本發明一實施例 所描述的隧穿層具有能帶補償特徵，包括位於半導體本體接口處的薄區域(區域31)內相 對較大的電洞隧穿阻障高度，以及距通道表面不到2納米處的第一位置的價帶能階的增加 37。此外，由提供具有相對高隧穿阻障高度材料的薄層(區域33)，能帶補償特徵也包括與 通道分開的第二位置的價帶能階的減少38，形成反U形的價帶形狀。相類似地，由選擇相同 的材料，傳導帶是具有一 U形的形狀。圖12顯示為了誘發電洞隧穿(於圖12中，01層的厚度約為15埃)，於隧穿區域 31中施加約-12百萬伏特/公分的電場下介電隧穿結構的能帶圖。於電場中，價帶由通道 表面處向上傾斜。因此，在離通道表面一補償距離處，隧穿介電結構內的價帶於價帶能階中 明顯的增加，同時在圖中可見其增加到高過通道區域的價帶內的能帶能量。因此，當區域內 (於圖12中的陰影區域)的價帶能階與隧穿疊層內傾斜的反U形價帶上的價帶能階之間 的面積減少時，電洞隧穿的機率將大幅增加。於高電場下，能帶補償可有效地由隧穿介電層 處消除區域32內的補償層與區域33內的隔離層的阻障效應。因此，在相對小電場(例如 E小於14百萬伏特/公分)下，隧穿介電層可以產生較大的電洞隧穿電流。
隔離層(區域33)將補償層(區域32)與電荷捕捉層(區域34)隔離開，對於電 子與電洞在低電場下，此可增加有效阻障能力，並增進電荷維持。於本實施例中，補償層(區域32)的厚度必須夠薄，以致其具有可忽略的電荷捕捉 效能。此外，補償層為介電層而不具導電性。因此，對於使用氮化矽的實施例，補償層的厚 度較佳是小於30埃，而更佳是為25埃或更小。
對於採用二氧化矽的實施例來說，電洞隧穿區域31的厚度應小於20埃，且較佳是 小於15埃。舉例來說，於一較佳實施例中，電洞隧穿區域31為13埃或10埃的二氧化矽， 且其是經過如前所述的氮化處理，以得到超薄氮氧化矽。本發明的實施例中，隧穿介電層可使用氧化矽、氮氧化矽及氮化矽的組合材料，且 其中各層之間並無明顯的過渡狀態，只要該種組合材料可提供前述的反U形價帶。而在離 有效電洞隧穿所需的通道表面該補償距離處，隧穿介電層的價帶能階具有變化。此外，其它 材料的組合也可應用於能帶補償技術中。對於依靠電洞隧穿的SONOS型存儲器的隧穿介電層來說，其重點在於提高「電洞 隧穿」的效能而非電子隧穿，且目前此問題也已有了解決方案。舉例來說，對於利用厚度夠 薄的二氧化矽來提供較大的電洞隧穿的隧穿介電結構而言，其厚度將會因為太薄而無法有 效阻障電子隧穿引起的電荷流失。而由工程適當的處理則可增進電子隧穿的效能。據此，利 用能隙工程將可提升利用電子隧穿而進行的程序化以及利用電洞隧穿而進行的擦除操作。在某些替代實施例中，此多層隧穿疊層可以用傳統MONOS裝置中的單一隧穿氧化 層或是其它的隧穿結構取代。業界已熟知雖然傳統的MONOS裝置(隧穿氧化層厚度大於3 納米)具有良好的資料保持能力，但是因為氧化矽頂氧化層並不能很好地抑制柵極注射， 所以其擦除飽和階級對NAND應用來說是太高的。因此，MAN0S/TAN0S根據上述原因被提出，這些結構使用氧化鋁(介電常數約為8) 來取代氧化矽(介電常數為3. 9)。其擦除飽和階級被大幅地降低，因此，MANOS裝置具有較 MONOS裝置為低的擦除飽和階級與較大的存儲區間。但是，使用單一層高介電常數介電層或 許會造成新的可靠性問題。這是因為高介電常數介電層較傳統的氧化矽頂氧化層會有更高 的漏電流。因此，使用單一層高介電常數介電層並不能提供資料保持可靠性。如同此處所描述的，一層額外的高介電常數介電層覆蓋於MONOS的氧化矽頂氧化 層之上。這種新的結構因為此緩衝層具有較低的漏電流即可以在捕捉層(氮化矽)與緩衝 層(氧化矽)之間的接口形成深的陷阱，而具有良好的資料保持能力及讀取分布特性。此 夕卜，此上層高介電常數介電層可以因為其高介電常數而抑制柵極注射，因此本發明可以提 供適合做為NAND應用的較低擦除飽和階級及較大的存儲區間。圖13為類似於圖10的一電荷捕捉存儲單元的柵極疊層簡化示意圖，顯示於一擦 除程序時的動態電場。此柵極疊層包含一電洞隧穿層43、能帶補償層44、以及一隔離層45， 其組合是作為此裝置的介電隧穿層。一電荷捕捉層46在此顯示於介電隧穿層之上。一阻 擋介電層包含一多層疊層的緩衝層47A及覆蓋層47B以將柵極48與電荷捕捉層46分隔。 在擦除程序時，電場會由施加於存儲單元的通道和柵極的偏壓Vw和Ve誘發，導致一穿過介 電隧穿層43、44和45的電場ETra50以及一穿過阻擋介電層47A和47B的電場EB51。此穿 過介電隧穿層的電場Etun50大小足以誘發電洞隧穿電流52至電荷捕捉層46中。而因為其 較高的介電常數比3. 9/k，造成穿過阻擋介電層的覆蓋層47B的電場Eb51大小相對於穿過阻擋介電層的氧化矽緩衝層47A的大小被等比例減少了，其中3. 9是二氧化矽的介電常數 而k則是覆蓋層47B的介電常數。因此，因為柵極48的電子親和性，相對較低的電場Eb51 及阻擋介電層47A/47B的厚度，電子隧穿電流53被有效的阻擋，允許較大的存儲區間而不 會有擦除飽和效應。在此所教示的存儲裝置可以在擦除時施加至柵極和半導體主體偏壓足 夠低的情況下，產生相對小電場(例如E小於14百萬伏特/公分)穿越隧穿介電層，而在 阻擋介電層具有一相對應的較低電場。圖14A到圖14D顯示阻擋介電層的傳導帶圖式，其中圖14A是單一氧化矽層、圖14B是單一氧化鋁層、圖14C是氧化矽/氧化鋁層疊層的第一範例、而圖14D是氧化矽/氧 化鋁層疊層的第二範例，其具有較厚的氧化鋁厚度。由這些圖標中可以理解電子自柵極注 入的隧穿機率。這些材料中的電場大小是由傳導帶的斜率表示。因此，在圖14C和圖14D中 標示為03的二氧化矽緩衝層的對應區域，與氧化鋁覆蓋層的對應區域相較具有一較大的 斜率。在柵極接口的傳導帶補償是由此傳導帶的階梯高度所反映。對圖14A所示的能障工 程SONOS裝置而言，因為電場是較大的關系所以即使通過一個相對大的傳導帶補償其隧穿 機率是相對高的。對圖14B所示的實施例其具有一氧化鋁阻擋介電層，因為由相對高的介 電常數(例如大於7)導致的低傳導帶斜率的關係，且因為傳導帶補償仍維持在相對高(例 如大於3eV)的情況下，所以其隧穿機率是相對小的。圖14C和圖14D建議只要氧化鋁頂層 的厚度大於一最小值的話，此具有氧化矽緩衝層及氧化鋁頂層的多層疊層的柵極注入隧穿 機率是差不多的。因此，圖14C中具有較薄氧化鋁的實施例的隧穿機率是與圖14D中具有 較厚氧化鋁的實施例幾乎相同的。雖然本發明是已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內 容。替換方式及修改樣式是已於先前描述中所建議，且其它替換方式及修改樣式將為熟習 此項技術的人士所思及。特別是，所有具有實質上相同於本發明的構件結合而達成與本發 明實質上相同結果者，皆不脫離本發明的精神範疇。因此，所有此等替換方式及修改樣式是 意欲落在本發明的權利要求範圍及其均等物所界定的範疇之中。
權利要求
一種集成電路存儲裝置，包括一半導體主體；至少兩個電荷儲存結構串聯安排於該半導體主體之上，所述電荷儲存結構由多個絕緣結構所分隔，所述電荷儲存結構包含介電電荷捕捉位置於多個柵極的下方，所述電荷儲存結構包含一隧穿介電結構於該半導體主體之上，一電荷儲存層於該隧穿介電結構之上，以及一絕緣層於該電荷儲存層之上；以及該多個柵極具有一深寬比大於3，該深寬比是等於該多個柵極的一高度與介於該多個柵極中相鄰柵極間的一通道寬度的一比值，該多個柵極是串聯安排，以控制該柵極下方的該電荷儲存結構；以及所述絕緣結構相對於真空而言具有一介電常數小於氧化矽的介電常數。
2.如權利要求1所述的集成電路存儲裝置，其中所述柵極放置可以響應一個或多個的 該柵極具有一通過柵極電壓，所述具有通過柵極電壓的柵極具有邊緣電場其佔據將相鄰電 荷儲存結構與具有通過柵極電壓的柵極下方的該電荷儲存結構分隔的至少一個絕緣結構 的絕大部分，其中該邊緣電場由該邊緣電場所佔據的該絕緣結構而抑制進入該相鄰電荷儲 存結構中。
3.如權利要求1所述的集成電路存儲裝置，其中該多個電荷儲存結構的電荷儲存結構 間的該絕緣結構是空氣，且缺乏側邊間隔物。
4.如權利要求1所述的集成電路存儲裝置，其中所述柵極放置可以響應一個或多個的 該柵極具有一通過柵極電壓，所述具有通過柵極電壓的柵極具有邊緣電場其佔據將相鄰電 荷儲存結構與具有通過柵極電壓的柵極下方的該電荷儲存結構分隔的至少一個絕緣結構 的絕大部分，其中該邊緣電場藉由該邊緣電場所佔據的該絕緣結構而抑制進入該相鄰電荷 儲存結構中，以及其中該多個電荷儲存結構的一完整間距導致該邊緣電場佔據的至少一個該絕緣結構 的大部分，該絕緣結構可以將具有通過柵極電壓的柵極下方的該電荷儲存結構與所述相鄰 電荷儲存結構分隔。
5.如權利要求1所述的集成電路存儲裝置，其中所述柵極放置可以響應一個或多個的 該柵極具有一通過柵極電壓，所述具有通過柵極電壓的柵極具有邊緣電場其佔據將相鄰電 荷儲存結構與具有通過柵極電壓的柵極下方的該電荷儲存結構分隔的至少一個絕緣結構 的絕大部分，其中該邊緣電場由該邊緣電場所佔據的該絕緣結構而抑制進入該相鄰電荷儲 存結構中，以及其中該絕緣結構抑制該邊緣電場進入一通道區域中。
6.如權利要求1所述的集成電路存儲裝置，其中響應一個或多個的該柵極具有一程序 化柵極電壓，所述具有該程序化柵極電壓的柵極下方的該電荷儲存結構的絕緣層鄰近的邊 緣電場，由具有該程序化柵極電壓的柵極下方的該電荷儲存結構與相鄰電荷儲存結構分隔 的所述絕緣結構所抑制。
7.如權利要求1所述的集成電路存儲裝置，其中響應一個或多個的該柵極具有一程序 化柵極電壓，所述具有該程序化柵極電壓的柵極下方的該電荷儲存結構的隧穿介電結構鄰 近的邊緣電場，由具有該程序化柵極電壓的柵極下方的該電荷儲存結構與相鄰電荷儲存結 構分隔的所述絕緣結構所抑制。
8.如權利要求1所述的集成電路存儲裝置，其中響應一個或多個的該柵極具有一程序 化柵極電壓，所述具有該程序化柵極電壓的柵極下方的該電荷儲存結構的隧穿介電結構鄰 近的邊緣電場，由具有該程序化柵極電壓的柵極下方的該電荷儲存結構與相鄰電荷儲存結 構分隔的所述絕緣結構所抑制，以致該隧穿介電結構具有由該邊緣電場造成的一橫向電壓 變異在該隧穿介電結構的中央處與邊緣處的差值小於1伏特。
9.如權利要求1所述的集成電路存儲裝置，其中該絕緣結構相對於真空而言具有一介 電常數小於該隧穿介電結構材料的介電常數。
10.如權利要求1所述的集成電路存儲裝置，其中該絕緣結構是空氣。
11.如權利要求1所述的集成電路存儲裝置，其中該絕緣結構是含氟矽玻璃、摻雜碳的 氧化矽以及旋塗高分子介電層之一。
12.如權利要求1所述的集成電路存儲裝置，還包含一高分子薄膜覆蓋於該絕緣結構 與該多個柵極之上，其中該絕緣結構是空氣。
13.如權利要求1所述的集成電路存儲裝置，還包含多個香菇狀的介電結構覆蓋於該 絕緣結構與該多個柵極之上，其中該絕緣結構是空氣。
14.如權利要求1所述的集成電路存儲裝置，還包含多個香菇狀的介電結構覆蓋於該 絕緣結構與該多個柵極之上，其中該多個柵極具有一至少為3的深寬比。
15.如權利要求1所述的集成電路存儲裝置，還包含一控制器，用以施加多個柵極電 壓來設置該多個柵極。
16.如權利要求1所述的集成電路存儲裝置，其中該半導體主體之上的該隧穿介電結 構含一第一氧化矽層鄰近該半導體主體的一通道且具有一小於等於18埃的厚度，一位於 該第一氧化矽層上的氮化矽層具有一小於等於30埃的厚度，以及一位於該氮化矽層上的 第二氧化矽層具有一小於等於35埃的厚度；以及該電荷儲存層包含氮化矽層具有一大於等於50埃的厚度；以及該絕緣層包含一氧化矽的阻擋介電層。
17.一種形成一集成電路存儲裝置的方法，包括形成至少兩個電荷儲存結構串聯安排於一半導體主體之上，所述電荷儲存結構由多 個絕緣結構所分隔，所述電荷儲存結構包含介電電荷捕捉位置於多個柵極的下方，所述電 荷儲存結構包含一隧穿介電結構於該半導體主體之上，一電荷儲存層於該隧穿介電結構之 上，以及一絕緣層於該電荷儲存層之上；以及形成該多個柵極串聯安排，以控制該柵極下方的該電荷儲存結構；以及形成該多個絕緣結構以將所述電荷儲存結構分隔，所述絕緣結構相對於真空而言具有一介電常數是小於氧化矽的介電常數。
18.如權利要求17所述的形成一集成電路存儲裝置的方法，其中所述柵極放置可以響 應一個或多個的該柵極具有一通過柵極電壓，所述具有通過柵極電壓的柵極具有邊緣電場 其佔據將相鄰電荷儲存結構與具有通過柵極電壓的柵極下方的該電荷儲存結構分隔的至 少一個絕緣結構的絕大部分，其中該邊緣電場藉由該邊緣電場所佔據的該絕緣結構而抑制 進入該相鄰電荷儲存結構中。
19.如權利要求17所述的形成一集成電路存儲裝置的方法，其中所述柵極放置可以響 應一個或多個的該柵極具有一程序化柵極電壓，所述具有程序化柵極電壓的柵極具有邊緣電場其佔據將相鄰電荷儲存結構與具有程序化柵極電壓的柵極下方的該電荷儲存結構分隔的至少一個絕緣結構的絕大部分，其中該邊緣電場藉由該邊緣電場所佔據的該絕緣結構 而抑制進入該相鄰電荷儲存結構中。
20.一種操作一與非門非揮發電荷捕捉存儲裝置的方法，包括抑制一與非門非揮發電荷捕捉存儲單元的邊緣電場與該與非門非揮發電荷捕捉存儲裝置中的相鄰與非門非揮發電荷捕捉存儲單元的一臨界電壓產生幹擾，而具有絕緣結構將 該與非門非揮發電荷捕捉存儲裝置中的與非門非揮發電荷捕捉存儲單元彼此分隔，該絕緣 結構具有一相對於真空的介電常數小於相對於氧化矽的介電常數。
21.一種集成電路存儲裝置，包括 一半導體主體；至少兩個電荷儲存結構串聯安排於該半導體主體之上，所述電荷儲存結構由多個絕緣結構所分隔，所述電荷儲存結構包含介電電荷捕捉位置於多個柵極的下方，所述電荷儲存 結構包含一隧穿介電結構於該半導體主體之上，一電荷儲存層於該隧穿介電結構之上，以 及一絕緣層於該電荷儲存層之上；以及該多個柵極是串聯安排，以控制該柵極下方的該電荷儲存結構；以及 所述絕緣結構相對於真空而言具有一介電常數是小於氧化矽的介電常數。
22.如權利要求21所述的集成電路存儲裝置，其中該絕緣結構是含氟矽玻璃、摻雜碳的氧化矽以及旋塗高分子介電層之一。
23.如權利要求21所述的集成電路存儲裝置，還包含一高分子薄膜覆蓋於該絕緣結構與該多個柵極之上，其中該絕緣結構是空氣。
24.一種集成電路裝置，包括多個存儲單元串聯安排於一半導體主體之上，所述存儲單元由多個絕緣結構所分隔； 多個控制終端串聯安排以控制所述存儲單元；以及 所述絕緣結構相對於真空而言具有一介電常數小於氧化矽的介電常數。
25.如權利要求24所述的集成電路裝置，其中該絕緣結構是含氟矽玻璃、摻雜碳的氧化矽以及旋塗高分子介電層之一。
26.如權利要求24所述的集成電路裝置，還包含一高分子薄膜覆蓋於該絕緣結構與該多個柵極之上，其中該絕緣結構是空氣。
27.一種集成電路裝置，包括多個存儲單元串聯安排於一半導體主體之上，所述存儲單元由多個絕緣結構所分隔；多個控制終端具有一深寬比大於3，該深寬比是等於該多個控制終端的一高度與相鄰 控制終端間的一寬度的一比值，該多個控制終端是串聯安排以控制所述存儲單元；以及所述絕緣結構相對於真空而言具有一介電常數小於氧化矽的介電常數。
全文摘要
本發明揭露於半間距為30納米節點以下的先進光刻工藝，電荷捕捉與非門非揮發存儲器具有放置足夠地接近的鄰近存儲單元，其鄰近的通過柵極產生的邊緣電場對臨界電壓幹擾。舉例而言，電荷儲存結構的等效氧化層厚度其至少為該電荷儲存結構一完整間距的三分之一。此邊緣電場產生的幹擾可以佔據分隔相鄰電荷儲存結構之間的間隙。此邊緣電場可以由絕緣結構相對於真空而言，具有一介電常數是小於氧化矽的介電常數而抑制進入相鄰的電荷儲存結構中。在某些實施例中，此絕緣結構抑制邊緣電場進入一通道區域中。如此可以在此裝置具有一較小尺寸下仍能抑制短通道效應。
文檔編號H01L27/115GK101800223SQ20091021719
公開日2010年8月11日 申請日期2009年12月31日 優先權日2009年1月2日
發明者呂函庭, 蕭逸璿 申請人:旺宏電子股份有限公司