半導體集成電路器件及其製造方法

2023-09-11 08:04:10 2

專利名稱：半導體集成電路器件及其製造方法
技術領域：
本發明涉及半導體器件及其製造方法，尤其涉及當將其應用於具有高性能和高穩定性的高度集成的電路器件時更有效的技術。
背景技術：
隨著提高半導體器件的性能和半導體器件微型化的趨勢，已經頻繁採用能夠減小掩膜的對準誤差的自對準技術。
例如，在日本專利申請未審公開號No.平11(1999)-26714中所公開的技術就是用氮化矽膜覆蓋構成DRAM存儲單元的MISFET(金屬-絕緣體半導體場效應電晶體)的柵極；形成由氧化矽膜構成的層間絕緣膜；然後形成用於連接MISFET的源和漏區的栓塞。在要形成上述栓塞的連接孔的加工步驟中，分兩個步驟進行蝕刻，即第一蝕刻子步驟允許蝕刻氧化矽膜，但不允許很容易地蝕刻氮化矽膜，第二蝕刻子步驟允許蝕刻氮化矽膜。由於加工的DRAM存儲單元的MISFET(選擇MISFET)具有最小的加工尺寸，因此，在形成柵極之間的連接孔時，柵極圖形和連接孔圖形之間的掩膜誤對準不可避免，不用自對準技術就不可能實現連接孔的精確加工。在上述文獻公開的技術中，覆蓋柵極的氮化矽膜起蝕刻停止膜的作用，從而可以用與柵極自對準的方式加工連接孔。
根據上述技術，形成的氧化矽膜比作為層間絕緣膜的氧化矽膜和作為蝕刻停止膜的氮化矽膜更薄，使得在上述第一蝕刻子步驟中，可以進行充分的過蝕。甚至在晶片上可以形成具有均勻厚度的小連接孔或大縱橫比的連接孔，另外，可以提高加工餘量。在第二蝕刻子步驟中，由於作為蝕刻停止膜的氮化矽膜具有足夠小的厚度，即使進行充分的過蝕，也可以避免襯底的過度蝕刻。簡言之，可以以和襯底表面自對準的方式形成連接孔。特別是，當連接孔的底部與元件隔離區疊加時，有一種可能性就是構成元件隔離區的氧化矽膜被過蝕。採用兩步蝕刻，可以將元件隔離區的過蝕控制在允許的範圍內。結果，可以抑制由於襯底(元件隔離區)的過蝕而引起的MISFET的漏電流，從而在DRAM的情況下，可以提高刷新性能。
例如，可以將上述關於襯底表面的自對準工藝應用於利用大馬士革工藝的布線步驟中。具體來說，當在層間絕緣膜中限定用於金屬化的布線溝槽或連接孔時，預先在對應於布線溝槽的底部或連接孔的底部位置形成薄的氮化矽膜，然後，以與上述兩步蝕刻步驟相同的方式形成布線溝槽或連接孔。在該步驟中，能夠抑制在布線溝槽或連接孔的底部的部件過蝕，提高布線溝槽或連接孔深度的一致性，確實實現布線層之間的連接。
氮化矽膜有各種形成方法，例如熱CVD(化學汽相澱積)和等離子CVD。例如，在日本專利申請未審公開號No.平2(1990)-224430中公開了一種技術，利用單矽烷(SiH4)和氮(N2)作為原料氣體，通過ECR(電子迴旋共振)形成的氮化矽膜作為層間絕緣膜或鈍化膜。在日本專利申請未審公開號No.昭63(1988)-132434中公開了一種技術，利用單矽烷(SiH4)和氮(N2)作為原料氣體，通過ECR-CVD形成的氮化矽膜作為鈍化膜。
然而，本發明人認為，上述技術仍然存在問題。只有本發明人通過測試和研究得到了對下面要描述的問題的認識，這些內容還沒有被公開過。
隨著半導體器件小型化和性能提高的趨勢，已經對熱處理進行了嚴格的控制。對於半導體器件的小型化，需要精確控制擴散層(雜質半導體區)的位置和深度。在精確控制形成了擴散層之後，最好不要進行高溫工藝，，因為這樣會引起雜質的擴散，從而引起擴散層的位置變化。還需要精確控制擴散層中的雜質濃度，使得最好能夠避免估計會引起雜質濃度波動的、擴散層中雜質的再擴散。對於半導體器件性能的提高，則希望在雜質擴散層上或柵極的表面上形成矽化物層。由於矽化物層不耐熱，因此在形成矽化物層之後進行高溫工藝會引起各種問題，例如，由於矽化物層和矽層之間的再反應，導致矽化物層的成分變化，由於這種成分變化，降低了所述矽化物層的導電率，矽化物層中應力增加，出現孔隙。
因此，不可能形成覆蓋柵極的、用於自對準的氮化矽膜，或者利用熱CVD、高溫(通常700度或更高)形成膜的方法，形成氮化矽膜，該氮化矽膜用於以自對準的方式，形成大馬士革工藝的布線溝槽或連接孔。根據本發明人的認識，通過熱CVD形成氮化矽膜還伴隨著另外一個問題，在形成膜的過程中產生的活潑的氫(H)在擴散層或MISFET的溝道區中擴散，從而引起閾電壓(Vth)的波動。
因此，本發明人研究了利用等離子CVD形成氮化膜，這樣可以在低溫(一般大約400度)形成膜。
然而，通過等離子CVD形成的氮化矽膜具有缺陷，該缺陷可以使器件的性能惡化。
上述缺陷是在要形成氮化矽膜的表面上產生等離子感應損害，該損害是由等離子工藝或離子轟擊中產生的殘基而引起的。這會導致其上要形成氮化矽膜的多晶矽膜(柵極)或擴散層(半導體襯底)中的雜質(硼(B)、磷(P)等)失活，或者多晶矽膜或擴散層中的懸掛鍵增加，引起它們的電阻增加。
在通過等離子CVD形成氮化矽膜時，由於好的階梯覆蓋，因此採用單矽烷(SiH4)、氨(NH3)和氮(N2)作為原料氣體，但是這種利用SiH4/NH3/N2作為原料形成的等離子CVD膜(氮化矽膜)含有許多氫(H)。通過後續的熱處理，氫從膜中釋放，引起膜(氮化矽膜)的應力增加。膜的應力增加是器件特性惡化的誘因。顯著的增加會引起膜的剝離，並且可能引起器件失效。
因此，所釋放的氫氣在半導體襯底的用作柵極的多晶矽層或擴散層(源。漏)中擴散，成為在多晶矽膜或擴散層中失活雜質的原因，導致了柵極或源。漏電阻的增加。
這樣在多晶矽膜或擴散層中釋放和擴散的氫更便於多晶矽膜和擴散層中雜質(特別是硼(B))的運動，便於雜質(特別是硼(B))在MISFET的溝道區中擴散。該效應會引起MISFET閾電壓(Vth)的波動，從而使半導體器件的性能惡化。
如上所述，在低溫形成的氮化矽膜中，估計膜中包含的許多氫會使器件的特性惡化。即使在澱積狀態時，利用SiH4/NH3/N2作為原料氣體形成的氮化矽膜包含許多的氫。該缺陷假定也可以通過下列方法來解決，即對得到的膜進行熱處理，以從膜中釋放氫。從而減小其氫的含量。但該方法在熱處理後會引起膜的剝離，產生另外的物質。另外，當剛好在膜剝離的位置形成接觸孔時，會出現連接部件的有效區失效，從而引起接觸部分的導電失效。

發明內容
本發明的一個目的是提供一種技術，能夠在低溫形成用於自對準的氮化矽膜，同時減小氫的含量。
本發明的另一個目的是提供一種膜的形成方法，能夠在形成氮化矽膜時，減小等離子感應損害。
本發明的再一個目的是提供一種半導體器件，其中多晶矽膜的電阻具有小的波動，並且MISFET的閾電壓具有小的波動。
本發明的再一個目的是提供一種具有高性能和高穩定性的半導體器件。
從這裡的描述和附圖，本發明的上述和其它的目的、新穎的特徵將變得顯而易見。
下面將綜述由本申請所公開的典型發明。
在本發明的半導體器件及其製造工藝中，當通過等離子CVD形成時，在350度或更高的溫度(最好400度或更高)形成用於自對準的氮化矽膜。另外，利用具有單矽烷和氮作為原料氣體的二元氣體來形成氮化矽膜。
在350度或更高的溫度(最好400度或更高)形成氮化矽膜使其能夠在澱積狀態下減小膜中的氫含量，從而抑制膜應力的增加，以及在後續的熱處理中釋放的氫增加。另外，用二元氣體(單矽烷和氮)使其能夠減小等離子感應損害，從而減小澱積狀態時的氫含量。通過這些努力，可以防止用於自對準的氮化矽膜的剝離，抑制膜中包含的氫的釋放。通過抑制氫從膜中釋放，可以防止柵極或源和漏區中雜質的失活，從而可以抑制電阻的波動和MISFET閾電壓的波動。結果，可以得到高穩定性的半導體。不用說，當考慮採用矽化物層來提高半導體器件(MISFET)的性能時，氮化矽膜的形成溫度不用設得像採用熱CVD時的溫度那樣高。
在本發明中，為了防止水的侵入，步驟的分布是重要的，因此將利用三元原料氣體(單矽烷、氨和氮)、通過等離子CVD形成的氮化矽膜作為鈍化膜應用於半導體器件中，該器件的性能不依賴於鈍化膜中的氫含量。
當比較用於自對準的氮化矽膜和鈍化膜時，前者具有更小的氫含量，並且在更高的溫度下形成。
下面將列出這裡所公開的本發明。
1.一種根據本發明的半導體器件的製造方法，包括(a)在半導體襯底的表面上有選擇地形成第一絕緣膜(例如，元件隔離區)；(b)在半導體襯底的表面上，形成通過第二絕緣膜(例如，柵絕緣膜)的第一導體件(例如，柵極)；(c)在半導體襯底表面上的區中形成半導體層(例如，源、漏)，其中第一絕緣膜和第一導體件不存在；(d)形成第三絕緣膜(例如，用於自對準的膜)，以覆蓋第一導體件、半導體層和第一絕緣膜；(e)在第三絕緣膜上形成第四絕緣膜(例如，層間絕緣膜)；(f)在第四和第三絕緣膜中形成第一開口(例如，接觸孔)；(g)在第一開口中形成第二導體件(例如，栓塞)和(h)在第四絕緣膜上形成第五絕緣膜(例如，鈍化膜)，其中第三和第五絕緣膜是通過等離子CVD形成的氮化矽膜，第三絕緣膜在高於第五絕緣膜的溫度下形成。
2.根據第一項的半導體器件的製造方法，其中第一和第四絕緣膜是氧化矽膜，形成第一開口的步驟包括在允許第四絕緣膜比第三絕緣膜的蝕刻量大的條件下蝕刻第四絕緣膜；在允許第三絕緣膜比第一絕緣膜的蝕刻量大的條件下蝕刻第三絕緣膜。
3.根據第一項的半導體器件的製造方法，其中利用含氨的反應氣體形成第五絕緣膜，而利用不含氨的反應氣體形成第三絕緣膜。
4.根據第一項的半導體器件的製造方法，在步驟(c)和(d)之間還包括在半導體層的表面上形成矽化物層的步驟。
5.根據第四項的半導體器件的製造方法，其中第二導體件包含第一導體層(例如，氮化鈦層)和第二導體層(例如，鎢層)，第一導體層比第二導體層薄，並且位於第二導體層的下面。
6.根據第一項的半導體器件的製造方法，在步驟(g)和(h)之間還包括步驟(i)形成第三導體件(例如，互連)；(j)在形成在第五絕緣膜中的第二開口中連接，以露出第三導電件的部分，第三導體件具有外連接導體件(例如，連接導線或突起電極)。
7.根據第一項的半導體器件的製造方法，其中第一導體件由含硼的矽層形成。
8.根據第一項的半導體器件的製造方法，其中導體件由三個導體層製成，即由矽製成的第一導體層、第二導體層、由難熔金屬(例如，鈦、鈷或鎢)製成的(例如，作為阻擋層的氮化鎢)第三導體層。
9.根據本發明的半導體器件的製造方法，包括(a)在半導體襯底的表面上有選擇地形成第一絕緣膜(例如，元件隔離區)；(b)在半導體襯底的表面上，形成通過第二絕緣膜(例如，柵絕緣膜)的第一導體件(例如，柵極)；(c)在半導體襯底表面上的區中形成半導體層(例如，源、漏)，其中第一絕緣膜和第一導體件不存在；(d)形成第三絕緣膜(例如，用於自對準的膜)，以覆蓋第一導體件、半導體層和第一絕緣膜；(e)在第三絕緣膜上形成第四絕緣膜(例如，層間絕緣膜)；(f)在第四和第三絕緣膜中形成第一開口(例如，接觸孔)；(g)在第一開口中形成第二導體件(例如，栓塞)和(h)在第四絕緣膜上形成第五絕緣膜(例如，鈍化膜)，其中第三和第五絕緣膜是通過等離子CVD形成的氮化矽膜，第三絕緣膜具有比第五絕緣膜小的氫含量。
10.根據本發明的半導體器件的製造方法，包括(a)在半導體襯底的表面上形成第一絕緣膜(例如，用於自對準的膜)；(b)在第一絕緣膜上形成第二絕緣膜(例如，用於金屬化的絕緣膜)；(c)在第二和第一絕緣膜中形成開口(例如，用於大馬士革的溝槽)；(d)在開口中形成導體層(例如，互連)；和(e)在導體層上形成第三絕緣膜(例如，鈍化膜)，其中第一和第三絕緣膜是通過等離子CVD形成的氮化矽膜，第一絕緣膜是在比第三絕緣膜的溫度高的溫度下形成的。
11.根據本發明的半導體器件的製造方法，包括(a)在半導體襯底的表面上形成第一絕緣膜(例如，用於自對準的膜)；(b)在第一絕緣膜上形成第二絕緣膜(例如，用於金屬化的絕緣膜)；(c)在第二和第一絕緣膜中形成開口(例如，用於大馬士革的溝槽)；(d)在開口中形成導體層(例如，互連)；和(e)在導體層上形成第三絕緣膜(例如，鈍化膜)，其中第一和第三絕緣膜是通過等離子CVD形成的氮化矽膜，第一絕緣膜具有比第三絕緣膜小的氫含量。
12.根據本發明的半導體器件的製造方法，包括(a)在半導體襯底的表面上有選擇地形成第一絕緣膜(例如，元件隔離區)；(b)在半導體襯底表面上的區中形成半導體層(例如，源、漏)，其中第一絕緣膜不存在；(c)在半導體層的表面上形成難熔金屬矽化物層；(d)形成第二絕緣膜(例如，用於自對準的膜)，以覆蓋難熔金屬矽化物層和第一絕緣膜；(e)在第二絕緣膜上形成第三絕緣膜(例如，層間絕緣膜)；(f)在第三和第二絕緣膜中形成開口(例如，接觸孔)；和(g)在開口中形成導體件(例如，栓塞)，其中第二絕緣膜是在400度或更高的溫度下通過等離子CVD形成的氮化矽膜。
13.根據第12項描述的半導體器件的製造方法，其中利用具有單矽烷和氮而不含有氨的反應氣體來形成第二絕緣膜。
14.根據第12項描述的半導體器件的製造方法，其中第三絕緣膜是氧化矽膜，形成所述開口的步驟包括在允許第三絕緣膜比第二絕緣膜的蝕刻量大的條件下蝕刻第三絕緣膜；在允許第二絕緣膜比第一絕緣膜的蝕刻量大的條件下蝕刻第二絕緣膜。
15.根據第12項描述的半導體器件的製造方法，其中矽化物層的形成步驟還包括(h)在半導體層和第一絕緣膜上澱積難熔金屬膜；(i)熱處理半導體襯底，從而在半導體層的表面上形成矽化物層；和(j)除去第一絕緣膜上的難熔金屬膜。
16.根據第12項的半導體器件的製造方法，其中導體件包含第一導體層和第二導體層，第一導體層比第二導體層薄，並位於第二導體層的下面。
17.根據第16項的半導體器件的製造方法，其中第一導體層是氮化鈦層，而第二導體層是鎢層。
18.一種根據本發明的半導體器件的製造方法，包括(a)在半導體襯底的表面上有選擇地形成第一絕緣膜(例如，元件隔離區)；(b)在半導體襯底的表面上，形成通過第二絕緣膜(例如，柵絕緣膜)的第一導體件(例如，柵極)；(c)在半導體襯底表面上的區中形成半導體層(例如，源、漏)，其中第一絕緣膜和第一導體件不存在；(d)形成第三絕緣膜(例如，用於自對準的膜)，以覆蓋第一導體件、半導體層和第一絕緣膜；(e)在第三絕緣膜上形成第四絕緣膜(例如，層間絕緣膜)，其中第一導體件是含硼的矽膜，第三絕緣膜是在400度或更高的溫度下，通過等離子CVD形成的氮化矽膜。
19.根據第18項的半導體器件的製造方法，其中利用具有單矽烷和氮而不含有氨的反應氣體來形成第三絕緣膜。
20.根據本發明的半導體器件的製造方法，包括(a)在半導體襯底上形成第一絕緣膜(例如，用於自對準的膜)；(b)在第一絕緣膜上形成第二絕緣膜(例如，用於形成大馬士革溝槽的絕緣膜)；(c)在第二和第一絕緣膜中形成開口(例如，用於大馬士革的溝槽)；(d)在開口中形成導體層(例如，互連)，其中第一絕緣膜是在400度或更高的溫度下，通過等離子CVD形成的氮化矽膜。
21.根據第20項的半導體器件的製造方法，其中第二絕緣膜是氧化矽膜。
22.根據第20項的半導體器件的製造方法，其中形成導體的步驟包括形成作為下層的第一導體層和作為上層的第二導體層，第二導體層由銅製成，第一導體層起防止銅擴散的作用。
23.根據本發明的半導體器件的製造方法，包括(a)通過第一絕緣膜(例如，柵絕緣膜)，在半導體襯底上澱積第一導體層、第二導體層、第三導體層以及第二絕緣膜(例如，頂絕緣膜)，其中第一導體層由矽製成，第二導體層和第三導體層由難熔金屬製成；(b)將第二絕緣膜以及第三、第二和第一導體層加工成預定圖形；和(c)在第二絕緣膜上形成第三絕緣膜(例如，用於自對準的膜)，其中第二絕緣膜是在400度或更高的溫度下，通過等離子CVD形成的氮化矽膜。
24.根據第23項的半導體器件的製造方法，其中第三絕緣膜是在400度或更高的溫度下，通過等離子CVD形成的氮化矽膜。
25.根據本發明的半導體器件，包括(a)半導體襯底；(b)有選擇地形成在半導體襯底表面上的第一絕緣膜(例如，元件隔離區)；
(c)通過第二絕緣膜(例如，柵絕緣膜)，形成在半導體襯底表面上的第一導體件(例如柵極)；(d)在半導體襯底的表面上，設置在第一絕緣膜和第一導體件之間的半導體層(例如，源.漏，擴散層，互連)；(e)形成在第一導體件、第一絕緣膜和半導體層上的第三絕緣膜(例如，用於自對準的膜)；(f)形成在第三絕緣膜上的第四絕緣膜(例如，層間絕緣膜)；(g)形成在開口中的第二導體件(例如，栓塞)，所述開口限定在第三和第四絕緣膜中；和(h)形成在第二導體件上的第五絕緣膜(例如，鈍化膜)，其中第三和第五絕緣膜是通過等離子CVD形成的氮化矽膜，第三絕緣膜的氫含量比第五絕緣膜小。
26.根據第25項的半導體器件，其中第二導體件包含第一導體層和第二導體層，第一導體層比第二導體層薄，並且位於第二導體層的下面。
27.根據第26項的半導體器件，其中第一導體件是氮化鈦層，第二導體層是鎢層。
28.根據第25項的半導體器件，其中難熔金屬矽化物層形成在半導體層的表面上。
29.根據第25項的半導體器件，其中第一導體件由含硼的矽層形成。
30.根據本發明的半導體器件，包括(a)半導體襯底；(b)通過第一絕緣膜(例如，柵絕緣膜)，形成在半導體襯底上的第一導體件(例如，柵極)；(c)形成在第一導體件上的第二絕緣膜(例如，頂絕緣膜)；和(d)形成在第二絕緣膜上的第三絕緣膜(例如，鈍化膜)，其中第二和第三絕緣膜是通過等離子CVD形成的氮化矽膜，第二絕緣膜具有比第三絕緣膜更小的氫含量。
31.根據第30項的半導體器件，還包括(e)在半導體襯底的表面上，設置在第一導體件的相對端部上的第一和第二導體區，
其中第一導體件起電晶體的柵的作用，第一和第二半導體區起電晶體的源和漏的作用，在從源向漏的方向上，第二絕緣膜具有與第一導體件基本上相等的寬度。
32.根據第30項的半導體器件，還包括(e)形成在第二絕緣膜上的第二導體件(例如，互連)和(f)與第二導體件連接的外連接導體件(例如，突起)，其中第三絕緣膜具有開口，在該開口中，外連接導體件已經與第二導體件連接。
33.根據本發明的半導體器件，包括(a)半導體襯底；(b)通過第一絕緣膜(例如，柵絕緣膜)，形成在半導體襯底上的第一導體件(例如，柵極)，並具有側壁；(c)形成在第一導體件側壁上的第二絕緣膜(例如，側壁)；和(d)形成在第一導體膜上的第三絕緣膜(例如，鈍化膜)，其中第二和第三絕緣膜是通過是通過等離子CVD形成的氮化矽膜，第二絕緣膜具有比第三絕緣膜更小的氫含量。
34.根據第33項的半導體器件，還包括(3)形成在第二絕緣膜上的第二導體件(例如，互連)和(f)與第二導體件連接的外連接導體件(例如，突起)，其中第三絕緣膜具有開口，在該開口中，外連接導體件已經與第二導體件連接。
35.根據本發明的半導體器件，包括(a)半導體襯底；(b)半導體襯底上的第一絕緣膜(例如，用於自對準的膜)；(c)第一絕緣膜上的第二絕緣膜(例如，用於形成布線溝槽的絕緣膜)；(d)形成在第一開口中的第一導體件(例如，互連)，所述第一開口限定在第一和第二絕緣膜中；(e)第一導體件上的第三絕緣膜(例如，層間絕緣膜)；(f)第三絕緣膜上的第二導體件(例如，互連)，和(g)第二導體件上的第四絕緣膜(例如，鈍化膜)，其中第一和第四絕緣膜是通過等離子CVD形成的氮化矽膜，第一絕緣膜具有比第四絕緣膜更小的氫含量。
36.根據第35項的半導體器件，還包括(h)與第二導體件連接的外連接導體件，其中第四絕緣膜具有第二開口，在該第二開口中，外連接導體件已經與第二導體件連接。
37.根據第36項的半導體器件，其中第二絕緣膜是氧化矽膜。
38.根據第12項的半導體器件的製造方法，在步驟(a)和(b)之間，還包括形成由矽材料製成的第一導體件(例如，柵極)的步驟，其中在步驟(c)中，在第一導體件的表面上形成高熔點矽化物層。
39.根據第25項的半導體器件，其中第一導體件由矽材料製成。在第一導體件的表面上已經形成了難熔金屬矽化物層。
40.根據本發明的半導體器件的製造方法，包括形成用於自對準第一氮化矽膜和形成用於鈍化的第二氮化矽膜，其中利用包含單矽烷和氮的原材料氣體，通過等離子CVD形成第一氮化矽膜，利用包含單矽烷、氨和氮的原材料氣體，通過等離子CVD形成第二氮化矽膜。
41.根據第40項的半導體器件的製造方法，其中在比第二氮化矽膜的溫度高的溫度下形成第一氮化矽膜。
42.根據第40項的半導體器件的製造方法，其中在400度或更高的溫度下形成第一氮化矽膜。
43.本發明的半導體器件，包括用於自對準的第一氮化矽膜和用於鈍化的第二氮化矽膜，其中在根據對第一氮化矽膜的FT-IR分析得到的Si-H/Si-N鍵合比R1和根據對第二氮化矽膜的FT-IR分析得到的Si-H/Si-N鍵合比R2之間，有R1＜R2的關係。
44.根據第43項的半導體器件，其中通過FT-IR分析，第一氮化矽膜的Si-H鍵合是2×1021cm-3或更小。
括弧中的內容只是舉例，本發明並不限於此。
下面將簡要描述通過上面所公開的發明中的典型發明所能得到的效果。
(1)可以在低溫下形成用於自對準的氮化矽膜，具有小的氫含量。
(2)當形成氮化矽膜時，可以減小等離子感應圖像。
(3)可以提供一種半導體器件，其中多晶膜電阻具有較小的波動，MISFET的閾電壓具有較小的波動。
(4)可以提供高性能和高穩定性的半導體器件。
附圖的簡要說明

圖1-14是截面圖，按照步驟的順序，說明本發明實施例1的半導體器件的製造方法；圖15是曲線圖，顯示了在不同的膜形成溫度下，氮化矽膜中的氫含量；圖16是曲線圖，顯示了通過氮化矽膜的退火，氫含量變化率和退火後應力變化之間的關係；圖17畫出了當給含硼的多晶矽膜上的氮化矽膜退火時，多晶矽膜的薄膜電阻與退火溫度的曲線圖；圖18是顯示MISFET的NBTI特性的曲線圖；圖19是說明平帶電壓的偏移量的曲線圖；圖20-42是截面圖，按照步驟順序，說明本發明實施例2的DRAM的製造方法。
實現本發明的最佳模式下面將基於附圖詳細描述本發明。在用於描述實施例的所有附圖中，功能相同的部件用相同的參考標號來表示，重複的描述將被省略。
(實施例1)圖1-14是截面圖，按步驟的順序，說明了根據本發明實施例1的半導體器件的製造方法。
如圖1(a)所示，在半導體襯底1的主表面上形成了元件隔離區2，半導體襯底1例如由p-型單晶矽製成。該元件隔離區2可以按如下方式形成。首先，依次在半導體襯底1的主表面上形成氧化矽膜(SiO)和氮化矽(SiN)膜。利用布圖的光致抗蝕劑膜，蝕刻氮化矽膜。利用該蝕刻的氮化矽膜作為掩膜，在半導體襯底1中形成了淺溝槽。澱積絕緣膜例如氧化矽膜，以埋入淺溝槽，接著通過CMP(化學機械拋光)從除了淺溝槽以外的區除去氧化矽膜。然後通過溼蝕等，除去氮化矽膜，從而形成了元件隔離區2(第1項中的第一絕緣膜)。
用布圖的光致抗蝕劑膜作為掩膜，離子注入雜質，以形成p型阱3和n型阱4。在p型阱3中，離子注入了p導電率型雜質，例如硼(B)，而在n型阱4中，離子注入了n導電率型雜質，例如磷(p)。以這種方式，在p型阱3中形成了n溝道型MISFETQn，在n型阱4中形成了p溝道型MISFETQp。
如圖1(b)所示，在每個p型阱3和n型阱4的每個區上，形成了氧化矽膜5(第1項中的第二絕緣膜)。氧化矽膜5將作為MISFET的柵絕緣膜，並且通過如熱CVD形成。
然後，形成多晶矽膜6。該多晶矽膜6將作為MISFET的柵極(第1項中的第一導體件)，並且通過如CVD形成。
如圖1(c)所示，用光致抗蝕劑膜(未示出)作為掩膜，在要形成n溝道型MISFETQn的區(p型阱3的區)中，將n型雜質(例如磷(P))離子注入到多晶矽膜6中，從而形成多晶矽膜的n型區6n。用光致抗蝕劑膜(未示出)作為掩膜，在要形成p溝道型MISFETQp的區(n型阱4的區)中，將p型雜質(例如硼(B))離子注入到多晶矽膜6中，從而形成了多晶矽膜的p型區6p。
分別在多晶矽膜6的兩個區中離子注入使其能夠構成所謂的雙柵結構，其中在n溝道型MISFET的情況下，柵極的導電率型變為n型，在p溝道型MISFET的情況下，柵極的導電率型變為p型。通過採用這種雙柵結構，可以減小MISFET的Vth(閾電壓)，從而可以形成低壓驅動的MISFET。傳統的半導體器件伴隨這下列缺陷當採用含硼(B)的多晶矽膜作為柵極的部分時，由於硼具有很大的熱擴散係數，從柵極(多晶矽膜)擴散的硼到達溝道區(阱)，導致MISFET的閾電壓波動。然而，在本實施例中，如下所述，採用氫含量小的氮化矽膜作為用於自對準工藝的膜，以致抑制了硼的擴散，可以保持半導體器件的高穩定性。這些在下面將進行更具體的描述。
如圖2(a)所示，將多晶矽膜6、6n、6p形成為預定的圖形，從而形成柵極7。對於所述的布圖，用光致抗蝕劑膜(未示出)作為掩膜，進行幹蝕。柵極7可以看作起互連的作用。
如圖2(b)所示，用光致抗蝕劑膜(未示出)作為掩膜，將n型雜質(例如，磷或砷(As))離子注入到p型阱3中，從而形成n型半導體區8(第1項中的半導體層)。柵極7還起掩膜的作用，使得n型半導體區8以與柵極7自對準的方式形成。用光致抗蝕劑膜(未示出)作為掩膜，將p型雜質(例如硼)離子注入到n型阱4中，從而形成了p型半導體區9(第1項中的半導體層)。同樣，柵極7作為掩膜，使得p型半導體區9以與柵極7自對準的方式形成。
如圖2(c)所示，在柵極7的側壁上形成了側壁10。例如，通過在柵極7的側壁上澱積氧化矽膜，然後各向異性蝕刻該氧化矽膜來形成這些側壁10，氧化矽膜的厚度足以提供好的階梯覆蓋。
與圖2(b)的步驟一樣，分別在p型阱3和n型阱4的區中形成了n+型半導體區11和p+型半導體區12。分別以比n型半導體區8和p型半導體區9更高的濃度向n+型半導體區11和p+型半導體區12引入雜質。在該離子注入步驟中，側壁10起掩膜的作用，使得n+型半導體區11和p+型半導體區12以與側壁10自對準的方式形成。這樣，形成了由n型半導體區8和n+型半導體區11或p型半導體區9和p+型半導體區12形成的、具有LDD(輕摻雜漏)結構的源.漏。
如圖3(a)所示，在寬的元件隔離區2上形成了電阻元件。在元件隔離區2上，該電阻元件由導體膜R、覆蓋導體膜R的絕緣膜13和絕緣膜13上的引出電極14形成。對於導體膜R，可以採用具有相當高電阻的金屬(例如，鎢)或其中引入了相當少量的雜質的半導體膜(例如，多晶矽膜)。對於絕緣膜，可以採用氧化矽膜或氮化矽膜。對於引出電極13，可以採用多晶矽膜。導體膜R可以通過在半導體襯底1的所有表面上澱積導體膜，然後對其布圖來形成。然後，通過CVD、濺射等類似方法，澱積絕緣膜13。打開連接孔之後，通過如CVD澱積多晶矽膜，接著將該多晶矽膜布圖為預定的圖形，從而形成引出電極14。
上面例舉的電阻元件設有引出電極14，但也可以採用另一類型的電阻元件，該元件不用設置引出電極14，直接通過栓塞來引出。在這種情況下，如果導體膜R由多晶矽膜製成，需要用絕緣膜覆蓋導體膜R的表面，以防止在下面要描述的矽化物步驟中，在多晶矽膜的整個表面上形成矽化物。
在形成圖2(c)所示的側壁10之前，可以形成(布圖)導體膜R，接著形成用於形成側壁10的絕緣膜，以覆蓋導體膜R。在這種情況下，通過用形成的覆蓋布圖的導體膜R的光致抗蝕劑膜作為掩膜，各向異性蝕刻絕緣膜，可以在導體膜R的形成區中形成覆蓋導體膜R的絕緣膜13，並且可以同時形成側壁10。
如圖3(b)所示，在半導體襯底1的整個表面上澱積金屬膜15。對於金屬膜15，採用難熔金屬例如鈦、鎢或鈷。金屬膜15是通過CVD、濺射等方法澱積的。
如圖3(c)所示，利用如RTA(快速熱退火)熱處理半導體襯底1。通過該熱處理，在金屬膜15與矽材料接觸的區中，出現矽化物形成反應。從而形成矽化物層16。當金屬膜15由鈷製成時，該矽化物層16是矽化鈷(CoSi)。有選擇地除去金屬膜15的未反應部分。可以在允許蝕刻金屬膜15而不允許蝕刻矽化物層16的條件下溼蝕金屬膜的未反應部分。
這樣，在要形成接觸的區中，柵極7上的矽化物層16、n+型半導體區11、p+型半導體區12和引出電極14的形成使其能夠減小與栓塞的連接電阻，而且在構成互連的區中，例如柵極7、n+型半導體區11和p+型半導體區12中，還可以減小薄膜電阻。結果，減小了布線電阻和布線-布線電阻，因此提高了元素的反應速率，從而提高了半導體器件的性能。
矽化物層16本身是不耐熱的，隨著其晶相的變化，電阻也不同(尤其在矽化鈷的情況下)，即使由具有小電阻的晶相構成，通過後續的熱處理，也會發生向具有大電阻的晶相的相變。可以選擇的是，在矽化物層和非矽化物形成的矽區的界面處進行矽化物形成反應，矽化物層中矽元素比降低，導致晶體結構的化學計量偏移。在這種情況下，電阻增加成為問題。而且，當未反應金屬區存在時，未反應金屬形成其矽化物，同時，通過後續的熱處理轉移到矽區，從而在未反應金屬存在處出現孔隙。如果這種孔隙形成在接觸部分，它們會增加接觸電阻，甚至引起連接失效。
本實施例不存在這種矽化物層16的耐熱問題，因為如下所述，後續的熱處理在抑制的溫度下進行，特別是，用於自對準的膜(氮化矽膜)通過等離子CVD而不通過熱CVD在相當低的溫度下形成。簡言之，避免耐熱問題可以採用矽化物層16，使其能夠提高半導體器件的性能。
如圖4(a)所示，在半導體襯底1的整個表面上形成氮化矽膜17(第1項中的第三絕緣膜)。該氮化矽膜17用於自對準工藝，如下所述。
在350度或更高，最好在400度或更高的溫度下，通過等離子CVD形成氮化矽膜17。通過等離子CVD，氮化矽膜可以在比熱CVD更低的溫度下形成，熱CVD需要700度或更高(例如，大約780度)的溫度來形成膜。因此，不必考慮矽化物層16的耐熱問題。
另外，利用具有矽烷(單矽烷(SiH4))和氮(N2)的原料氣體來形成氮化矽膜17，原料氣體中不含有氨(NH3)。在這一點上，它不同於後面要描述的鈍化膜。鈍化膜是利用含有單矽烷、氮和氨的原料氣體，在大約350度形成的。因為對於該膜來說，好的階梯覆蓋是很重要的，因此鈍化膜利用含氨的原料氣體來形成，而氮化矽膜17利用不含氨的原料氣體來形成。鈍化膜在大約350度的相當低的溫度下形成，而氮化矽膜17的形成溫度需要350度或更高，最好400度或更高。簡言之，形成氮化矽膜17不用氨，而形成鈍化膜需用氨。另外，氮化矽膜17在比鈍化膜的溫度更高的溫度下形成。在本說明書中，術語「溫度」指的是襯底溫度。
通過利用這種不會氨的原料氣體，可以減小氮化矽膜17中的氫含量。由於氮化矽膜17中的氫含量降低了，即使通過後續的熱處理(例如，當層間絕緣膜由PSG(磷矽酸鹽玻璃)或SOG(玻璃上的旋轉)製成時，在大約700度燒結或緻密化)，也可以防止從氮化矽膜17中釋放氫。如上所述，氫的釋放增加了氮化矽膜的應力，估計會引起氮化矽膜17的剝離或連接孔底部的連接失效。另外，釋放的氫使引入雜質的矽層(柵極7、n+型半導體區11、p+型半導體區12、引出電極14)中的雜質(特別是硼)失活，從而增加其電阻。它使雜質(特別是硼)的轉移更便利，這樣，認為雜質(特別是硼)可以擴散轉移到MISFET的溝道區，使閾電壓波動。由於氫氣的釋放所導致的氮化矽膜應力的增加、矽層電阻的波動和增加、MISFET的閾值電壓的波動成為了最終的半導體器件失效和性能損壞的原因。但是在此例中，氮化矽膜17在澱積狀態中沒有包含如此多的氫，因此不會出現這類問題。
無氨原料氣體的採用可以減少在氮化矽膜17形成時等離子感應的損害。當原料氣包含氨時，由於氨的添加引起的彭寧效應，等離子估計具有增加的密度。在此例中，由於原料氣中沒有氨，等離子密度不會出現過多的增加，因此可以抑制等離子損害或離子轟擊。結果，可以減小對將作為襯底的、其上形成氮化矽膜17的矽層(柵極7、n+型半導體區11、p+型半導體區12和引出電極14、或矽化物層16)的損壞，可以防止懸掛鍵的產生和由於這些懸掛鍵導致的電阻的增加。
如上所述，包含在氮化矽膜17中的氫氣相對較少，至少小於下面要提到的鈍化膜(氮化矽膜)中的含量。
下面將描述本發明人關於在氨化矽膜17中氫含量或與氫含量有關的氮化矽膜的質量的測試結果。
圖15是表示以不同的膜形成溫度(澱積溫度)的氮化矽膜中氫含量的曲線圖。菱形數據點表示在澱積狀態中膜的氫含量，方形數據點表示在以780℃退火10秒鐘後膜中的氫含量。線A是表示在澱積狀態膜的氫含量的測試線，線B是表示退火後的膜中氫含量的測試線。從線A中明顯看出，澱積溫度越高，膜中氫含量越低，隨著澱積溫度的增加，線A和線B之間的區別(通過退火釋放的氫含量)變得越小。這就表示通過增加澱積溫度，可以減少澱積狀態中氫的含量並且可以降低由退火釋放的氫的含量。
圖16是說明通過退火氫含量的變化率與退火後應力位移之間的關係的曲線圖。線C是經過每個數據點的測試線。這裡，氫含量變化率是用退火後的氫含量除以澱積狀態的氫含量獲得的。此圖表明，氫含量變化率與退火後應力位移之間有著密切關係。氫含量變化率越大(澱積溫度越高)，應力位移越小。以約0.7(線D)的線作為界線，在氫含量變化率較小(澱積溫度較低)的區域中出現膜的脫落，在其較大(澱積溫度較高)的區域中，沒有出現膜的脫落。測試結果表明，通過將澱積溫度設置在400℃，幾乎可以完全防止氮化矽膜的脫落。這就是為什麼最好將氮化矽膜17的形成溫度設置在400℃或更高的原因。
圖17是曲線圖，其中繪出含硼多晶矽膜退火後的薄膜電阻與退火溫度之間的關係，在上述含硼多晶矽膜上已經澱積了氮化矽膜。誤差條附在每個數據上。
三角形的數據點表示通過採用含有單矽烷和氮氣(二元原料氣)的原料氣在400攝氏度下形成的氮化矽膜的數據；線E是連接這些數據的測試線。
黑色圓形數據點表示利用具有單矽烷、氨氣和氮氣(三元原料氣)的原料氣在360攝氏度形成的氮化矽膜的數據；線F是連接這些數據的測試線。
菱形數據點G是表示有關其上沒有澱積氮化矽膜的無退火多晶矽膜的薄膜電阻(在澱積狀態)的參考數據。當然其顯示了最低的電阻。
方形數據點表示用於參考提供的不同的對照數據。點H是用NH3等離子處理的，點I是用N2等離子處理的，點J是用NH3/N2O等離子處理的，點K是用N2等離子處理、之後在950攝氏度熱處理10秒鐘的多晶矽膜的數據。
圖17中的數據顯示，當利用二元氣體在400攝氏度形成氮化矽膜(線E)時，多晶矽膜的薄膜電阻低於(換句話說，更接近於在澱積狀態的多晶矽膜)利用三元氣體(線F)在360攝氏度形成氮化矽膜時的，表明了多晶矽膜沒有惡化。在有關用NH3等離子處理的數據(點H)或有關用N2等離子處理的數據(點I)和有關用NH3/N2O等離子處理的數據(點J)之間的對照對於解釋採用二元氣體形成的氮化矽膜和採用三元氣體形成的氮化矽膜的電阻間的差別是有益的。點H和I的數據對應於兩元氣體的數據(線E)，點J的數據對應於三元氣體的數據(線F)。在這些數據中薄膜電阻幾乎相等。來自一元氣體的等離子體形成在每個NH3等離子體和N2離子體中。換句話說，來自二元氣體的等離子形成在NH3/N2O等離子中，在這種情況下，彭寧效應，也就是一種其中等離子分裂程度與一元氣體的情況相比更高的現象，預計會出現。據推測，在點H和I的數據與點J的數據之間的差別歸因於多晶矽膜的等離子感應損害，這是由彭寧效應導致的。當對線E和線F進行類似的分析時，當採用三元氣體(線F)澱積氮化矽膜時出現由氨氣引起的彭寧效應。與二元氣體(線E)相比，用作襯底的多晶矽膜受到許多等離子感應損害，估計有增加的電阻。實驗表明，在本例中，作為氮化矽膜17，採用利用兩元氣體、在400攝氏度或更高的襯底溫度下形成的氮化矽膜，柵極7或類似物可以保持低的電阻，並可以保持高的半導體器件的性能。
即使在高溫下退火，利用二元氣體所形成的氮化矽膜的薄膜電阻也不會增加的這麼高；而通過在高溫下退火，利用三元氣體形成的氮化矽膜的薄膜電阻大幅度增加。有關用N2等離子、接著在950攝氏度熱處理10秒鐘的多晶矽膜處理的數據(點K)作為參考來解釋依靠退火溫度、薄膜電阻變化的存在是有益的。點K的數據表明多晶矽膜僅受到N2等離子處理和隨後的熱處理，因此多晶矽膜的薄膜電阻的增加推測是由於這種處理。簡言之，沒有氫氣的影響，如點K所示，出現了薄膜電阻在一定程度的增加。採用二元氣體在約950攝氏度熱處理(退火)的數據(線E)幾乎等於點K的，但是採用三元氣體的數據(線F)表明薄膜電阻有大的增加。如圖15所示，當採用二元氣體時，氫氣的影響是可以忽略的，但當採用三元氣體時，釋放了大量的氫氣。由於此氫氣，多晶矽膜的電阻估計會增加。簡言之，預計隨著退火溫度的增加，會出現多晶矽膜電阻的增加(線F)，這是由於釋放的氫氣使在多晶矽膜中的雜質(硼)失去活性。本試驗表明，作為本發明的氮化矽膜17，採用由兩元氣體、在400攝氏度或更高溫度下形成的氮化矽膜，即使在氮化矽膜形成後、需要高處理溫度的步驟存在的情況下，也可以抑制柵極7等電阻的波動、保持半導體器件的可靠性。
因此，作為本實施例的氮化矽膜17，採用利用含有矽烷和氮氣的原料氣、通過等離子CVD、在400攝氏度或更高的襯底溫度下形成的氮化矽膜，可以防止氮化矽膜17的脫落、抑制由氮化矽膜17釋放的氫氣，從而改善半導體器件的性能和可靠性。
如圖4(b)所示，形成層間絕緣膜18(在第1項中的第四絕緣膜等)。層間絕緣膜18由如氮化矽膜製成，上述氧化矽膜是通過如CVD形成的。選擇性地，PSG、SOG等膜也可以用作層間絕緣膜18。例如PSG或SOG等可自流動的膜可以很好地埋入小型化的柵電極7，促進表面平整性。當採用PSG或SOG，可以進行例如燒結或稠化等熱處理。由於按如上所述抑制了從氮化矽膜17中釋放的氫氣，因此就不會出現否則將會在熱處理後出現的問題，例如氮化矽膜17的脫落、柵極7電阻的增加或波動、閾值電壓的波動。
層間絕緣膜18的表面可以被平面化，例如通過CMP(化學機械拋光)。
如圖5(a)所示，具有限據連接孔圖形限定的開口的光致抗蝕劑膜19在層間絕緣膜18上形成。採用這種光致抗蝕劑膜19作為掩膜，進行刻蝕以部分地形成連接孔20(在第一項中的第一開口等)。在允許刻蝕氧化矽膜而不易刻蝕氮化矽膜的條件下進行這種刻蝕(第一刻蝕步驟)。這種條件的選擇可以使氮化矽膜17起刻蝕停止層的功能。即使連接孔深度不同，這種刻蝕也能夠暴露出氮化矽膜17的上表面。換句話說，可以採取充分地過刻蝕直到形成最深的孔，由此深度不同的孔可以準確地形成。另外，即使在晶片上的刻蝕速率不均勻，也可以進行充分地過刻蝕，直到最後完成刻蝕孔的加工。由此可以增加連接孔的加工裕度。
如圖5(b)中所示，進行第二刻蝕以除去連接孔20底端部分的氮化矽膜17，由此完成連接孔20的開口。在易於氮化矽膜的刻蝕而不易於氧化矽膜刻蝕的條件下進行第二刻蝕。即使在第二刻蝕時進行充分地過刻蝕，也可以抑制在下面的半導體襯底1(元件隔離區2)的過多的刻蝕。具體來說，氮化矽膜17比層間絕緣膜18薄得多，這樣當氮化矽膜17的厚度刻蝕了至多約一半時，在第二刻蝕步驟中的過刻蝕是充分地。由此，在第二刻蝕步驟中的過刻蝕可以在一定程度上被抑制，不會出現對元件隔離區2等的過多刻蝕而導致麻煩。這可以防止MISFET性能和可靠性方面的損壞並使半導體器件保持高的性能和可靠性，否則，由於在元件隔離區2等處的過刻蝕，將會出現上述問題。
如上所述，氮化矽膜17不會輕易脫落，因此在連接孔20的此開口步驟中不會出現氮化矽膜17的脫落。
如圖6(a)所示，栓塞21在連接孔20中形成，例如，以下述方式。氮化鈦(TiN)膜形成在包括每個連接孔20內部的半導體襯底1的整個表面上。此氮化鈦膜可以由例如CVD形成。由於CVD優秀的階梯覆蓋(step coverage)，氮化鈦膜能夠以均勻的厚度形成，甚至在微小連接孔20的內部。由於氮化矽膜17不會輕易脫落，氮化鈦膜的階梯覆蓋不會被打亂。在下一位置，於是形成了嵌入連接孔中的鎢(W)膜。鎢膜例如通過CVD形成。即使微小的連接孔20也可以同樣用鎢通過CVD嵌入。然後通過CMP將連接孔20外部的區域中的氮化鈦膜和鎢膜除去，由此形成了栓塞21。
如圖6(b)中所示，氮化矽膜22是在層間絕緣膜18和栓塞21之上形成的，接著形成用於第一布線層的絕緣膜23。此氮化矽膜22是在絕緣膜23中形成溝槽時用作刻蝕停止的膜，因此採用相對於氮化矽膜對絕緣膜23具有選擇性刻蝕的材料。作為絕緣膜23，為了將互連間的容量抑制的儘可能小，採用具有小的介電常數的材料。例如，絕緣膜23是氧化矽膜。選擇性地，絕緣膜23可以是具有小介電常數的有機SOG膜或含氟SOG膜。用氮化矽膜22和絕緣膜23，將形成第二層互連。因此通過對第二互連所必需的厚度的設定來決定它們的總厚度。考慮互連間容量的減損，由高介電常數的氮化矽膜製成的氮化矽膜22在具有足夠的厚度以顯示其停止層功能的範圍內具有儘可能薄的厚度是理想的。
作為氮化矽膜22，可以採用與氮化矽膜17相似的方式形成氮化矽膜利用含有單矽烷和氮氣的原料氣、通過等離子CVD、以400攝氏度或更高的襯底溫度形成。通過將相似於氮化矽膜17的膜應用到氮化矽膜22，沒有象熱CVD一樣的高溫步驟而形成的並且抑制了氫氣釋放量的膜可以用作停止膜。結果，即使在此步驟後仍存在導致氫氣釋放的步驟，也不會出現氮化矽膜22的脫落，抑制了氫氣的釋放，因此就沒有會導致MISFET的特性損害的氫氣釋放的空間。
如圖7(a)中所示，將具有根據第一布線層的布線圖形形成的開口的光致抗蝕劑膜24布圖在絕緣膜23上，並用此光致抗蝕劑膜24作為掩膜，進行第一刻蝕。在絕緣膜23中，通過此第一刻蝕，部分地限定了布線溝槽25。此刻蝕在氧化矽膜易於刻蝕而氮化矽膜不易於刻蝕的條件下進行。然後將氮化矽膜22用作刻蝕停止膜。
如圖7(b)所示，第二刻蝕在允許氮化矽膜刻蝕的條件下進行。由於如上所述，氮化矽膜22形成的足夠薄，在第二刻蝕時不必太多的過刻蝕，可以抑制層間絕緣膜18的過分刻蝕。通過這種兩階段刻蝕，布線溝槽25可以均勻準確的形成。
然後，在布線溝槽25的內部形成了第一布線層的互連26。互連26由阻擋層和主導電層形成。阻擋層由例如氮化鈦膜製成。主導電層由例如銅製成。阻擋層具有防止銅在附近擴散的功能，出於此目的，可以採用氮化鈦膜。但阻當層並不限於氮化鈦層，也可以採用具有防止銅擴散功能的其它金屬膜。除了氮化鈦膜之外，可以採用鉭(Ta)或氮化鉭(TaN)。作為阻擋層，採用氮化鈦膜的例子將描述如下。如上所述，可以採用鉭或氮化鉭代替。銅膜用作主導電層可以通過例如電鍍形成。電鍍前，可以通過濺射法形成薄銅膜作為籽膜。選擇性地，可以通過濺射法形成銅膜。在這種情況下，建議將已經通過濺射法形成的銅膜通過熱處理的方法流態化，由此改善在連接孔或布線溝槽中的嵌入性能。在以下的描述中，由電鍍形成的銅膜將作為例子。如上所述，可以用濺射法代替。
如下形成互連26。氮化鈦膜在包括布線溝槽25內部的整個半導體襯底1上形成，接著形成銅膜以嵌入布線溝槽25。將由此形成的氮化鈦膜和銅膜的金屬疊層膜27嵌入到布線溝槽25中(圖8(a))。
為了氮化鈦膜和銅膜的形成，例如，可分別採用CVD和電鍍。在通過電鍍形成銅膜之前，可以先通過例如濺射法形成銅籽膜。然後，通過CMP除去布線溝槽25外部區域中的銅膜和氮化矽膜，由此形成了互連26(圖8(b))。
如圖9(a)所示，停止絕緣膜28和層間絕緣膜29在互連26和絕緣膜23上順序形成。停止絕緣膜28由具有對層間絕緣膜29選擇性刻蝕的材料形成，例如可以採用氮化矽膜。例如，層間絕緣膜29由氧化矽膜製成。作為停止絕緣膜28，可以採用與氮化矽膜17相似的條件形成的氮化矽膜。
具有依據連接孔圖形的開口的光致抗蝕劑膜布圖在層間絕緣膜29上。用這種光致抗蝕劑膜作為掩膜，刻蝕層間絕緣膜29。按照這種刻蝕，選擇條件以防止氮化矽膜的順利刻蝕、但有利於氧化矽膜的刻蝕，由此用停止絕緣膜28作為刻蝕停止膜可以刻蝕層間絕緣膜29。然後，在選擇刻蝕氮化矽膜的條件下刻蝕停止絕緣膜28，由此形成連接孔30。如上所述，通過這種兩階段刻蝕，就可以抑制在下面的膜的過分刻蝕。
然後在連接孔30的內部形成栓塞31。這些栓塞31如下形成。首先，阻擋層在包括連接孔30內部的整個半導體襯底1上形成，接著形成用於嵌入這些連接孔30的銅(Cu)膜。將連接孔30外部區域中的銅膜和阻擋膜通過CMP除去，從而形成栓塞31。
如圖9(b)所示，與互連26相似，形成氮化矽膜32和氧化矽膜33，接著通過這些氧化矽膜33和氮化矽膜32的兩階段刻蝕形成布線溝槽34。與互連26相似的互連35在布線溝槽34的內部形成。作為氮化矽膜32，可以採用與上述氮化矽膜22相似的氮化矽膜。
如圖10所示，以與栓塞31相似的方式形成栓塞39。首先，形成停止絕緣膜36和層間絕緣膜37。通過停止絕緣膜36和層間絕緣膜37的兩階段刻蝕，形成連接孔38。在這些連接孔38的內部，形成與栓塞31相似的栓塞39。
然後在層間絕緣膜37上形成互連40。例如，互連40是鈦膜、鋁膜、氮化鈦膜的疊層膜。例如，互連40是通過依次澱積鈦膜、鋁膜、氮化鈦膜，然後通過照相平版印刷術將這些膜刻蝕成預定圖形而形成的。
如圖11所示，形成用於覆蓋互連40的絕緣膜41，接著在絕緣膜41上形成絕緣膜42。例如，絕緣膜41是通過CVD由氧化矽膜形成。絕緣膜42由例如SOG製成。SOG膜的採用可以平整源自互連40的表面上的不均勻。在形成此SOG膜時，進行熱處理使SOG膜重新流動，但這樣並不會使製成的半導體器件失去高性能和可靠性，這是因為在剝離電阻和抑制氫氣釋放方面優異的氮化矽膜已經用於氮化矽膜17和22。氧化矽膜可以進一步形成在絕緣膜42上。
在絕緣膜42上，形成互連43(在第1項中的第三導體件等)。互連43包括鍵合焊盤，並與外連接導體件連接(例如，突起)。互連42由例如鋁膜製成。並通過例如濺射法形成。
如圖12所示，形成氮化矽膜44(在第一項中的第五絕緣膜等)以覆蓋互連43。此氮化矽膜44是構成鈍化膜的膜，用於阻止來自半導體器件外部的水或雜質的入侵。另外，其阻止α射線的傳播，由此防止了半導體器件的故障。氮化矽膜44需要具有階梯覆蓋以滿足上述功能。因此，氮化矽膜44利用具有單矽烷、氨氣和氮氣的原料氣體，通過等離子CVD，在約350攝氏度的襯底溫度形成。在這樣的條件下形成氮化矽膜可以使膜具有優秀的階梯覆蓋，由此形成的膜可以有效地防止水和雜質的入侵。如上所述，氮化矽膜44在與氮化矽膜17、22不同的條件下形成。氮化矽膜44在低於氮化矽膜17和22的溫度下形成。氨用於前面的膜的形成，而氨不用於後面的膜的形成。依據應用目的在不同條件下形成氮化矽膜是本實施例的特性。
如圖13所示，形成氧化矽膜45以覆蓋氮化矽膜44。氮化矽膜44和氧化矽膜45用作鈍化膜。如圖14所示，連接孔46形成在氧化矽膜45和氮化矽膜44中以露出互連43。在形成突起底層金屬47以覆蓋此連接孔46之後，形成突起48作為外連接導體件。突起48以差不多球形的形狀形成但在此圖中忽略了它的一部分。可以通過照相平版印刷術和刻蝕形成連接孔46，而突起底層金屬47可以通過澱積在整個半導體襯底1上的金屬膜的布圖形成。作為突起底層金屬47，例如可以採用金；作為突起48，例如可以採用金和焊劑。
然後，在安裝在封裝襯底之後，半導體器件完成，但忽略了對其的說明。
這裡，以突起48為例作為外連接導體件，但作為選擇，也可以採用例如連接布線的內部引線。經過金線連接到引線框架，接著用樹脂壓模，但忽略了對此步驟的描述。
本實施例的半導體器件也可以應用到所謂的WPP(晶片加工封裝)，其中，在經過例如聚醯亞胺的樹脂膜重新定位和重新走線的形成後，在此重新定位和重新走線的焊盤區域上形成突起，然後將晶片分成單獨的半導體器件。
本實施例的效果將依據圖18和19描述。圖18是說明MISFET的NBTI(負偏溫度不穩定性)特性的曲線圖。曲線中的線L是本實施例的半導體器件的數據線。線M、N、O是用於對照的數據線。這些數據是通過下述方法獲得的將利用含有單矽烷、氨氣和氮氣的原料氣體、通過等離子CVD、在約350攝氏度的襯底溫度下形成的氮化矽膜(在與氮化矽膜44相似的條件下形成的膜)應用於對應本實施例的氮化矽膜17的膜。線M、N、O中的氮化矽膜採用不同的設備形成。
如圖18中所示，線L在源-漏電壓(Vgs)的實際利用狀態(例如，Vgs＝-1V)下顯示出最大的壽命時間(tau說明off-態電流的增長倍數的特性值)。換句話說，本實施例的半導體器件在可靠性方面優於其它情況(線M、N、O)。從壽命tau通過對數表示的事實判斷，本實施例半導體器件的可靠性格外的優異。
圖19是說明平帶電壓偏移量(Vfb)。作為MISFET，採用具有摻雜到柵極的p-型雜質(硼)的p-溝道型MISFET。在曲線中，在右側的數據(沒有NH3)是本實施例的半導體器件的；在左側的數據(有NH3)是通過以下方法獲得的半導體器件將利用具有單矽烷、氨氣和氮氣的原料氣體、通過等離子CVD、在約550攝氏度的襯底溫度形成的氮化矽膜(在與氮化矽膜44相似的條件下形成的膜)應用到對應本發明的氮化矽膜17的膜。
如圖19中所示，當原料氣包含NH3時(在左側)，Vfb偏移達到1.4V；當原料氣中不含NH3時(在右側)，僅大約為0.45V。考慮通過雜質(硼)從柵極擴散而出現的Vfb偏移，表明在本實施例的半導體器件中有效地抑制了硼從柵極的擴散。
根據本實施例，由於氮化矽膜17、22是利用含有單矽烷氣體和氮氣(沒有氨氣)的原料氣、通過等離子CVD、在400攝氏度或更高的襯底溫度下形成的，因此可以抑制這些氮化矽膜17、22的脫落、阻止從這些膜中氫氣的釋放。結果，半導體器件可以保持高的性能和可靠性。
在用於氮化矽膜17的氮化矽膜(第一氮化矽膜)和用於氮化矽膜44的氮化矽膜(第二氮化矽膜)之間比較，表明在通過FT-IR方法測量的Si-H鍵合與Si-N鍵合的比率之間的差別。具體來說，在第一氮化矽膜的Si-H/Si-N鍵合比率R1與在第二氮化矽膜的Si-H/Si-N鍵合比率R2之間存在關係R1＜R2。由本發明人的FT-IR測量表明第一氮化矽膜的Si-H鍵合值是1×1021cm-3，Si-N鍵俁值10×1021cm-3，第二氮化矽膜的SiH鍵合值是11×1021cm-3，Si-N鍵合值是6×1021cm-3。因此推測從第二氮化矽膜釋放的氫氣主要源自Si-H鍵合。
(實施例2)接下來將以圖20至42的步驟順序描述根據本發明實施例2的DRAM(動態隨機存儲器)的製造方法。在每個描述襯底橫截面的附圖中，其中將形成DRAM的存儲單元的區域(存儲單元陣列)在左側說明，同時外圍電路區域在右側說明。
如圖20中所示，約350nm深的元件隔離溝槽102通過半導體襯底101中(以下將簡稱為「襯底」)照相平版印刷術和刻蝕來限定，此襯底是由比電阻約10Ωcm的p-型單晶矽形成。然後通過約850攝氏度到900攝氏度的溼氧化或約1000攝氏度的乾熱氧化將薄(約10nm厚)氧化矽膜106形成在元件隔離溝槽102的內壁上。氧化矽膜(以下將稱作「TEOS氧化膜」)以約400nm的厚度澱積，例如，通過利用臭氧(O3)和四乙氧基矽烷(TEOS)作為原料氣的等離子CVD，以用此膜嵌入元件隔離溝槽102。對此氧化矽膜進行CMP(化學機械拋光)以除去在除了元件隔離區102的區域以外的區域中的氧化矽膜，在元件隔離溝槽102內部留下氧化矽膜107，由此形成元件隔離區。
如圖21所示，在對襯底101離子注入p-型雜質(硼)和n-型雜質(磷)之後，這些雜質通過約1000攝氏度的熱處理擴散，由此p-型阱103和n-型阱105形成在襯底101的的存儲單元陣列中，p-型阱103和n-型阱104形成在襯底101的外圍電路區域中。襯底101的表面(p-型阱103和n-型阱104)用氫氟酸清洗液溼洗，接著通過約800攝氏度的熱氧化在p-型阱103和n-型阱104的每個表面上形成約6nm厚的清潔柵氧化膜108。
如圖22中所示，已經用磷(P)摻雜的約100nm厚的低電阻多晶矽膜109a通過CVD在柵氧化膜108上澱積，接著通過濺射法在其上澱積約5nm厚的WN膜109b和約50nm厚的W膜109c。在W膜上，約100nm厚的氧化矽膜110a通過CVD澱積。
為了減輕W膜109c的應力和WN膜109b的密度，在例如氮氣的惰性氣氛中以約800攝氏度熱處理。出於在此熱處理時保護W膜109c表面以及緩解氮化矽膜(110b)間界面應力的目的，在W膜109c上形成氧化矽膜110a，其中上述氮化矽膜(110b)是在隨後步驟中澱積在氧化矽膜110a上的。
如圖23所示，在氧化矽膜110a上澱積了約100nm厚的氮化矽膜110b之後，用光致抗蝕劑膜(未示出)幹蝕氮化矽膜110b，用掩膜將氮化矽膜110b留在將形成柵電極的區域中。
氮化矽膜110b以與實施例1的氮化矽膜17相似的條件形成。具體來說，是利用含有單矽烷和氮氣的原料氣、通過等離子CVD、以400攝氏度或更高的襯底溫度形成的。如下說述，在將被形成在存儲單元區中的連接孔的自對準加工時採用此氮化矽膜110b作為柵極的頂絕緣層。如果氫氣從這個頂絕緣膜釋放，將會出現如實施例1中所述的問題，例如由於剝離、柵極或源漏電阻的增加或波動、MISFET閾值電壓的波動而導致連接孔的加工失敗。在此例中，這些問題可以通過採用不易導致氫氣釋放的氮化矽膜而避免，例如氮化矽膜110b用作頂絕緣膜。
在除去光致抗蝕劑膜之後，用氮化矽膜110b作為掩膜幹蝕氧化矽膜110a、W膜109c、WN膜109b和多晶矽膜109a，由此，在每個存儲單元陣列和外圍電路區域中構成了由多晶矽膜109a、WN膜109b、W膜109c形成的柵極109。在柵極109上，形成具有氧化矽膜110a和氮化矽膜110b的頂絕緣膜110。形成在存儲單元陣列中的柵極10用作字線WL。在此例中，頂絕緣膜110包括氧化矽膜110a，但氧化矽膜110a不是必須的。頂絕緣膜110可以僅由氮化矽膜110b形成。
如圖25所示，通過在柵極109的兩側的p-型阱103中離子注入n-型雜質(磷或砷)，形成n-型半導體區111；通過將p-型雜質(硼)離子注入到n-型阱104中，形成p型半導體區112。
如圖26所示，約50m厚的氮化矽膜113澱積在襯底101上。用光致抗蝕劑膜(未示出)覆蓋存儲單元陣列中的襯底101的上部，各向異性刻蝕外圍電路區的氮化矽膜113，由此在外圍電路區中柵極109的側壁上形成側壁隔片113a。
與氮化矽膜110b相似的方式形成氮化矽膜113，利用含有單矽烷和氮氣的原料氣、通過等離子CVD、在約400攝氏度的襯底溫度。在存儲單元陣列區中，在將要形成在存儲單元陣列中的連接孔的自對準加工時，此氮化矽膜113與氮化矽膜110b一起採用。簡言之，在存儲單元陣列中用作柵極的側壁。如果氫氣從這種氮化矽膜113釋放，會出現與實施例1中所描述的同樣的問題，例如，由於剝離、柵極或源漏電阻的增加或波動、MISFET閾值電壓的波動而導致連接孔的加工失敗。但在此例中，這些問題可以通過利用氫氣釋放抑制氮化矽膜，例如氮化矽膜113來避免。
由氮化矽113形成的側壁隔片113a也由氮化矽膜形成，不允許氫氣輕易的釋放。因此，在外圍電路區中具有同樣的效果。
通過在外圍電路區域將n-型雜質(磷或砷)離子注入到p-型阱103，形成n+型半導體區114(源，漏)；通過將p-型雜質(硼)離子注入到n-型阱104，形成p+型半導體區(源，漏)。通過到此為止所描述的步驟，在外圍電路區域中形成n溝道型MISFETQn和p溝道型MISFETQp，每個都裝配有源和具有LDD(輕微摻雜漏)結構的漏。
如圖27中所示，氧化矽膜116在柵極109上形成，接著進行氧化矽膜116的化學機械拋光以平整其表面。
如圖28中所示，用光致抗蝕劑(未示出)膜作為掩膜，幹蝕存儲單元陣列的氧化矽膜116，接著幹蝕氧化矽膜116下面的氮化矽膜13，由此在n-型半導體區111的上面形成接觸孔118、119。
在使得氧化矽(氧化矽膜116)的刻蝕速率大於氮化矽膜的刻蝕速率的條件下刻蝕氧化矽膜116，這樣可以避免氮化矽膜113的完全去除。另一方面，在使得氮化矽膜的刻蝕速率大於矽(襯底)或氧化矽的刻蝕速率以防止襯底101或氧化矽膜107的深刻蝕的條件下刻蝕氮化矽膜113。另外，在允許氮化矽膜113的各向異性刻蝕的條件下刻蝕氮化矽膜113，由此將氮化矽膜113留在柵極109(字線WL)的每個側壁上。這可以以與柵極109(字線WL)自對準的方式形成具有微小直徑的接觸孔118、119。
如圖30所示，n-型雜質(磷或砷)經過接觸孔118、119離子注入到存儲單元陣列的p-型阱103(n-型半導體區111)，由此形成n+型半導體區117(源、漏)。通過到此所述步驟，在存儲單元陣列中形成了由n溝道型構成的存儲選擇MISFETQs。
如圖31所示，栓塞120形成在接觸孔118、119的內部。這些柵塞120通過以下方法形成用含氫氟酸的清洗液溼洗接觸孔118、119的內部，通過CVD在包括接觸孔118、119內部的氧化矽膜116上澱積具有n型雜質(例如磷(P)摻雜其中)的低電阻多晶矽膜，背蝕(或通過CMP拋光)多晶矽膜以使其僅留在接觸孔118、119的內部。
如圖32所示，通過CVD在氧化矽膜116上澱積約20nm厚的氧化矽膜121之後，用光致抗蝕劑膜(未示出)作為掩膜，幹蝕在外圍電路區域中的氧化矽膜121和底層氧化矽膜116，由此在n溝道型MISFETQn的源和漏(n+型半導體區114)以及p溝道型MISFETQp的源和漏(p+型半導體區115)的上面分別形成接觸孔122和接觸孔123。同時在柵極109(或在n溝道型MISFETQn的未說明區域中的柵極109)上形成接觸孔124，在存儲單元陣列的接觸孔118上形成通孔125。
如圖33所示，在n溝道型MISFETQn的源和漏(n+型半導體區114)、p溝道型MISFETQp的源和漏(p+型半導體區115)的每個表面上形成矽化物膜126之後，在接觸孔122、123、124和通孔125的內部形成接觸孔118內部的栓塞120、栓塞127。
例如，上述矽化物膜126通過以下方法形成通過濺射法在包括接觸孔122、123、124和通孔125內部的氧化矽膜121上澱積約30nm厚的Ti膜和約20nm厚的TiN膜，在約650℃熱處理襯底101。例如，通過以下方法形成栓塞127通過CVD在包括接觸孔122、123、124和通孔125內部的TiN膜上澱積約50nm的TiN膜和約300nm厚的W膜，通過CMP將在氧化矽膜121上的W膜、TiN膜、Ti膜拋光以便只在接觸孔122、123、124和通孔125內部留下這些膜。
在源.漏(n+型半導體區114，p+型半導體區115)和形成在其上的栓塞127之間的界面上，矽化物膜126(由矽化鈦製成)的形成可以減少在源。漏(n+型半導體區114，p+型半導體區115)和栓塞127之間的接觸電阻，使得構成外圍電路的MISFET(n溝道型MISFETQn，p溝道型MISFETQp)的工作速度得以善。
如圖34所示，在存儲單元陣列的氧化矽膜121上形成位線BL，同時在外圍電路區域中的氧化矽膜121上形成第一層互連130到133。例如，可以通過濺射法在氧化矽膜121上澱積約100nm厚的W膜、然後用光致抗蝕劑膜作為掩膜幹蝕這些W膜的方法形成位線BL和第一層互連130至133。此時，已經整平過放置在位線BL和互連130至133下面的氧化矽膜116，這樣便於位線BL和互連130至133以高尺寸精度布圖。
如圖35所示，約300nm厚的氧化矽膜134形成在位線BL和第一層互連130至133上。此氧化矽膜134是以上述氧化矽膜116相似的方式形成。
如圖36所示，通過CVD法在氧化矽膜134上澱積約200nm厚的多晶矽膜135之後，用光致抗蝕劑膜作為掩膜幹蝕存儲單元陣列的多晶矽膜135，由此在接觸孔119上的多晶矽膜135中形成溝槽136。
如圖37所示，側壁隔片137在溝槽136的側壁上形成，接著用這些側壁隔片137和多晶矽膜135作為掩膜幹蝕氧化矽膜134和底層氧化矽膜121，以形成接觸孔119上的通孔138。在溝槽136的側壁上的側壁隔片137通過下述方法形成在包括溝槽136內部的多晶矽膜135上澱積多晶矽膜，然後通過各向異性刻蝕留下在溝槽136側壁上的多晶矽膜。
通過在具有側壁隔片137(在其側壁上形成)的溝槽13的6底部形成通孔138，通孔138的直徑小於底層接觸孔119的直徑。這可以確保位線BL和通孔138的對準容限，即使減少存儲單元尺寸，由此防止了嵌入通孔138內部的栓塞139和位線BL之間的短路。
通過幹蝕除掉多晶矽膜135和側壁隔片137後，如圖38所示，在通孔138的內部形成栓塞139。此栓塞139通過下述方式形成通過CVD在包括通孔138內部的氧化矽膜上澱積具有n型雜質(磷)摻雜的低電阻多晶矽膜，然後通過背蝕只在通孔138內部留下此多晶矽膜。
如圖39所示，由CVD在氧化矽膜134上澱積約100nm厚的氮化矽膜140，接著通過CVD在氮化矽膜140上澱積氧化矽膜141。用光致抗蝕劑膜(未示出)作為掩膜，幹蝕存儲單元陣列中的氧化矽膜141，然後幹蝕位於氧化矽膜141下的氮化矽膜140，由此在通孔138上形成溝槽142。沿著此溝槽142的內壁形成信息存儲電容器的下層電極，因此為了擴大下層電極的表面積，形成溝槽142的氧化矽膜141必須澱積到一定的厚度(例如，約1.3μm)，由此增加了電荷累積量。
作為氮化矽膜140，作為選擇，可以採用含有單矽烷和氮氣的原料氣體、通過等離子CVD、在400攝氏度或更高的襯底溫度形成氮化矽膜。
如圖40所示，在包括溝槽142內部的氧化矽膜141上，澱積具有n型雜質(磷)摻雜其中的、具有約50nm厚的非晶矽膜143a之後，通過背蝕氧化矽膜141上的非晶矽膜143a，非晶矽膜143a沿著溝槽142的側壁保留。然後用氫氟酸清洗液溼洗留在溝槽142內部的非晶矽膜143a的表面。然後在真空下，將單矽烷(SiH4)供給非晶矽膜143a的表面，接著通過襯底101的熱處理將非晶矽膜143a轉換成多晶矽膜，與此同時，允許矽粒在表面上生長。通過這種處理，具有粗糙表面的多晶矽膜143沿著溝槽142的內壁形成。多晶矽膜143用作數據存儲電容器的下層電極。
如圖41所示，約15nm厚的氧化鉭(Ta2O5)膜通過CVD在包括溝槽142內部的氧化矽膜141上澱積，接著在氧氣中以800攝氏度熱處理3分鐘以使氧化鉭膜144結晶化，同時將氧氣供給膜以修正缺陷。氧化鉭膜144用作數據存儲電容器的電容器絕緣膜。在通過結合CVD和濺射法在包括溝槽142內部的氧化鉭膜144上澱積了約150nm厚的TiN膜145之後，用光致抗蝕劑膜(未示出)作掩膜幹蝕TiN膜145和氧化鉭膜144，由此形成了數據存儲電容器C，此數據電容器C是由TiN膜145製成的上層電極、氧化鉭膜144製成的電容器絕緣膜、多晶矽膜143製成的下層電極形成的。通過已經描述的步驟，完成了由存貯單元選擇MISFETQs和與之串聯的數據存貯電容器C形成的DRAM的存儲單元。
數據存儲電容器C的電容器絕緣膜可以由這樣的膜構成，此膜主要以高介電物質或鐵電物質構成，此鐵電物質具有鈣鈦礦或複合鈣鈦礦晶體結構，例如PZT、PLT、PLZT、PbTiO3、SrTiO3、BaTiO3、BST、SBT或Ta2O5。
如圖42所示，在數據存儲電容器C之上，通過下述方法形成第二布線層。
首先，通過CVD在數據存貯電容器C上澱積約100nm厚的氧化矽膜150。用光致抗蝕劑膜(未示出)作掩膜、在外圍電路區的第一層互連130、133上，通過幹蝕氧化矽膜150、141、氮化矽膜140和氧化矽膜134形成通孔151、152之後，在通孔151、152上形成栓塞153。例如，這些栓塞153可以通過以下方法形成通過濺射法在氧化矽膜150上澱積約100nm厚的TiN膜，通過CVD在其上澱積約500nm厚的W膜，然後背刻蝕這些膜以使它們僅留在每個通孔151、152的內部。接著，在氧化矽膜150上形成互連層154至156，例如，通過濺射法在氧化矽膜150上澱積約50nm厚的TiN膜、約500nm厚的Al(鋁)合金膜、約50nm厚的Ti膜；然後用光致抗蝕膜(未示出)作為掩膜幹蝕這些膜。
然後依次澱積覆蓋互連154至156的層間絕緣膜、第三層互連、由氧化矽膜形成的鈍化膜、氮化矽膜(但省略了對其的說明)。通過上面描述的這些步驟，本實施例的DRAM基本上完成了。
本實施例的鈍化膜與實施例1的相似。具體來說，利用含有甲矽烷、氨氣和氮氣的原料氣、通過等離子CVD、以約350攝氏度的襯底溫度形成氮化矽膜，該氮化矽膜用作鈍化膜。
本實施例內部引線構成與實施例1的相似，因此省略了對其的圖示和說明。
根據此例，利用含有單矽烷、氮氣(無氨)的原料氣、通過CVD、在400攝氏度或更高的襯底溫度下形成氮化矽膜，此氮化矽膜用作氮化矽膜110b以作為頂絕緣膜和氮化矽膜113(側壁隔片113a)，這樣可以阻止氮化矽膜的脫落，阻止從氮化矽膜釋放氫氣。結果，可以保持DRAM的高性能和高穩定性。
在此例中，顯示了利用多晶矽膜作為DRAM的電容器的下層電極的例子。選擇性地，鉑(Pt)、釕(Ru)或銥(Ir)或其氧化物可以用作下層電極。在此作為例子的電容器的下層電極具有形成在溝槽中的柱狀結構，但也可以採用採用簡單的疊層型。
在實施例2的DRAM中，可以將外圍電路區域中的MISFET形成為如實施例1所示的雙柵結構。具體來說，p-型多晶矽膜和n-型多晶矽膜可以用於分別構成p溝道型MISFET的柵電極和n溝道型MISFET的電極。
本發明可以應用到系統LSI，該系統LSI具有形成在相同襯底上的實施例1的MISFET和實施例2的DRAM。
由本發明人實現的本發明已經根據本發明的實施例進行了詳細的描述。但值得注意的是本發明並不限於這些實施例。不必說，本發明可以在不背離本發明範圍的程度進行修改。
例如，在實施例1和2中，以單矽烷為例，作為用於氮化矽膜的矽型原料氣體，但也可以採用二氯矽烷(SiClH2)或二矽烷(Si2H6)。
工業上的適用性如上所述，當將本發明提供到半導體器件性能和可靠性的改善時，根據本發明的半導體器件和製造方法是有效的，因此具有工業適用性。
權利要求
1.一種半導體器件的製造方法，包括(a)在半導體襯底中有選擇地形成第一絕緣膜；(b)在半導體襯底的表面上，形成通過第二絕緣膜的第一導體件；(c)在半導體襯底中不存在第一絕緣膜和第一導體件的區中形成半導體層；(d)形成第三絕緣膜，以覆蓋第一導體件、半導體層和第一絕緣膜；(e)在第三絕緣膜上形成第四絕緣膜；(f)在第四和第三絕緣膜中形成第一開口；(g)在第一開口中形成第二導體件和(h)在第四絕緣膜上形成第五絕緣膜，其中第三和第五絕緣膜是通過等離子CVD形成的氮化矽膜，第三絕緣膜在高於第五絕緣膜的溫度下形成。
2.根據權利要求1的半導體器件的製造方法，其中第一和第四絕緣膜是氧化矽膜，形成第一開口的步驟包括在允許第四絕緣膜比第三絕緣膜的蝕刻量大的條件下蝕刻第四絕緣膜；在允許第三絕緣膜比第一絕緣膜的蝕刻量大的條件下蝕刻第三絕緣膜。
3.根據權利要求1的半導體器件的製造方法，其中利用含氨的反應氣體形成第五絕緣膜，而利用不含氨的反應氣體形成第三絕緣膜。
4.根據權利要求1的半導體器件的製造方法，在步驟(c)和(d)之間還包括在半導體層的表面上形成矽化物層的步驟。
5.根據權利要求4的半導體器件的製造方法，其中第二導體件包含第一導體層和第二導體層，第一導體層比第二導體層薄，並且位於第二導體層的下面。
6.根據權利要求1的半導體器件的製造方法，在步驟(g)和(h)之間還包括步驟(i)形成第三導體件；(j)在形成在第五絕緣膜中的第二開口中連接，以露出第三導電件的部分，第三導體件具有外連接導體件。
7.根據權利要求1的半導體器件的製造方法，其中第一導體件由含硼的矽層形成。
8.根據權利要求1的半導體器件的製造方法，其中導體件由三個導體層製成，即由矽製成的第一導體層、第二導體層和由難熔金屬製成的第三導體層。
9.一種半導體器件的製造方法，包括(a)在半導體襯底中有選擇地形成第一絕緣膜；(b)在半導體襯底的表面上，形成通過第二絕緣膜的第一導體件；(c)在半導體襯底中不存在第一絕緣膜和第一導體件的區中形成半導體層；(d)形成第三絕緣膜，以覆蓋第一導體件、半導體層和第一絕緣膜；(e)在第三絕緣膜上形成第四絕緣膜；(f)在第四和第三絕緣膜中形成第一開口；(g)在第一開口中形成第二導體件；和(h)在第四絕緣膜上形成第五絕緣膜，其中第三和第五絕緣膜是通過等離子CVD形成的氮化矽膜，第三絕緣膜具有比第五絕緣膜小的氫含量。
10.一種半導體器件的製造方法，包括(a)在半導體襯底的表面上形成第一絕緣膜；(b)在第一絕緣膜上形成第二絕緣膜；(c)在第二和第一絕緣膜中形成開口；(d)在開口中形成導體層；和(e)在導體層上形成第三絕緣膜，其中第一和第三絕緣膜是通過等離子CVD形成的氮化矽膜，第一絕緣膜是在比第三絕緣膜的溫度高的溫度下形成的。
11.一種半導體器件的製造方法，包括(a)在半導體襯底的表面上形成第一絕緣膜；(b)在第一絕緣膜上形成第二絕緣膜；(c)在第二和第一絕緣膜中形成開口；(d)在開口中形成導體層；和(e)在導體層上形成第三絕緣膜，其中第一和第三絕緣膜是通過等離子CVD形成的氮化矽膜，第一絕緣膜具有比第三絕緣膜小的氫含量。
12.一種半導體器件的製造方法，包括(a)在半導體襯底中有選擇地形成第一絕緣膜；(b)在半導體襯底中不存在第一絕緣膜的區中形成半導體層；(c)在半導體層的表面上形成難熔金屬矽化物層；(d)形成第二絕緣膜，以覆蓋難熔金屬矽化物層和第一絕緣膜；(e)在第二絕緣膜上形成第三絕緣膜；(f)在第三和第二絕緣膜中形成開口；和(g)在開口中形成導體件，其中第二絕緣膜是在400度或更高的溫度下通過等離子CVD形成的氮化矽膜。
13.根據權利要求12的半導體器件的製造方法，其中利用具有單矽烷和氮但不含有氨的反應氣體來形成第二絕緣膜。
14.根據權利要求12的半導體器件的製造方法，其中第三絕緣膜是氧化矽膜，形成所述開口的步驟包括在允許第三絕緣膜比第二絕緣膜的蝕刻量大的條件下蝕刻第三絕緣膜；在允許第二絕緣膜比第一絕緣膜的蝕刻量大的條件下蝕刻第二絕緣膜。
15.根據權利要求12的半導體器件的製造方法，其中矽化物層的形成步驟還包括(h)在半導體層和第一絕緣膜上澱積難熔金屬膜；(i)熱處理半導體襯底，從而在半導體層的表面上形成矽化物層；和(j)除去第一絕緣膜上的難熔金屬膜；
16.根據權利要求12的半導體器件的製造方法，其中導體件包含第一導體層和第二導體層，第一導體層比第二導體層薄，並位於第二導體層的下面。
17.根據權利要求16的半導體器件的製造方法，其中第一導體層是氮化鈦層，而第二導體層是鎢層。
18.一種半導體器件的製造方法，包括(a)在半導體襯底中有選擇地形成第一絕緣膜；(b)在半導體襯底的表面上，形成通過第二絕緣膜的第一導體件；(c)在半導體襯底中不存在第一絕緣膜和第一導體件的區中形成半導體層；(d)形成第三絕緣膜，以覆蓋第一導體件、半導體層和第一絕緣膜；(e)在第三絕緣膜上形成第四絕緣膜，其中第一導體件是含硼的矽膜，第三絕緣膜是在400度或更高的溫度下，通過等離子CVD形成的氮化矽膜。
19.根據權利要求18的半導體器件的製造方法，其中利用具有單矽烷和氮但不含有氨的反應氣體來形成第三絕緣膜。
20.一種半導體器件的製造方法，包括(a)在半導體襯底上形成第一絕緣膜；(b)在第一絕緣膜上形成第二絕緣膜；(c)在第二和第一絕緣膜中形成開口；(d)在開口中形成導體層，其中第一絕緣膜是在400度或更高的溫度下，通過等離子CVD形成的氮化矽膜。
21.根據權利要求20的半導體器件的製造方法，其中第二絕緣膜是氧化矽膜。
22.根據權利要求20的半導體器件的製造方法，其中形成導體的步驟包括形成作為下層的第一導體層和作為上層的第二導體層，第二導體層由銅製成。第一導體層起防止銅擴散的作用。
23.一種半導體器件的製造方法，包括(a)通過第一絕緣膜，在半導體襯底上澱積第一導體層、第二導體層、第三導體層以及第二絕緣膜，其中第一導體層由矽製成，第三導體層由難熔金屬製成；(b)將第二絕緣膜以及第三、第二和第一導體層加工成預定圖形；和(c)在第二絕緣膜上形成第三絕緣膜，其中第二絕緣膜是在400度或更高的溫度下，通過等離子CVD形成的氮化矽膜。
24.根據權利要求23的半導體器件的製造方法，其中第三絕緣膜是在400度或更高的溫度下，通過等離子CVD形成的氮化矽膜。
25.一種半導體器件，包括(a)半導體襯底；(b)有選擇地形成在半導體襯底上的第一絕緣膜；(c)通過第二絕緣膜，形成在半導體襯底表面上的第一導體件；(d)在半導體襯底中，設置在第一絕緣膜和第一導體件之間的半導體層；(e)形成在第一導體件、第一絕緣膜和半導體層上的第三絕緣膜；(f)形成在第三絕緣膜上的第四絕緣膜；(g)形成在開口中的第二導體件，所述開口限定在第三和第四絕緣膜中；和(h)形成在第二導體件上的第五絕緣膜，其中第三和第五絕緣膜是通過等離子CVD形成的氮化矽膜，第三絕緣膜的氫含量比第五絕緣膜小。
26.根據權利要求25的半導體器件，其中第二導體件包含第一導體層和第二導體層，第一導體層比第二導體層薄，並且位於第二導體層的下面。
27.根據權利要求26的半導體器件，其中第一導體件是氮化鈦層，第二導體層是鎢層。
28.根據權利要求25的半導體器件，其中難熔金屬矽化物層形成在半導體層的表面上。
29.根據權利要求25的半導體器件，其中第一導體件由含硼的矽層形成。
30.一種半導體器件，包括(a)半導體襯底；(b)通過第一絕緣膜，形成在半導體襯底上的第一導體件；(c)形成在第一導體件上的第二絕緣膜；和(d)形成在第二絕緣膜上的第三絕膜，其中第二和第三絕緣膜是通過是通過等離子CVD形成的氮化矽膜，第二絕緣膜具有比第三絕緣膜更小的氫含量。
31.根據權利要求30的半導體器件，還包括(e)在半導體襯底的表面上，設置在第一導體件的相對端部上的第一和第二導體區，其中第一導體件起電晶體的柵的作用，第一和第二半導體區分別起電晶體的源和漏的作用，在從源向漏的方向上，第二絕緣膜具有與第一導體件基本上相等的寬度。
32.根據權利要求30的半導體器件，還包括(e)形成在第二絕緣膜上的第二導體件；和(f)與第二導體件連接的外連接導體件，其中第三絕緣膜具有開口，在該開口中，外連接導體件與第二導體件連接。
33.一種半導體器件，包括(a)半導體襯底；(b)通過第一絕緣膜，形成在半導體襯底上的第一導體件，並具有側壁；(c)形成在第一導體件側壁上的第二絕緣膜；和(d)形成在第一導體膜上的第三絕緣膜，其中第二和第三絕緣膜是通過是通過等離子CVD形成的氮化矽膜，第二絕緣膜具有比第三絕緣膜更小的氫含量。
34.根據權利要求33的半導體器件，還包括(e)形成在第二絕緣膜上的第二導體件；和(f)與第二導體件連接的外連接導體件，其中第三絕緣膜具有開口，在該開口中，外連接導體件與第二導體件連接。
35.一種半導體器件，包括(a)半導體襯底；(b)半導體襯底上的第一絕緣膜；(c)第一絕緣膜上的第二絕緣膜；(d)形成在第一開口中的第一導體件，所述第一開口限定在第一和第二絕緣膜中；(e)第一導體件上的第三絕緣膜；(f)第三絕緣膜上的第二導體件，和(g)第二導體件上的第四絕緣膜，其中第一和第四絕緣膜是通過等離子CVD形成的氮化矽膜，第一絕緣膜具有比第四絕緣膜更小的氫含量。
36.根據權利要求35的半導體器件，還包括(h)與第二導體件連接的外連接導體件，其中第四絕緣膜具有第二開口，在該第二開口中，外連接導體件已經與第二導體件連接。
37.根據權利要求36的半導體器件，其中第二絕緣膜是氧化矽膜。
38.根據權利要求12的半導體器件的製造方法，在步驟(a)和(b)之間，還包括形成由矽材料製成的第一導體件的步驟，其中在步驟(c)中，在第一導體件的表面上形成高熔點金屬矽化物層。
39.根據權利要求25的半導體器件，其中第一導體件由矽材料製成，在第一導體件的表面上已經形成了難熔金屬矽化物層。
40.一種半導體器件的製造方法，包括形成用於自對準第一氮化矽膜和形成用於鈍化的第二氮化矽膜，其中利用包含矽烷和氮的原材料氣體，通過等離子CVD形成第一氮化矽膜，利用包含矽烷、氨和氮的原材料氣體，通過等離子CVD形成第二氮化矽膜。
41.根據權利要求40的半導體器件的製造方法，其中在比第二氮化矽膜的溫度高的溫度下形成第一氮化矽膜。
42.根據權利要求40的半導體器件的製造方法，其中在400度或更高的溫度下形成第一氮化矽膜。
43.一種半導體器件，包括用於自對準的第一氮化矽膜和用於鈍化的第二氮化矽膜，其中在根據對第一氮化矽膜的FT-IR分析得到的Si-H/Si-N鍵合比R1和根據對第二氮化矽膜的FT-IR分析得到的Si-H/Si-N鍵合比R2之間，有R1＜R2的關係。
44.根據權利要求43的半導體器件，其中通過FT-IR分析，第一氮化矽膜的Si-H鍵數是2×1021cm-3或更小。
全文摘要
本發明的目的是提供一種高性能和高可靠性的半導體器件。用於自對準的氮化矽膜17,形成此膜以覆蓋MISFET的柵極,以下述方式形成:利用含有單矽烷和氮氣的原料氣、通過等離子CVD、在400攝氏度或更高的襯底溫度下形成。構成鈍化膜的氮化矽膜44是利用含有單矽烷、氨氣和氮氣的原料氣、通過等離子CVD、在約350攝氏度的襯底溫度下形成的。包含在氮化矽膜17中的氫氣含量小於在氮化矽膜44中的含量,可以抑制從氮化矽膜17釋放氫氣。
文檔編號H01L21/318GK1338114SQ99816381
公開日2002年2月27日 申請日期1999年7月8日 優先權日1999年7月8日
發明者藤原剛, 一瀨勝彥, 大橋直史, 牛山雅弘, 齊藤哲夫 申請人:株式會社日立製作所, 日立東京電子株式會社