基於cpld的fpga加載系統的製作方法
2023-10-11 03:19:54 1
基於cpld的fpga加載系統的製作方法
【專利摘要】本發明提供一種基於CPLD的FPGA加載系統，包括：存儲器、中央處理器CPU、複雜可編程邏輯器件CPLD、現場可編程門陣列FPGA和晶體振蕩器；所述存儲器，用於存儲待加載數據；所述CPU，與所述存儲器連接，用於將所述存儲器中存儲的數據輸出；所述CPLD，與所述CPU和所述晶體振蕩器分別連接，用於根據所述晶體振蕩器輸出的時鐘信號將從所述CPU接收的數據發送給所述FPGA。本發明提供的系統，利用CPLD作為加載橋梁，CPU將外部存儲器中存儲的數據發送給CPLD後，CPLD根據外接的高速時鐘信號，將收到的數據加載至FPGA中，系統結構簡單，顯著減少了FPGA的加載時間，提高了加載速度。
【專利說明】基於CPLD的FPGA加載系統
【技術領域】
[0001]本發明涉及電子【技術領域】，尤其涉及一種基於CPLD的FPGA加載系統。
【背景技術】
[0002]現場可編程門陣列(Field Programmable Gata Array,簡稱FPGA)由於其易編程、可升級的特性，被廣泛應用於電子設備中。由於電子設備的開發是一個長期且不斷演進的過程，期間必然會需要對使用的FPGA進行多次加載。
[0003]通常，FPGA是基於靜態隨機存儲器(Static Random Access Memory) SRAM編程的，編程信息在系統掉電時會丟失，每次上電時，都需要CPU先啟動，然後通過CPU通過通用輸入輸出(General Purpose Input/Output,簡稱GP10)模擬時序的方式,將CPU外掛存儲器中的編程數據重新加載到FPGA中。
[0004]但是，上述FPGA加載方法中，CPU產生的加載時鐘只是千赫茲(kHz)級別，FPGA的加載速度緩慢、效率較低。
【發明內容】
[0005]本發明提供一種基於複雜可編程邏輯器件Complex Programmable LogicDevice，簡稱CPLD)的FPGA加載系統，用於解決現有技術中，FPGA加載速度緩慢，效率較低的問題。
[0006]本發明提供一種基於CPLD的FPGA加載系統，包括:存儲器、中央處理機(CentralProcessing Unit,簡稱 CPU)、CPLD、FPGA 和晶體振蕩器；
[0007]所述存儲器，用於存儲待加載數據；
[0008]所述CPU，與所述存儲器連接，用於將所述存儲器中存儲的數據輸出；
[0009]所述CPLD，與所述CPU和所述晶體振蕩器分別連接，用於根據所述晶體振蕩器輸出的時鐘信號將從所述CPU接收的數據發送給所述FPGA。
[0010]本發明提供的基於CPLD的FPGA加載系統，利用CPLD作為加載橋梁，CPU將外部存儲器中存儲的數據發送給CPLD後，CPLD根據外接的高速時鐘信號，將收到的數據加載至FPGA中，系統結構簡單，顯著減少了 FPGA的加載時間，提高了加載速度。
【專利附圖】
【附圖說明】
[0011]圖1為本發明提供的一種基於CPLD的FPGA加載系統實施例一的結構不意圖；
[0012]圖2為本發明提供的一種基於CPLD的FPGA加載系統實施例二的結構示意圖；
[0013]圖3為本發明提供的FPGA數據寄存器內的數據轉換與時鐘信號的時序圖；
[0014]圖4為本發明提供的一種基於CPLD的FPGA加載系統實施例三的結構不意圖。
【具體實施方式】
[0015]圖1為本發明提供的一種基於CPLD的FPGA加載系統實施例一的結構不意圖。如圖1所示，該系統包括:存儲器100、CPU110、CPLD120、FPGA130和晶體振蕩器140。
[0016]其中，存儲器100用於存儲待加載數據；CPU110與存儲器100連接，用於將存儲器100中存儲的數據輸出；CPLD120與CPUllO和晶體振蕩器140分別連接，用於根據晶體振蕩器140輸出的時鐘信號將從CPUllO接收的數據發送給FPGA130。
[0017]具體的，CPLD通常以電可編程序只讀存儲器(Electrically ProgrammableRead-Only-Memory，簡稱EPROM)或快閃記憶體(FLASH)存儲器的編程方式，編程次數可達I萬次以上，該編程方式的優點是系統斷電後編程信息不會丟失，所以CPLD啟動速度非常快，基本上上電就可以工作。且CPLD可以利用外部晶振產生的高速時鐘作為加載參考時鐘，其控制簡單、擴展方便，故本發明用CPLD作為加載橋梁，在CPU和FPGA間建立快速加載的通道。
[0018]其中，晶體振蕩器的頻率可根據FPGA的實際加載可接受頻率設置，比如為33兆赫茲(MHZ)或66MHZ等等，存儲器可以為只讀存儲器(Read Only Memory，簡稱ROM)，還可以為EPROM或FLASH等，本實施對此不做限定。進一步地，在對FPGA進行在線升級時，為了儘量縮短CPU與CPLD間數據傳輸的時間，CPU與CPLD可以通過本地總線(Local Bus)連接，常用的CPU Local Bus參考時鐘為66MHz，加載10兆比特(MB)的數據需要約200ns,時間非常短，可忽略。
[0019]本實施例提供的基於CPLD的FPGA加載系統，利用CPLD作為加載橋梁，CPU將外部存儲器中存儲的數據發送給CPLD後，CPLD根據外接的高速時鐘信號，將收到的數據加載至FPGA中，該系統實現結構簡單，顯著減少了 FPGA的加載時間，提高了加載速度。
[0020]圖2為本發明提供的基於CPLD的FPGA加載系統實施例二的結構示意圖。如圖2所示，上述CPLD120包括FPGA數據寄存器121和控制邏輯寄存器122。
[0021]其中，FPGA數據寄存器121用於存儲FPGA的待加載數據；控制邏輯寄存器122用於存儲控制信號的狀態，控制信號的狀態包括信號有效或無效。
[0022]進一步地，控制信號包括:允許加載信號、清除數據信號、時鐘信號及加載完成信號。
[0023]具體的，上述各控制信號可以是CPU向CPLD發送FPGA的待加載數據時，同時傳送給CPLD的，也可以提前加載至CPLD中。其中，允許加載信號，是指允許加載被選中的FPGA，只有該信號有效時，才可將CPLD中的FPGA數據寄存器中的數據加載至FPGA中；清除數據信號，是指清除選中的FPGA中的數據，對FPGA進行在線升級時，可通過控制該信號，先控制FPGA清除現有的程序後再進入待加載狀態；時鐘信號，CPLD根據該加載時鐘信號向FPGA發送待加載數據；加載完成信號，用於指示FPGA已加載完成，該信號可以是由FPGA返回給CPLD 的。
[0024]舉例來說，CPU通過CPLD對FPGA進行在線升級時，CPU加載軟體向CPLD發送加載開始命令，CPLD收到CPU發送的加載開始命令後，控制允許加載信號有效，在CPLD每收到一個8位寬的數據後，晶體振蕩器隨即會產生一個帶缺口的加載時鐘信號，與此同時，CPLD中的FPGA數據寄存器內的並行模式數據會由該時鐘信號轉換成串行模式數據。圖3所示為本發明提供的FPGA數據寄存器內的數據轉換與時鐘信號的時序圖。其中，3a為FPGA數據寄存器被寫入數據的時序，3b為進行並串轉換後的數據時序，3c為時鐘信號時序。
[0025]由圖3可知，並串轉換後的數據時序與時鐘信號時序同步，且需滿足FPGA的加載時序要求，比如FPGA加載最大可接受的頻率為33MHz，則該串轉換後的數據與時鐘信號的頻率即可設為33MHz。需要注意的是，為防止引起數據阻塞，CPU每次寫一次FPGA寄存器動作後的空閒周期要滿足一次並串轉換的時鐘周期，而在該時鐘周期上升沿結束前CPU不能向FPGA寄存器進行新的寫操作。舉例來說，可以在CPU每寫一次8比特(b)的數據後，在下一周期將Local Bus的標準位進行取反操作，CPLD通過檢測該標誌位的沿(上升沿或下降沿)，當CPLD檢測到該沿後，即可認為CPU已經完成了數據寫入，則CPLD可產生加載時鐘，並根據該加載時鐘信號將FPGA數據寄存器內的數據發送給FPGA。
[0026]圖4為本發明提供的一種基於CPLD的FPGA加載系統實施例三的結構不意圖。如圖4所示,在圖1所示的基礎上，該系統還包括聯合測試行動組(Joint Test ActionGroup,簡稱 JTAG) 400，JTAG 與 CPU 和 CPLD 連接。
[0027]進一步地，CPU具體用於將存儲器存儲的CPLD的待加載數據經過JTAG發送給CPLD。
[0028]具體的，由於CPU、CPLD等均含有JTAG晶片，所以CPU可通過JTAG方式對CPLD進行數據串行加載，提高對CPLD加載數據的速度。
[0029]JTAG通常包括測試數據輸入(Test Data Input，簡稱TDI)引腳、測試數據輸出(Test Data output,簡稱TD0)引腳、測試時鐘輸入(Test Clock,簡稱TCK)引腳、測試模式(Test Mode Select,簡稱TMS)引腳及復位(Reset,簡稱RST)引腳等。本實施例中，CPU向CPLD寫入數據時，為防止有不穩定信號幹擾JTAG的各引腳，可在JTAG的TD1、TMS及RET引腳處各接一上拉電阻，來使各引腳的信號狀態穩定，另外，為濾去時鐘信號中的毛刺，防止時鐘信號完整性不佳，且使上電時時鐘信號穩定，可在TCK引腳接一到地的電容和電阻。其中，各上拉電阻的值可根據實際需要選擇，比如都為4.7千歐姆，TCK引腳處的下拉電阻可以為I千歐姆，濾波電容可以為15皮法拉等。
[0030]另外，為保證信號的完整性，JTAG儘量離CPU的1/0近一些。且可在CPU到JTAG的各引腳的源端串入一電阻，用於保證CPU輸出信號的阻抗匹配。進一步地，在CPLD輸入到FPGA的各控制信號的迴路上，也可以根據上述方式串入對應的電阻，來保證阻抗匹配。
[0031]本實施例提供的基於CPLD的FPGA加載系統，CPU利用JTAG將CPLD的待加載數據發送給CPLD，利用Local Bus總線將FPGA的待加載數據發送給CPLD內的FPGA數據寄存器，CPLD在外部時鐘信號的控制下將FPGA的待加載數據發送給FPGA，實現結構簡單，可同時實現CPLD和FPGA的在線升級，顯著提高了 FPGA的加載速度。
[0032]在本申請所提供的幾個實施例中，應該理解到，所描述的系統，可以通過其它的方式實現。例如，以上所描述的裝置實施例僅是示意性的，所述功能模塊的劃分，僅為一種邏輯功能劃分，實際實現時可以有另外的劃分方式，例如多個模塊可以結合或者可以集成到另一個系統，或一些特徵可以忽略，或不執行。
[0033]本領域普通技術人員可以理解:實現上述方法實施例的全部或部分步驟可以通過程序指令相關的硬體來完成，前述的程序可以存儲於一計算機可讀取存儲介質中，該程序在執行時，執行包括上述方法實施例的步驟；而前述的存儲介質包括:R0M、RAM、磁碟或者光碟等各種可以存儲程序代碼的介質。
[0034]最後應說明的是:以上實施例僅用以說明本發明的技術方案，而非對其限制；儘管參照前述實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解:其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特徵進行等同替換.，而這些修改或者替換,並不使相應技術方案的本質脫離本發明各實施例技術方案的精神和範圍。
【權利要求】
1.一種基於CPLD的FPGA加載系統，其特徵在於，包括:存儲器、中央處理器CPU、複雜可編程邏輯器件CPLD、現場可編程門陣列FPGA和晶體振蕩器； 所述存儲器，用於存儲待加載數據； 所述CPU，與所述存儲器連接，用於將所述存儲器中存儲的數據輸出； 所述CPLD，與所述CPU和所述晶體振蕩器分別連接，用於根據所述晶體振蕩器輸出的時鐘信號將從所述CPU接收的數據發送給所述FPGA。
2.根據權利要求1所述的系統，其特徵在於，所述CPU與所述CPLD通過本地總線LocalBus連接。
3.根據權利要求1或2所述的系統，其特徵在於，所述CPLD，包括:FPGA數據寄存器和控制邏輯寄存器； 所述FPGA數據寄存器，用於存儲FPGA的待加載數據； 所述控制邏輯寄存器，用於存儲控制信號的狀態，所述控制信號的狀態包括所述信號有效或無效。
4.根據權利要求3所述的系統，其特徵在於，所述控制信號包括:允許加載信號、清除數據信號、時鐘信號及加載完成信號。
5.根據權利要求1或2所述的系統，其特徵在於，還包括:聯合測試行動組JTAG，所述JTAG與所述CPU和CPLD連接； 所述CPU，具體用於將所述存儲器存儲的CPLD的待加載數據經過所述JTAG發送給所述CPLD。
6.根據權利要求5所述的系統，其特徵在於，還包括:第一電阻、第二電阻、第三電阻、第四電阻和電容； 所述第一電阻與所述JTAG的測試數據輸入TDI引腳和電源連接； 所述第二電阻與所述JTAG的測試模式TMS引腳和電源連接； 所述第三電阻與所述JTAG的復位RST引腳和電源連接； 所述第四電阻和電容分別與所述JTAG的測試時鐘輸入TCK引腳和地連接。
7.根據權利要求6所述的系統，其特徵在於，所述存儲器為只讀存儲器ROM、電可編程序只讀存儲器EPROM或快閃記憶體FLASH。
【文檔編號】G06F9/445GK103927210SQ201410163022
【公開日】2014年7月16日 申請日期:2014年4月22日 優先權日:2014年4月22日
【發明者】劉宗祝, 帥園園, 張雷, 張 傑, 朱忠超 申請人:唐山軌道客車有限責任公司