結型場效應電晶體及其製作方法與流程

2023-10-30 04:42:32 1

本發明屬於半導體器件及製造領域，特別是涉及一種結型場效應電晶體及其製作方法。

背景技術：

隨著半導體技術的不斷發展，使得例如電腦以及周邊數字產品日益更新。在電腦及周邊數字產品的應用集成電路(IC)中，由於半導體工藝的快速發展，造成集成電路電源的更多樣化需求，升壓器(Boostconverter)、降壓器(Buck converter)等各種不同組合的電壓調節器被用來實現各種集成電路的不同電源需求，也成為能否提供各種多樣化數字產品的重要因素之一。。

在各種電壓調節電路中，結型場效應電晶體(Junction Field Effect Transistor，JFET)由於具有極為方便的電壓調節性能，成為前級電壓調節器的優良選擇。與金屬-氧化物層-半導體場效應管相比，結型場效應電晶體的柵電流比較大，但是比雙極性電晶體小。同時，結型場效應電晶體的跨導比金屬-氧化物層-半導體場效應管高，因此被用於一些低噪聲、高輸入阻抗的運算放大器中。。

現有的一種結型場效應電晶體如圖1所示，所述結型場效應電晶體包括：半導體襯底11，由下至上依次堆疊於所述半導體襯底上的底柵12、溝道層13及頂柵14，以及位於所述底柵12、溝道層13及頂柵14兩側的所述半導體襯底11上的源區15及漏區16。該結型場效應電晶體的工作原理就是通過電壓改變溝道層的導電性來實現對輸出電流的控制。在該結型場效應電晶體中，所述頂柵14與所述底柵12相互隔離，又所述頂柵14與所述底柵12均通過離子注入的方法形成，因此在製備過程中需要非常精確地控制離子注入以及擴散的問題，特別是在形成所述底柵12的過程中更加複雜、難以控制。

雖然結型場效應電晶體由於其優良的性能得到廣泛應用，但是由於在形成所述底柵12的過程中，離子注入以及擴散很難控制，使得器件性能和良率降低。因此，需要對目前結型場效應電晶體及其製作方法進行改進，以解決上述問題。

技術實現要素：

鑑於以上所述現有技術的缺點，本發明的目的在於提供一種結型場效應電晶體及其製作方法，用於解決現有技術中由於柵極中底柵的存在而導致的器件性能和良率降低問題。

為實現上述目的及其他相關目的，本發明提供一種結型場效應電晶體，所述結型場效應電晶體包括：半導體襯底、介電層、溝道層、柵極及源漏區，其中

所述介電層、溝道層及柵極由下至上依次堆疊於所述半導體襯底上；

所述源漏區位於所述介電層、溝道層及柵極兩側的所述半導體襯底上。

作為本發明的結型場效應電晶體的一種優選方案，所述介電層為二氧化矽層。

作為本發明的結型場效應電晶體的一種優選方案，所述溝道層及所述源漏區具有相同類型的離子摻雜，且與所述柵極具有不同類型的離子摻雜。

作為本發明的結型場效應電晶體的一種優選方案，所述源漏區的上表面與所述柵極的上表面平齊。

本發明還提供一種結型場效應電晶體的製作方法，包括步驟：

提供半導體襯底，在所述半導體襯底上形成犧牲層；

在所述犧牲層上形成第一半導體材料層，並對所述第一半導體材料層進行離子注入；

在所述第一半導體材料層上形成第二半導體材料層，並對所述第二半導體材料層進行離子注入；

在所述第二半導體材料層上形成硬掩膜層；

圖形化所述犧牲層、第一半導體材料層、第二半導體材料層及硬掩膜層；

去除所述犧牲層；

將得到的上述結構進行熱氧化處理，以在所述半導體襯底表面及圖形化的所述第一半導體材料層、第二半導體材料層兩側表面形成氧化物層；

去除部分所述氧化物層，僅保留位於所述第一半導體材料層與所述半導體襯底之間的所述氧化物層；

在所述半導體襯底上形成第三半導體材料層，並對所述第三半導體材料層進行離子注入以形成源漏區；

去除所述硬掩膜層。

作為本發明的結型場效應電晶體的製作方法的一種優選方案，所述犧牲層為SiGe層。

作為本發明的結型場效應電晶體的製作方法的一種優選方案，所述第一半導體材料層、第二半導體材料層及第三半導體材料層均為多晶矽層。

作為本發明的結型場效應電晶體的製作方法的一種優選方案，所述硬掩膜層為SiO2/SiN層。

作為本發明的結型場效應電晶體的製作方法的一種優選方案，對所述第一半導體材料層進行離子注入的離子類型與對所述第三半導體材料層進行離子注入的離子類型相同，且與對 所述第二半導體材料層進行離子注入的離子類型不同。

作為本發明的結型場效應電晶體的製作方法的一種優選方案，採用選擇刻蝕工藝去除所述犧牲層。

如上所述，本發明提供一種結型場效應電晶體及其製作方法，具有以下有益效果：所述結型場效應電晶體中不包括底柵，只包括一個柵極，解決了製作常規結型場效應電晶體時離子注入的難題；使用二氧化矽介電層替代底柵，不僅提高所述結型場效應電晶體的調節性能，而且使得柵電流比較大，使得器件具有更高的性能；所述結型場效應電晶體的製作方法更加簡單、容易精確控制，可以進一步提高器件的良率。

附圖說明

圖1顯示為現有技術中的的結型場效應電晶體的結構示意圖。

圖2顯示為本發明的結型場效應電晶體的結構示意圖。

圖3至圖4顯示為本發明的結型場效應電晶體的工作原理示意圖。

圖5顯示為本發明結型場效應電晶體的製作方法的流程示意圖。

圖6至圖15顯示為本發明的結型場效應電晶體的製作方法在各步驟中所呈現的結構示意圖。

元件標號說明

11 半導體襯底

12 底柵

13 溝道層

14 頂柵

15 源區

16 漏區

21 半導體襯底

22 介電層

23 溝道層

24 柵極

25 源區

26 漏區

27 耗盡層

31 犧牲層

32 第一半導體材料層

33 第二半導體材料層

34 硬掩膜層

35 氧化物層

36 第三半導體材料層

具體實施方式

以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的具體實施方式加以實施或應用，本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。

請參閱圖2至圖15。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪製，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件布局型態也可能更為複雜。

請參閱圖2，本實施例提供一種結型場效應電晶體，所述結型場效應電晶體包括：半導體襯底21、介電層22、溝道層23、柵極及源漏區，其中

所述介電層22、溝道層23及柵極24由下至上依次堆疊於所述半導體襯底21上；

所述源漏區位於所述介電層22、溝道層23及柵極24兩側的所述半導體襯底21上。

作為示例，所述半導體襯底21可以為絕緣體上矽(SOI)、絕緣體上層疊矽(SSOI)、絕緣體上層疊鍺化矽(S-SiGeOI)、絕緣體上鍺化矽(SiGeOI)以及絕緣體上鍺(GeOI)中的一種。

作為示例，所述介電層22為氧化物層，具體的，可以為二氧化矽層或氮氧化矽層，優選地，本實施例中，所述介電層22為二氧化矽層。

作為示例，所述源漏區包括位於所述介電層22、溝道層23及柵極24一側的源極25及位於所述介電層22、溝道層23及柵極24另一側的漏極26。所述溝道層23及所述源漏區具有相同類型的離子摻雜，且與所述柵極24具有不同類型的離子摻雜。

作為示例，所述源漏區的上表面與所述柵極24的上表面平齊。

請參閱圖3至圖4，所述結型場效應電晶體的工作原理為：當所述結型場效應電晶體處 於平衡狀態時，即所述源極25與所述柵極24不加電壓，此時耗盡層27非常窄，所述溝道層23依然存在，在這種情況下所述結型場效應電晶體是導電的，如圖3所示。當所述柵極24與所述源極25連在一起，施加電壓後，電壓Vds和Vds都可改變所述耗盡層27的寬度，並因此改變所述溝道層23的長度和厚度，進而使溝道電阻變化，從而導致Ids變化，以實現對輸出信號的放大；當Vds較低時，所述結型場效應電晶體的溝道呈現為電阻特性，即所謂電阻工作區，此時漏極電流基本是隨著電壓Vds的增大而線性上升，但漏極電流隨著柵極電壓Vgs的增大而平方式增大；進一步增大施加電壓，所述耗盡層27進一步變寬直至完全佔據所述溝道層23，在這種情況下所述結型場效應電晶體不導電。

所述結型場效應電晶體中不包括底柵，只包括一個柵極，解決了製作常規結型場效應電晶體時離子注入的難題；使用二氧化矽介電層替代底柵，不僅提高所述結型場效應電晶體的調節性能，而且使得柵電流比較大，使得器件具有更高的性能；所述結型場效應電晶體的製作方法更加簡單、容易精確控制，可以進一步提高器件的良率。

請參閱圖5至圖15，本發明還提供一種結型場效應電晶體的製作方法，包括步驟：

S1：提供半導體襯底21，在所述半導體襯底21上形成犧牲層31；

S2：在所述犧牲層31上形成第一半導體材料層32，並對所述第一半導體材料層32進行離子注入；

S3：在所述第一半導體材料層32上形成第二半導體材料層33，並對所述第二半導體材料層33進行離子注入；

S4：在所述第二半導體材料層33上形成硬掩膜層34；

S5：圖形化所述犧牲層31、第一半導體材料層32、第二半導體材料層33及硬掩膜層34；

S6：去除所述犧牲層31；

S7：將得到的上述結構進行熱氧化處理，以在所述半導體襯底21表面及圖形化的所述第一半導體材料層32、第二半導體材料層33兩側表面形成氧化物層35；

S8：去除部分所述氧化物層35，僅保留位於所述第一半導體材料層32與所述半導體襯底21之間的所述氧化物層35；

S9：在所述半導體襯底21上形成第三半導體材料層36，並對所述第三半導體材料層36進行離子注入以形成源漏區；

S10：去除所述硬掩膜層34。

執行S1步驟，請參閱圖5中的S1步驟及圖6，提供半導體襯底21，在所述半導體襯底21上形成犧牲層31。

作為示例，所述半導體襯底21可以為絕緣體上矽(SOI)、絕緣體上層疊矽(SSOI)、 絕緣體上層疊鍺化矽(S-SiGeOI)、絕緣體上鍺化矽(SiGeOI)以及絕緣體上鍺(GeOI)中的一種。

作為示例，在所述半導體襯底21上外延生長犧牲層31，所述犧牲層31為SiGe層。

執行S2步驟，請參閱圖5中的S2步驟及圖7，在所述犧牲層31上形成第一半導體材料層32，並對所述第一半導體材料層32進行離子注入。

作為示例，在所述犧牲層31上外延生長所述第一半導體材料層32，所述第一半導體材料層32用以形成溝道層。所述第一半導體材料層32可以為單晶矽層、多晶矽層、SiC層或SiGe層，優選地，本實施例中，所述第一半導體材料層32為多晶矽層。

作為示例，形成所述第一半導體材料層32的工藝可以選用減壓外延、低溫外延、選擇外延、液相外延、異質外延及分子束外延，優選地，在本實施例中，形成所述第一半導體材料層32的工藝為選擇外延。

執行S3步驟，請參閱圖5中的S3步驟及圖8，在所述第一半導體材料層32上形成第二半導體材料層33，並對所述第二半導體材料層33進行離子注入。

作為示例，在所述第一半導體材料層32上外延生長所述第二半導體材料層33，所述第一半導體材料層32用以形成柵極。所述第二半導體材料層33可以為單晶矽層、多晶矽層、SiC層或SiGe層，優選地，本實施例中，所述第二半導體材料層33為多晶矽層。

作為示例，形成所述第二半導體材料33的工藝可以選用減壓外延、低溫外延、選擇外延、液相外延、異質外延及分子束外延，優選地，在本實施例中，形成所述第二半導體材料層33的工藝為選擇外延。

需要說明的是，對所述第二半導體材料層33進行離子注入的離子類型與S2步驟中對所述第一半導體材料層32進行離子注入的離子類型不同。

執行S4步驟，請參閱圖5中的S4步驟及圖9，在所述第二半導體材料層33上形成硬掩膜層34。

作為示例，在所述第二半導體材料層33上沉積所述硬掩膜層34。所述硬掩膜層34的沉積方法可以選用化學氣相沉積法(CVD)、物理氣相沉積法(PVD)或原子層沉積法(ALD)等形成的低壓化學氣相沉積(LPCVD)、雷射燒蝕沉積(LAD)以及選擇外延生長(SEG)中的一種。

作為示例，所述硬掩膜層可以為氧化物層或氮化物層，優選地，本實施例中，所述硬掩膜層34為SiO2/SiN層。

執行S5步驟，請參閱圖5中的S5步驟及圖10，圖形化所述犧牲層31、第一半導體材料層32、第二半導體材料層33及硬掩膜層34。

作為示例，在所述硬掩膜層34上形成圖形化的光刻膠層(未示出)，採用幹法刻蝕工藝、溼法刻蝕工藝、幹法/溼法刻蝕工藝刻蝕所述犧牲層31、第一半導體材料層32、第二半導體材料層33及硬掩膜層34。優選地，本實施例中，採用幹法刻蝕工藝刻蝕所述犧牲層31、第一半導體材料層32、第二半導體材料層33及硬掩膜層34以完成對其圖形化。刻蝕完成後，露出所述第一半導體材料層32、第二半導體材料層33及硬掩膜層34兩側的所述半導體襯底21，以供後續工藝生長所述第三半導體材料層36。

執行S6步驟，請參閱圖5中的S6步驟及圖11，去除所述犧牲層31。

作為示例，採用選擇刻蝕工藝去除所述犧牲層31。即選擇具有一定腐蝕選擇比的腐蝕溶液採用溼法腐蝕工藝去除所述犧牲層31。所述腐蝕溶液滿足在腐蝕所述犧牲層31的同時，不對其他結構造成損傷的條件。

需要說明的是，圖形化的所述第一半導體材料層32、第二半導體材料層33及所述硬掩膜層34的俯視形狀優選為啞鈴狀，即兩端寬中間窄，這樣的結構可以保證中間較窄處的所述犧牲層31被完全去除時兩端仍有部分所述犧牲層31，以對位於其上的所述第一半導體材料層32、第二半導體材料層33及硬掩膜層34起到支撐作用，防止其坍塌。

執行S7步驟，請參閱圖5中的S7步驟及圖12，將得到的上述結構進行熱氧化處理，以在所述半導體襯底21表面及圖形化的所述第一半導體材料層32、第二半導體材料層33兩側表面形成氧化物層35。

作為示例，將得到的上述結構進行熱氧化處理的工藝可以為爐管氧化、快速熱退火氧化(RTO)、原位水蒸氣氧化(ISSG)等。

執行S8步驟，請參閱圖5中的S8步驟及圖13，去除部分所述氧化物層35，僅保留位於所述第一半導體材料層32與所述半導體襯底21之間的所述氧化物層35。

作為示例，可以採用幹法刻蝕工藝、溼法刻蝕工藝、幹法/溼法刻蝕工藝刻蝕去除部分所述氧化物層35，優選地，本實施例中，採用幹法刻蝕工藝去除所述氧化物層35。僅保留的位於所述第一半導體材料層32與所述半導體襯底21之間的所述氧化物層35，即位於所述第一半導體材料層32正下方的所述氧化物層35即為所述結型場效應電晶體的介電層。

執行S9步驟，請參閱圖5中的S9步驟及圖14，在所述半導體襯底21上形成第三半導體材料層36，並對所述第三半導體材料層36進行離子注入以形成源漏區。

作為示例，作為示例，在所述半導體襯底21上外延生長所述第三半導體材料層36，所述第三半導體材料層36用以形成源極和漏極。所述第三半導體材料層36可以為單晶矽層、多晶矽層、SiC層或SiGe層，優選地，本實施例中，所述第三半導體材料層36為多晶矽層。

作為示例，形成所述第三半導體材料層36的工藝可以選用減壓外延、低溫外延、選擇外 延、液相外延、異質外延及分子束外延，優選地，在本實施例中，形成所述第三半導體材料層36的工藝為選擇外延，在進行外延生長過程中，所述第三半導體材料層36僅在所述半導體襯底21上生長，而不會在所述硬掩膜層34上外延生長，避免了外延後去除所述硬掩膜層34上材料層的步驟，使得整個工藝過程更加簡單。

需要說明的是，對所述第三半導體材料層36進行離子注入的離子類型與對所述第一半導體材料層32進行離子注入的離子類型相同。

執行S10步驟，請參閱圖5中的S10步驟及圖15，去除所述硬掩膜層34。

作為示例，可以採用幹法刻蝕工藝、溼法刻蝕工藝、幹法/溼法刻蝕工藝刻蝕去除所述硬掩膜層34，優選地，本實施例中，採用幹法刻蝕工藝去除所述硬掩膜層34。

上述步驟執行完畢後，所得到結構中的所述氧化物層35即為介電層，所述第一半導體材料層32即為溝道層，所述第二半導體材料層33即為柵極，所述第三半導體材料層即為源極和漏極。

綜上所述，本發明提供一種結型場效應電晶體及其製作方法，所述結型場效應電晶體中不包括底柵，只包括一個柵極，解決了製作常規結型場效應電晶體時離子注入的難題；使用二氧化矽介電層替代底柵，不僅提高所述結型場效應電晶體的調節性能，而且使得柵電流比較大，使得器件具有更高的性能；所述結型場效應電晶體的製作方法更加簡單、容易精確控制，可以進一步提高器件的良率。

上述實施例僅例示性說明本發明的原理及其功效，而非用於限制本發明，例如，本發明也可以採用三外延層或多外延層。任何熟悉此技術的人士皆可在不違背本發明的精神及範疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。